抗單粒子翻轉的加固SRAM電路的制作方法

本發明涉及電子元器件行業存儲器技術領域，尤其涉及一種抗單粒子翻轉的加固SRAM電路。

背景技術：

單粒子效應是指高能帶電粒子在穿過微電子器件的靈敏區時，沉積能量，產生足夠數量的電荷，這些電荷被器件電極收集后，造成器件邏輯狀態的非正常改變或器件損壞，它是一種隨機效應。除了空間高能粒子以外，各種核輻射、電磁輻射環境也是產生單粒子效應的主要原因。單粒子翻轉是輻照環境下集成電路最常見的一種單粒子效應，它會導致存儲單元中數據錯誤。

半導體存儲器分為動態隨機存儲器(DRAM)和非揮發性存儲器和靜態隨即存儲器(SRAM)。SRAM型存儲器由于具有讀寫速度快，功耗低和不需要周期性刷新等優點得到了廣泛應用。但是在空間及宇航應用領域中，大量高能粒子和宇宙射線等產生的輻照效應，如單粒子翻轉，會造成存儲單元數據的丟失。對應用于空間輻照環境下的SRAM型存儲器，最重要的就是其基本存儲單元的抗單粒子翻轉能力，由于在存儲器中保存了數據或指令，如果基本存儲單元發生單粒子翻轉，會導致數據丟失或指令錯誤，有可能導致系統電路功能錯誤，甚至導致系統出現災難后果。隨著半導體技術的迅猛發展，航天器用SRAM型存儲器集成度不斷提高，特征尺寸越來越小，工作電壓越來越低，臨界電荷也越來越小，單粒子效應的影響越來越嚴重，這使普通結構的基本存儲單元已不能滿足存儲器空間應用的可靠性需求。

圖1是現有技術中未進行加固的普通基本存儲單元的電路圖。請參照圖1，該結構通過兩個反相器的互鎖使數據得到保持。當n1和n2中任意一個節點遭受重離子轟擊發生翻轉并通過反相器使另一個節點翻轉，形成反饋通路，則存儲數據會發生錯誤，即發生單粒子翻轉。目前常見的加固 手段主要有以下兩種：

工藝加固技術：工藝加固是指使用特殊的工藝流程和不同的工藝參數從而使器件具有良好的抗輻射特性，例如通過采用SOI(Silicon on Insulator)工藝，使用全介質隔離技術，可以有效減小重離子軌跡上的電荷收集量，從而達到提高抗單粒子翻轉性能的目的。但抗輻照加固工藝成本高，可選擇的工藝線少，集成度通常比商用工藝落后三代左右。

設計加固技術：相對于工藝加固，設計加固可以使用較先進的商用工藝生產線，從而使電子器件的成本更低、集成度更高、速度更快、功耗更低。目前三模冗余是最常用的抗單粒子翻轉加固方法，但由于SRAM型存儲器的基本存儲單元數量上百萬，如果采用該方法，會引入巨大的面積開銷，因此，三模冗余方法不適用于存儲器基本單元的加固。電阻加固的方法是通過引入反饋電阻增加反饋時間，從而提高單元的抗單粒子翻轉能力，這一方法在早期大量使用，其最大的缺點是降低了寫速度，且易受工藝波動和溫度變化的影響。針對電阻加固的缺點，Whit、Liu等提出了不同的抗單粒子翻轉加固結構(可見參考文獻1、2、3)。在相同條件下，Whit結構的靜態電流大；Liu結構的管子數較多，連接關系復雜，面積代價大。

參考文獻1：S.E.Kerns，and B.D.Shafer，“The Design of Radiation-Hardened Its for Space”，A Compendium of Approaches Proceedings of the IEEE，Vol 76(11)，November 1988，pp.1470-1508.

參考文獻2：S.Wllitaker，J.Canaris，and K.Liu，“SEU Hardened Memory Cells for a CCSDS Reed Solonm Encoder”，IEEE Trans.Nucl.Sci.，Vol 38(6)，1991，pp.1471-1477.

參考文獻3：M.N.Liu，and S.Wllitaker，“Low Power SEU Immune CMOS Memory Circuits”，IEEE Trans.Nucl.Sci.，Vol 39(6)，1992，pp.1679-1684.

技術實現要素：

(一)要解決的技術問題

鑒于上述技術問題，本發明提供了一種綜合考慮面積、讀寫性能、功耗以及抗單粒子翻轉性能的加固SRAM電路。

(二)技術方案

本發明抗單粒子翻轉的加固SRAM電路包括：讀寫模塊、隔離模塊、上拉模塊和下拉模塊。讀寫模塊，用于在字線信號WL為高電平時，對第三節點n3和第四節點n4的數據讀出/寫入。

隔離模塊包括：第一隔離單元和第二隔離單元。第一隔離單元包括：第三PMOS管MP3和第四PMOS管MP4，其中，第三PMOS管MP3的源極連接至第五節點n5；第四PMOS管MP4的源極連接至第六節點n6。第二隔離單元包括：第一NMOS管MN1和第二NMOS管MN2，其中，第一NMOS管MN1的源極連接至第一節點n1，第二NMOS管的源極連接至第二節點n2。其中，第三PMOS管MP3和第一NMOS管MN1的漏極、第四PMOS管MP4和第二NMOS管MN2的柵極，共同連接第三節點n3；第三PMOS管MP3和第一NMOS管MN1的柵極、第四PMOS管MP4和第二NMOS管MN2的漏極，共同連接至第四節點n4。

上拉模塊包括：第一上拉單元和第二上拉單元。下拉模塊包括：第一下拉單元和第二下拉單元。其中，第一上拉單元和第二下拉單元共同作用，用于保持第五節點n5和第六節點n6其中之一為高電平，其中另一為低電平；第二上拉單元和第一下拉單元共同作用，用于保持第一節點n1和第二節點n2其中之一為高電平，其中另一為地低電平。

(三)有益效果

從上述技術方案可以看出，本發明抗單粒子翻轉的加固SRAM電路具有以下有益效果：

(1)對任意一個節點出現的單粒子電平擾動免疫，具有較強的抗單粒子翻轉能力，相比于現有的加固SRAM電路相比，狀態恢復時間較短；

(2)采用了設計加固的方法實現抗單粒子翻轉加固，所以即使芯片制造工藝出現波動，也不會影響其抗單粒子翻轉能力。

附圖說明

圖1是現有技術中未進行加固的普通基本存儲單元的電路圖；

圖2為根據本發明第一實施例抗單粒子翻轉的加固SRAM電路的電路圖；

圖3為根據本發明第二實施例抗單粒子翻轉的加固SRAM電路的電路圖；

圖4為根據本發明第三實施例抗單粒子翻轉的加固SRAM電路的電路圖。

具體實施方式

本發明提供一種綜合考慮面積、讀寫性能、功耗以及抗單粒子翻轉性能的加固SRAM電路。

為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本發明進一步詳細說明。

在本發明的第一個示例性實施例中，提供了一種抗單粒子翻轉的加固SRAM電路。圖2為根據本發明第一實施例抗單粒子翻轉的加固SRAM電路的電路圖。如圖2所示，本實施例抗單粒子翻轉的加固SRAM電路包括：讀寫模塊、隔離模塊、上拉模塊和下拉模塊。以下分別對其進行詳細說明。

請參照圖2，讀寫模塊用于在字線信號WL為高電平時，對第三節點(n3)和第四節點(n4)的數據讀出/寫入。

本實施例中，讀寫模塊包括：第七NMOS管MN7和第八NMOS管MN8。第七NMOS管MN7的柵極連接字線信號WL，其源極連接位線端BL，其漏極連接第三節點n3。第八NMOS管MN8的柵極連接字線信號WL，源極連接位線端BLB，其漏極連接至第四節點n4。其中位線BL與BLB為反相信號。

在對本實施例加固SRAM電路進行讀操作時，應先將位線BL，BLB充電至電源電壓VDD，字線WL再變為高電平，然后通過兩讀寫管-第七NMOS管MN7和第八NMOS管MN8將存儲數據讀出；

在本發明加固SRAM電路進行寫操作時，應先在位線BL、BLB上準備好寫入數據，字線WL再變為高電平，然后通過兩讀寫管-第七NMOS管MN7和第八NMOS管MN8將存儲數據寫入。

本實施例中，第七NMOS管和第八NMOS管的寬長比受正常讀寫操作尺寸的約束，并沒有特殊要求。此外，該讀寫模塊還存在其他形式，將在后續實施例中進行說明。

本實施例中，隔離模塊包括：第一隔離單元和第二隔離單元。

請參照圖2，第一隔離單元包括：第三PMOS管MP3和第四PMOS管MP4。第二隔離單元包括：第一NMOS管MN1和第二NMOS管MN2。 其中，第三PMOS管MP3和第一NMOS管MN1的漏極、第四PMOS管MP4和第二NMOS管MN2的柵極，共同連接至第三節點n3。第三PMOS管MP3和第一NMOS管MN1的柵極、第四PMOS管MP4和第二NMOS管MN2的漏極，共同連接至第四節點n4。

此外，第三PMOS管MP3的源極連接至第五節點n5；第四PMOS管MP4的源極連接至第六節點n6；第一NMOS管MN1的源極連接至第一節點n1，第二NMOS管的源極連接至第二節點n2。

本實施例中，上拉模塊包括：第一上拉單元和第二上拉單元。下拉模塊包括：第一下拉單元和第二下拉單元。其中，第一上拉單元和第二下拉單元共同作用，用于保持第五節點n5和第六節點n6其中之一為高電平，其中另一為低電平。第二上拉單元和第一下拉單元共同作用，用于保持第一節點n1和第二節點n2其中之一為高電平，其中另一為地低電平。

請參照圖2，第一上拉單元包括：第一PMOS管MP1和第二PMOS管MP2。其中，第一PMOS管MP1和第二PMOS管MP2的源極連接至電源VDD。第一PMOS管MP1的漏極連接至第五節點n5；其柵極連接至第六節點n6。第二PMOS管的漏極連接第六節點n6；其柵極連接至第五節點n5。

請參照圖2，第一下拉單元包括：第三NMOS管MN3和第四NMOS管MN4。其中，第三NMOS管MN3和第四NMOS管MN4的源極接地GND。第三NMOS管MN3的柵極和第四NMOS管MN4的漏極連接至第二節點n2。第四NMOS管MN4的柵極和第三NMOS管MN3的漏極連接至第一節點n1。

請參照圖2，第二上拉單元包括：第五NMOS管MN5和第六NMOS管MN6。其中，第五NMOS管MN5和第六NMOS管MN6的源極連接至電源VDD。第五NMOS管的柵極連接至第三節點n3，漏極連接至第一節點n1。第六NMOS管的柵極連接至第四節點n4，漏極連接至第二節點n2。

請參照圖2，第二下拉單元包括：第五PMOS管MP5和第六PMOS管MP6。其中，第五PMOS管MP5和第六PMOS管MP6的漏極連接至地GND。第五PMOS管MP5的柵極連接至第三節點n3，源極連接至第五 節點n5。第六PMOS管MP6的柵極連接至第四節點n4，源極連接至第六節點n6。

在滿足對稱性的情況下，第五PMOS管MP5和第六PMOS管MP6的寬長比相等，第一PMOS管MP1和第二PMOS管MP2的寬長比相等，第三PMOS管MP3和第四PMOS管MP4的寬長比相等。并且，第五PMOS管MP5的寬長比小于第一PMOS管MP1的寬長比。第三PMOS管MP3的寬長比為第五PMOS管MP5的寬長比的0.5～2倍。第四PMOS管MP4的寬長比為第六PMOS管MP6的寬長比的0.5～2倍。

本領域技術人員應當清楚，在實際電路中，只要第五PMOS管MP5的寬長比小于第一PMOS管MP1的寬長比，第六PMOS管MP6的寬長比小于第二PMOS管MP2的寬長比即可，并不嚴格要求第五PMOS管MP5的寬長比等于第六PMOS管MP6的寬長比，第一PMOS管MP1的寬長比等于第二PMOS管MP2的寬長比。

同樣，在滿足對稱性的情況下，第五NMOS管MN5的寬長比等于第六NMOS管MN6的寬長比，第三NMOS管MN3和第四NMOS管MN4的寬長比相等，第一NMOS管MN1和第二NMOS管MN2的寬長比相等。并且，第五NMOS管MN5的寬長比小于第三NMOS管MN3的寬長比。第一NMOS管MN1的寬長比為第五NMOS管MN5的寬長比的0.5～2倍。第二NMOS管MN2的寬長比為第六NMOS管MN6的寬長比的0.5～2倍。

本領域技術人員應當清楚，在實際電路中，只要第五NMOS管MN5的寬長比小于第三NMOS管MN3的寬長比，第六NMOS管MN6的寬長比小于第四NMOS管MN4的寬長比即可，并不嚴格要求第五NMOS管MN5的寬長比等于第六NMOS管MN6的寬長比，第三NMOS管MN3的寬長比等于第四NMOS管MN4的寬長比。

本實施例加固SRAM電路中，當電路中的某個節點受重離子入射引起電平擾動是，存儲單元不會發生單粒子翻轉，以下進行具體說明。

在對本實施例SRAM電路進行寫操作時，字線WL為1，假設此時寫入數據BL為1，BLB為0，位線BLB通過第八NMOS管MN8對第四節點n4放電，位線BL通過第七NMOS管MN7對第三節點n3充電，第四節點n4首先被放電為0，第一NMOS管MN1、第六NMOS管MN6截止， 第三PMOS管MP3、第六PMOS管MP6導通。第三節點n3隨后被充電為1，此時，第二NMOS管MN2、第五NMOS管MN5導通，第四PMOS管MP4、第五PMOS管MP5截止。因此，第五節點n5狀態變為1，第六節點n6狀態變為0，第一節點n1狀態變為1，第二節點n2的狀態變為0，寫操作完成。

當WL變為0時，加固SRAM電路進入數據保持模式，此時第三節點n3的狀態通過導通的第三PMOS管MP3與第一PMOS管MP1保持為1，第四節點n4的狀態通過導通的第二NMOS管MN2與第四NMOS管MN4保持為0。

在對本實施例SRAM電路進行讀操作時，此時位線BL與BLB均被預充為高電平，字線WL為1，假設第三節點n3的狀態為1，第四節點n4的狀態為0，第七NMOS管MN7導通后BL保持為高電平，位線BLB通過導通的第八NMOS管MN8、第二NMOS管MN2與第四NMOS管MN4放電為0。經過充分放電后，BL的電平保持高電平，BLB變為低電平，讀操作完成。

當字線WL為0，SRAM電路進入數據保持模式，假設存儲的數據為1，第三節點n3和第四節點n4的電平分別為1和0。當被重離子輻照時，敏感節點為處于關閉狀態的第一NMOS管MN1的漏極，第四PMOS管MP4的漏極：當第一NMOS管MN1的漏極遭受重離子轟擊時，第三節點n3由高電平變低，第一NMOS管MN1、第二NMOS管MN2由導通變為截止，第五PMOS管MP5、第四PMOS管MP4由截止變為導通，由于第五PMOS管MP5相對第一PMOS管MP1為弱管，因此第五節點n5的狀態保持為高電平，此時第四節點n4為低電平，在重離子擾動結束后，第三節點n3的狀態將會通過導通的第三PMOS管MP3與第一PMOS管MP1恢復為高電平。類似的，當第四PMOS管MP4的漏極遭受重離子轟擊時，第四節點n4的電平由低變高，在重離子擾動結束后，其狀態將會通過導通的第二NMOS管MN2、第四NMOS管MN4恢復為低電平，實現單粒子翻轉免疫。

本領域技術人員應當清楚，當字線WL為0，存儲數據為0時，加固SRAM電路抗單粒子翻轉原理相同，此處不再重述。

在本發明的另一個實施例中，還提供了另外的一種抗單粒子翻轉的加固SRAM電路。圖3為根據本發明第二實施例抗單粒子翻轉的加固SRAM電路的電路圖。請參照圖2和圖3，本實施例加固SRAM電路與第一實施例加固SRAM電路的區別在于：第二上拉單元和第二下拉單元的結構。

如圖3所示，本實施例中，上拉模塊中的第二上拉單元包括：第十一PMOS管MP11和第十二PMOS管MP12。其中，第十一PMOS管MP11的柵極連接至第四節點n4，源極連接至電源電壓VDD，漏極連接至第一節點n1。第十二PMOS管MP12的柵極連接第三節點n3，源極連接至電源電壓VDD，漏極連接至第二節點n2。

下拉模塊的第二下拉單元包括：第十一NMOS管MN11和第十二NMOS管MN12。其中，第十一NMOS管MN11的柵極連接至第四節點n4，源極連接至地GND，漏極連接至第五節點n5。第十二NMOS管MN12的柵極連接至第三節點n3，源極接地，漏極連接至第六節點n6。

在滿足對稱性的情況下，第十一PMOS管MP11和第十二PMOS管MP12的寬長比相等，第一PMOS管MP1和第二PMOS管MP2的寬長比相等，第三PMOS管MP3和第四PMOS管MP4的寬長比相等。并且，第一PMOS管MP1的寬長比為第十一NMOS管MN11的寬長比的4～6倍。第三PMOS管MP3的寬長比為第十一NMOS管MN11的寬長比的0.5～2倍。第四PMOS管MP4的寬長比為第十二NMOS管MN12的寬長比的0.5～2倍。

本領域技術人員應當清楚，在實際電路中，只要第一PMOS管MP1的寬長比為第十一NMOS管MN11的寬長比的4～6倍，第二PMOS管MP2的寬長比為第十二NMOS管MN12的寬長比的4～6倍即可，并不嚴格要求第十一NMOS管MN11的寬長比等于第十二NMOS管MN12的寬長比，第一PMOS管MP1的寬長比等于第二PMOS管MP2的寬長比。

同樣，在滿足對稱性的情況下，第三NMOS管MN3和第四NMOS管MN4的寬長比相等，第一NMOS管MN1和第二NMOS管MN2的寬長比相等。并且，第三NMOS管MN3的寬長比為第十一PMOS管MP11的寬長比的2～3倍。第一NMOS管MN1的寬長比為第十一PMOS管MP11的寬長比的0.5～2倍。第二NMOS管MN2的寬長比為第十二PMOS管 MP12的寬長比的0.5～2倍。

本領域技術人員應當清楚，在實際電路中，只要第三NMOS管MN3的寬長比為第十一PMOS管MP11的寬長比的2～3倍，第四NMOS管MN4的寬長比為第十二PMOS管MP12的寬長比的2～3倍即可，并不嚴格要求第十一PMOS管MP11的寬長比等于第十二PMOS管MP12的寬長比，第三NMOS管MN3的寬長比等于第四NMOS管MN4的寬長比。

與上一實施例不同的是，本實施例加固SRAM電路在工作時，第五節點n5和第六節點n6的低電平由兩NMOS下拉管(第十一NMOS管MN11和第十二NMOS管MN12)產生，第一節點n1和第二節點n2的高電平由兩PMOS上拉管(第十一PMOS管MP11和第十二PMOS管MP12)產生。

在本發明的第三個示例性實施例中，還提供了一種抗單粒子翻轉的加固SRAM電路。圖4為根據本發明第三實施例抗單粒子翻轉的加固SRAM電路的電路圖。請參照圖2和圖4，本實施例加固SRAM電路與第一實施例加固SRAM電路的區別在于：讀寫模塊的結構。

如圖4所示，本實施例中，讀寫模塊包括：第十三PMOS管MP13和第十四PMOS管MP14，其中，第十三PMOS管MP13的柵極連接字線信號WL，其源極連接位線端BL，其漏極連接第三節點n3。第十四PMOS管MP148的柵極連接字線信號WL，源極連接位線端BLB，其漏極連接至第四節點n4。其中位線BL與BLB為反相信號。

在對本發明進行讀操作時，應先將位線BL，BLB放電至地GND，字線WL再變為低電平，然后通過兩讀寫管-第十三PMOS管MP13和第十四PMOS管MP14將存儲數據讀出；

在本發明進行寫操作時，應先在位線BL、BLB上準備好寫入數據，字線WL再變為低電平，然后通過兩讀寫管-第十三PMOS管MP13和第十四PMOS管MP14將存儲數據寫入。

同樣，本實施例中，第十三PMOS管MP13和第十四PMOS管MP14應滿足正常讀寫操作的尺寸約束。

本領域技術人員應當很清楚本實施例抗單粒子翻轉的原理，此處不再贅述。

至此，已經結合附圖對本發明三實施例進行了詳細描述。依據以上描 述，本領域技術人員應當對本發明抗單粒子翻轉的加固SRAM電路有了清楚的認識，并能夠理解上述實施例可基于設計及可靠度的考慮，彼此混合搭配使用或與其他實施例混合搭配使用，即不同實施例中的技術特征可以自由組合形成更多的實施例。

需要說明的是，在附圖或說明書正文中，未繪示或描述的實現方式，均為所屬技術領域中普通技術人員所知的形式，并未進行詳細說明。此外，上述對各元件和方法的定義并不僅限于實施例中提到的各種具體結構、形狀或方式，本領域普通技術人員可對其進行簡單地更改或替換。本文還提供了包含特定值的參數的示范，但這些參數無需確切等于相應的值，而是可在可接受的誤差容限或設計約束內近似于相應值。

綜上所述，本發明抗單粒子翻轉的加固SRAM電路在保證抗單粒子翻轉能力的同時保持較快的讀寫速度，較短的翻轉恢復時間以及較低的功耗，可以使用普通的商用工藝線，并且不受工藝波動的影響，具有較好的推廣應用價值。

以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，并不用于限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。