非易失性存儲器設備、具有其的存儲器系統及其讀取方法

非易失性存儲器設備、具有其的存儲器系統及其讀取方法
【專利摘要】一種讀取非易失性存儲器設備的方法，包括：向非易失性存儲器設備的被選字線施加讀取電壓；向非易失性存儲器設備的未被選字線施加讀取通過電壓；感測連接到被選字線的存儲單元的狀態；以及在感測之后向被選字線施加讀取通過電壓。
【專利說明】非易失性存儲器設備、具有其的存儲器系統及其讀取方法
[0001]相關申請的交叉引用
[0002]本申請要求2013年6月27日在韓國知識產權局遞交的10-2013-0074576號韓國專利申請和2014年4月1日在美國專利商標局遞交的14/242332號美國專利申請的優先權，這里通過引用將它們的公開內容全部并入。

【技術領域】
[0003]發明構思涉及非易失性存儲器設備、包括該非易失性存儲器設備的存儲器系統以及該存儲器系統的讀取方法。

【背景技術】
[0004]半導體存儲器設備可以是易失性的或非易失性的。非易失性半導體存儲器設備即使在未被加電時也可保持存儲在其中的數據。非易失性存儲器設備可以是永久的或者可再編程的。非易失性存儲器設備可用于計算機、航空電子、電信和消費性電子產業中的很多種應用中的用戶數據、程序和微代碼存儲。


【發明內容】

[0005]發明構思的示范性實施例提供了一種讀取非易失性存儲器設備的方法，包括:向非易失性存儲器設備的被選字線施加讀取電壓；向非易失性存儲器設備的未被選字線施加讀取通過(pass)電壓；感測連接到被選字線的存儲單元的狀態；以及在感測之后向被選字線施加讀取通過電壓。
[0006]該方法還包括釋放被選字線和未被選字線的讀取通過電壓。
[0007]讀取電壓包括第一電壓和第二電壓，并且第二電壓具有在第一電壓和讀取通過電壓之間的電平。
[0008]在向被選字線施加讀取通過電壓的同時，布置在被選字線與非易失性存儲器設備的串選擇線之間的未被選字線的電壓開始被釋放。
[0009]在向被選字線施加讀取通過電壓之后，布置在被選字線與非易失性存儲器設備的地選擇線之間的未被選字線的電壓開始被釋放。
[0010]布置在被選字線與非易失性存儲器設備的串選擇線之間的未被選字線包括第一字線組和第二字線組，并且第一字線組的電壓和第二字線組的電壓被順序地釋放。
[0011 ] 第一字線組的電壓和第二字線組的電壓彼此不同。
[0012]該方法還包括釋放非易失性存儲器設備的被選串選擇線或被選地選擇線的電壓。
[0013]該方法還包括:在感測之后向非易失性存儲器設備的未被選串選擇線施加讀取通過電壓；以及釋放未被選串選擇線的讀取通過電壓。
[0014]該方法還包括:在感測之前向非易失性存儲器設備的未被選串選擇線施加讀取通過電壓；以及釋放未被選串選擇線的讀取通過電壓。
[0015]該方法還包括:在感測之前向被選字線施加讀取通過電壓；以及在感測之前釋放被選字線的讀取通過電壓。
[0016]發明構思的示范性實施例提供了一種讀取非易失性存儲器設備的方法，包括:向非易失性存儲器設備的被選字線施加讀取電壓；向非易失性存儲器設備的未被選字線施加讀取通過電壓；感測連接到被選字線的存儲單元的狀態；以及在感測之后向被選字線施加接通電壓。
[0017]向未被選字線施加多個不同的讀取通過電壓。
[0018]該方法還包括釋放未被選字線和被選字線的電壓。
[0019]未被選字線的電壓被順序地釋放。
[0020]發明構思的示范性實施例提供了一種讀取非易失性存儲器設備的方法，包括:向非易失性存儲器設備的被選字線施加讀取電壓；向非易失性存儲器設備的未被選字線施加讀取通過電壓；感測連接到被選字線的存儲單元的狀態；以及在感測之后并且在向未被選字線施加讀取通過電壓的同時向被選字線施加接通電壓，其中，在向被選字線施加接通電壓的同時，布置在被選字線與非易失性存儲器設備的串選擇線之間的未被選字線的電壓開始被釋放。
[0021]根據非易失性存儲器設備的健康信息向被選字線施加接通電壓。
[0022]健康信息包括存儲單元的劣化的水平、編程/擦除循環信息、耗損平衡信息或者由差錯檢驗和糾正檢測到的差錯的數目。
[0023]當被讀取請求的存儲塊的編程/擦除循環值大于預定值時，向被選字線施加接通電壓。
[0024]未被選字線被排列在多個分區中，并且分區的電壓被從靠近串選擇線的分區到靠近非易失性存儲器設備的地選擇線的分區順序地釋放。
[0025]發明構思的示范性實施例提供了一種存儲器系統，包括:存儲器控制器，被配置為輸出免干擾讀取模式信息；以及非易失性存儲器設備，被配置為對連接到被選字線的存儲單元編程，對連接到被選字線的存儲單元執行驗證讀取操作，并且響應于免干擾讀取模式信息，在讀取通過電壓被施加到未被選字線的同時向被選字線施加接通電壓。
[0026]存儲器控制器在被讀取請求的存儲塊的編程/擦除循環值大于預定值時生成免干擾讀取模式信息。
[0027]字線在襯底與位線之間堆疊在彼此之上。
[0028]非易失性存儲器設備是垂直NAND閃速存儲器。
[0029]非易失性存儲器設備包括與第一位線相連接的第一和第二相鄰串，其中第一和第二串各自包括串選擇線、字線和啞字線(dummy wordline)。
[0030]第一和第二串被布置在絕緣體上硅襯底上。

【專利附圖】

【附圖說明】
[0031]通過參考附圖詳細描述發明構思的示范性實施例，發明構思的以上和其他特征將變得更清楚，附圖中:
[0032]圖1是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的框圖；
[0033]圖2A是根據發明構思的示范性實施例的圖1的存儲塊BLK的透視圖；
[0034]圖2B是根據發明構思的示范性實施例的沿著圖2A的1_1’線取得的截面視圖；
[0035]圖3是圖示出非易失性存儲器設備的傳統溝道電荷控制方法的圖；
[0036]圖4是圖示出根據發明構思的示范性實施例的讀取操作時使用的電壓之間的關系的圖；
[0037]圖5是用于描述感測操作之后的恢復操作時生成的讀取干擾和根據發明構思的示范性實施例減輕讀取干擾的溝道電荷控制方法的圖；
[0038]圖6是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0039]圖7是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0040]圖8是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0041]圖9是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0042]圖10是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0043]圖11是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0044]圖12是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0045]圖13是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0046]圖14是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖；
[0047]圖15是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖；
[0048]圖16是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖；
[0049]圖17是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖；
[0050]圖18是圖示出根據發明構思的示范性實施例的存儲器系統的框圖；
[0051]圖19是圖示出根據發明構思的示范性實施例的存儲器系統的編程方法的流程圖；
[0052]圖20是根據發明構思的示范性實施例的存儲器系統的讀取方法；
[0053]圖21是根據發明構思的示范性實施例圖示出在絕緣體上娃(Silicon OnInsulator, SOI)襯底上形成有串的共享位線結構的圖；
[0054]圖22是圖示出根據發明構思的示范性實施例的固態驅動器的框圖；
[0055]圖23是圖示出根據發明構思的示范性實施例的嵌入式多媒體卡(embedded MultiMedia Card, eMMC)的框圖；
[0056]圖24是圖示出根據發明構思的示范性實施例的通用閃速存儲(Universal FlashStorage, UFS)系統的框圖；
[0057]圖25是圖示出根據發明構思的示范性實施例的移動設備的框圖。

【具體實施方式】
[0058]以下，將參考附圖詳細描述發明構思的示范性實施例。然而，發明構思可以以許多不同的形式實現，而不應當被解釋為僅限于圖示的實施例。貫穿附圖和說明書，相似的標號可指示相似的元件。在附圖中，為了清晰起見可夸大層和區域的大小和相對大小。
[0059]就本文使用的而言，單數形式“一”打算也包括復數形式，除非上下文明確地另有指示。
[0060]應理解，當稱一元件或層在另一元件或層“之上”或者“連接到”、“耦合到”或“鄰近”另一元件或層時，其可直接在另一元件或層之上或者直接連接到、耦合到或鄰近另一元件或層，或者可存在居間的元件或層。
[0061]根據發明構思的示范性實施例的非易失性存儲器設備可通過在感測操作之前和/或之后控制/釋放/擴散/共享串的溝道電荷來減輕讀取干擾。
[0062]圖1是圖示出根據發明構思的示范性實施例的非易失性存儲器設備100的框圖。參考圖1，非易失性存儲器設備100可包括存儲單元陣列110、地址解碼器120、輸入/輸出電路130和控制邏輯140。
[0063]存儲單元陣列110可通過字線WL、至少一條串選擇線SSL和至少一條地選擇線GSL連接到地址解碼器120。存儲單元陣列110可通過位線BL連接到輸入/輸出電路130。存儲單元陣列110可包括多個存儲塊BLK1至BLKz。
[0064]存儲塊BLK1至BLKz中的每一個可包括多個串，這多個串被沿著第一方向和不同于第一方向的第二方向并且沿著第三方向(例如，與在第一和第二方向上形成的平面垂直的方向)排列以具有三維結構。這里，每個串可包括堆疊在襯底上的至少一個串選擇晶體管、多個存儲單元以及至少一個地選擇晶體管。每個存儲單元可存儲至少一個數據位。
[0065]地址解碼器120可通過字線WL、串選擇線SSL和地選擇線GSL連接到存儲單元陣列110。地址解碼器120可利用解碼出的行地址來選擇字線WL、串選擇線SSL和地選擇線GSL。地址解碼器120可對輸入地址ADDR的列地址解碼。解碼出的列地址DCA可被提供給輸入/輸出電路130。在發明構思的示范性實施例中，地址解碼器120可包括行解碼器、列解碼器、地址緩沖器，等等。
[0066]輸入/輸出電路130可通過位線BL連接到存儲單元陣列110。輸入/輸出電路130可被配置為從地址解碼器120接收解碼出的列地址DCA。輸入/輸出電路130可利用解碼出的列地址DCA來選擇位線BL。
[0067]輸入/輸出電路130可從外部設備(例如存儲器控制器)接收數據以將其存儲在存儲單元陣列110處。輸入/輸出電路130可從存儲單元陣列110讀取數據以將其輸出到外部設備。此外，輸入/輸出電路130可從存儲單元陣列110的第一區域讀取數據以將其存儲在存儲單元陣列110的第二區域處。例如，輸入/輸出電路130可被配置為執行回拷(copy-back)操作。
[0068]控制邏輯140可控制非易失性存儲器設備100的整體操作，包括編程操作、讀取操作、擦除操作，等等。控制邏輯140可響應于從外部設備提供的控制信號或命令來操作。控制邏輯140可提供免干擾讀取模式142以用于控制串的溝道電荷以減輕讀取干擾。
[0069]免干擾讀取模式142可被劃分成用于在感測操作之前控制溝道電荷的第一免干擾讀取模式和用于在感測操作之后控制溝道電荷的第二免干擾讀取模式。這里，溝道電荷控制方法可包括釋放溝道電荷或共享溝道電荷。
[0070]例如，控制邏輯140可控制地址解碼器120散布(spread)每個串的溝道的升壓電荷(boosting charge)(換言之,溝道共享升壓電荷)以在感測操作之后的恢復操作時減輕讀取干擾。
[0071]在發明構思的示范性實施例中，免干擾讀取模式142可按操作模式(例如編程、讀取、擦除等等)來選擇性地執行。例如，在讀取操作模式中，可以執行免干擾讀取模式142。例如，在編程和擦除操作模式中可不執行免干擾讀取模式142。
[0072]在發明構思的示范性實施例中，可以按從外部設備提供的單獨請求來執行免干擾讀取模式142。
[0073]如下文將描述的，通過執行免干擾讀取模式142可以減輕根據發明構思的示范性實施例的非易失性存儲器設備100的讀取干擾。
[0074]圖2A是根據發明構思的示范性實施例的圖1的存儲塊BLK的透視圖。
[0075]參考圖2A，在襯底111上可形成四個子塊。每個子塊可通過在襯底111上在字線切割WL Cut之間以板狀堆疊至少一條地選擇線GSL、多條字線WL和至少一條串選擇線SSL來形成。串選擇線SSL可由串選擇線切割SSL Cut分隔。每個字線切割WL Cut可包括共源線CSL。在發明構思的示范性實施例中，字線切割WL Cut中包括的共源線CSL可被互連。串可通過如下方式來形成:使與位線BL連接的柱113穿透至少一條串選擇線SSL、字線WL和至少一條地選擇線GSL。
[0076]在圖2A中，字線切割WL Cut之間的結構可以是子塊。然而，發明構思不限于此。例如，字線切割WL Cut與串選擇線切割SSL Cut之間的結構可以是子塊。
[0077]根據發明構思的示范性實施例的存儲塊BLK可被實現為具有合并字線結構，其中兩條字線被合并成一條。
[0078]圖2B是根據發明構思的示范性實施例沿著圖2A的1_1’線取得的截面視圖。
[0079]參考圖2B，襯底111可以是具有第一導電類型的阱。襯底111例如可由其中注入了第三族元素(例如硼)的P阱形成。或者，襯底111可以是設在η阱中的袋狀p阱。以下，假定襯底111是Ρ阱(或袋狀Ρ阱)。然而，襯底111不限于Ρ阱。
[0080]多個摻雜區311至313可具有與襯底111不同的第二導電類型。例如，摻雜區311至313可以是η型的。以下，假定第一至第三摻雜區311至313是η型的。然而，第一至第三摻雜區311至313不限于η型。
[0081]在襯底111上在第一至第三摻雜區311至313中的相鄰摻雜區之間，可沿著第三方向(例如與襯底111垂直的方向)順序地設有多個絕緣材料112。絕緣材料112可被形成為沿著第三方向相互間隔開。例如，絕緣材料112可包括諸如氧化物之類的絕緣材料。在發明構思的示范性實施例中，絕緣材料112之中的與襯底111接觸的絕緣材料112的厚度可比其余絕緣材料112的薄。
[0082]在襯底111上在第一至第三摻雜區311至313中的相鄰摻雜區之間，可沿著第一方向順序地排列多個柱113以沿著第二方向穿透多個絕緣材料112。例如，柱113可通過絕緣材料112與襯底111接觸。
[0083]在發明構思的示范性實施例中，每個柱113可由多種材料形成。例如，每個柱113的表面層114可包括第一類型的娃材料(例如娃)。例如，每個柱113的表面層114可包括與襯底111具有相同類型的半導體材料(例如硅)。以下，假定每個柱113的表面層114包括Ρ型娃。然而，每個柱113的表面層114不限于ρ型娃。例如,每個柱113的表面層114可包括本征半導體。
[0084]每個柱113的內部層115可包括絕緣材料。例如，每個柱113的內部層115可包括諸如硅氧化物之類的絕緣材料。例如，每個柱113的內部層115可包括空氣隙。
[0085]在第一至第三摻雜區311至313中的相鄰摻雜區之間在絕緣材料112和柱113的暴露表面上可設有絕緣膜116。
[0086]在發明構思的示范性實施例中，絕緣膜116的厚度可小于絕緣材料112之間的距離的一半。換言之，在位于上層的絕緣材料112的下表面上設有的絕緣膜116與位于下層的絕緣材料112的上表面上設有的絕緣膜116之間可設有與絕緣材料112和絕緣膜116不同的材料。
[0087]在第一至第三摻雜區311至313中的相鄰摻雜區之間在絕緣膜116的暴露表面上可設有導電材料CL1至CL8。例如，在位于上層的絕緣材料112的下表面上設有的絕緣膜116與位于下層的絕緣材料112的上表面上設有的絕緣膜116之間可設有沿著第一方向延伸的導電材料CL1至CL8。導電材料CL1至CL8在摻雜區311至313上可由字線切割WLCut分隔。在發明構思的示范性實施例中，導電材料CL1至CL8可包括金屬導電材料。導電材料CL1至CL8可包括非金屬導電材料，例如多晶硅。
[0088]在發明構思的示范性實施例中，可去除設在最后的絕緣材料112的暴露表面上的絕緣膜116。在發明構思的示范性實施例中，可從絕緣材料112的與柱113相反那側去除絕緣膜116。
[0089]在柱113上可分別設有漏極320。漏極320可以是第二型硅材料(例如硅)。漏極320可以是η型半導體材料(例如硅)。以下，假定漏極320包括η型硅材料。然而，漏極320不限于包括η型硅材料。在發明構思的示范性實施例中，漏極320可朝著柱113的表面層114的頂部延伸。
[0090]位線BL1可與漏極320連接。在發明構思的示范性實施例中，漏極320和位線BL1可通過接觸插塞電連接。在發明構思的示范性實施例中，位線BL1可以是金屬導電材料。在發明構思的示范性實施例中，位線BL1可包括非金屬導電材料，例如多晶硅。
[0091]柱113可與絕緣膜116和導電材料CL1至CL8形成多個單元串CS。柱113可與與其相鄰的絕緣膜116和導電材料CL1至CL8形成單元串CS。
[0092]柱113可沿著行和列方向排列在襯底111上。換言之，存儲塊BLK可包括沿著行和列方向排列在襯底111上的多個單元串CS。每個單元串CS可包括在與襯底111垂直的方向上堆疊的多個單元晶體管結構CT。
[0093]圖3是圖示出非易失性存儲器設備的傳統溝道電荷控制方法的圖。在圖3中，圖示出了與字線WLm-3和串選擇線SSL1相對應的存儲單元上的讀取操作。為了易于描述，假定位線BLi與四個串ST1至ST4相連接。這里，串ST1可以是被選串，并且其余的串ST2至ST4可以是未被選擇的串。
[0094]參考圖3，在感測操作之前控制溝道電荷的方法可被劃分成未被選串ST2至ST4的升壓電荷(對應于灰色部分)的共享和升壓電荷的釋放。為了在感測操作之前共享未被選串ST2至ST4的升壓電荷，可向被選字線WLm-3施加讀取通過電壓Vread。這里，施加到被選字線WLm-3以共享升壓電荷的電壓可不限于讀取通過電壓Vread。施加到被選字線WLm_3以共享升壓電荷的電壓可包括足以接通與被選字線WLm-3連接的存儲單元的電壓。然后，可向未被選擇的串選擇線SSL2、SSL3和SSL4施加讀取通過電壓Vread以在感測操作之前將升壓電荷(對應于灰色部分)釋放到未被選串ST2至ST4的位線BLi和/或共源線CSL。
[0095]如上所述，在未被選串ST2至ST4的升壓電荷被釋放或共享之后，可對位線BLi和位線BLi+Ι預充電，可向未被選串選擇線SSL2、SSL3和SSL4施加地電壓GND，可向被選字線WLm-3施加讀取電壓Vr，并且可向其余字線WLO至WLm_4和WLm_2至WLm施加讀取通過電壓Vread。在這個偏置條件下，可以執行感測操作來檢測與被選字線WLm_3和被選串選擇線SSL1相對應的存儲單元的通或斷狀態。
[0096]根據發明構思的示范性實施例的非易失性存儲器設備100可通過在感測操作之前去除(例如共享/釋放)未被選串(例如ST2至ST4)的升壓電荷來減輕讀取干擾。
[0097]圖4是圖示出根據發明構思的示范性實施例的讀取操作時使用的電壓之間的關系的圖。為了易于描述，假定存儲單元被編程為具有四個狀態E、P1、P2和P3之一。參考圖4，地電壓GND可用于區分擦除狀態E和第一編程狀態P1。讀取電壓Vr可用于確定最高狀態P3。讀取通過電壓Vread可具有足以接通被編程的存儲單元的電平。例如，讀取通過電壓Vread可為約7V。
[0098]圖5是用于描述感測操作之后的恢復操作時生成的讀取干擾和根據發明構思的示范性實施例減輕讀取干擾的溝道電荷控制方法的圖。在圖5中，假定與被選字線WLm-3和被選字線WLm-3的高位字線WLm、WLm-l和WLm_2相連接的存儲單元具有最高編程狀態P3。在這個假設下，可形成對應于與被選字線WLm-3和高位字線WLm、WLm-Ι和WLm_2相連接的存儲單元的溝道關斷范圍(例如，局部升壓范圍)。
[0099]在執行感測操作之后的恢復操作的情況下，高位字線WLm、WLm-Ι和WLm_2的電壓可從地電壓GND被改變到讀取通過電壓Vread。在此情況下，溝道關斷范圍中的電荷可經歷負向下耦合。這可被稱為負升壓。結果，負電荷在溝道關斷范圍處可增加。然而，由于與高位字線WLm、WLm-Ι和WLm_2的存儲單元相對應的溝道處于關斷狀態，所以增加的負電荷可不被釋放。此時，溝道關斷范圍的電壓由于負升壓可以是負電壓，并且對應于與被選字線WLm-3的低位字線WLm-4至WL0相連接的存儲單元的溝道的電壓可以是地電壓GND (例如0V)，這是因為對應于與低位字線WLm-4至WL0相連接的存儲單元的溝道與共源線CSL相連接。
[0100]隨著溝道關斷范圍的負電壓與地電壓(例如0V)之間的電壓差增大，與字線WLm-4相連接的被擦除存儲單元可通過帶間隧穿(Band To Band Tunneling,BTBT)或熱載流子注Λ (Hot Carrier Inject1n, HCI)被編程。換言之，可生成讀取干擾。隨著讀取電壓Vr變得更高并且讀取操作的數目增加，這種讀取干擾可增強。
[0101]在發明構思的示范性實施例中，通過在預定時間期間接通與被選字線WLm-3相連接的存儲單元可以使溝道關斷范圍的升壓電荷被溝道的其余部分共享，以減輕恢復操作時由于負升壓引起的讀取干擾。在發明構思的示范性實施例中，在預定時間期間可向被選字線WLm-3施加讀取通過電壓Vread以在感測操作之后的該預定時間期間接通與被選字線WLm-3相連接的存儲單元。此外,用于接通與被選字線WLm-3相連接的存儲單元的電壓可不限于讀取通過電壓Vread。
[0102]根據發明構思的示范性實施例的非易失性存儲器設備100可被實現來在串溝道處共享升壓電荷以在感測操作后減輕讀取干擾。
[0103]圖6是根據發明構思的示范性實施例圖示出免干擾讀取操作的定時圖。參考圖1至6，免干擾讀取操作可包括字線設置段WL Setup，第一讀取段lstread、第二讀取段2ndread、電荷共享段Charge Sharing和恢復段RCVRY。這里,假定讀取操作是2位多級單元(multi level cell, MLC)讀取操作。如圖3中所示，可利用兩個電壓GND和Vr通過讀取操作來確定存儲在存儲單元處的數據。
[0104]在字線設置段WL Setup中，可向被選字線SEL WL施加地電壓GND，并且可向未被選字線UNSEL WL施加讀取通過電壓Vread。
[0105]在第一讀取段1st read中，可執行第一感測操作以利用地電壓GND (或第一讀取電壓Vrl)感測存儲單元的通/斷狀態。然后，在第二讀取段2nd read中，可執行第二感測操作以利用讀取電壓Vr (或第二讀取電壓Vr2)感測存儲單元的通/斷狀態。根據第一和第二感測操作的結果可讀出存儲在存儲單元處的數據值。
[0106]在電荷共享段Charge Sharing中，可向被選字線SEL WL施加讀取通過電壓Vread。在此情況下，如圖5中所示，溝道關斷范圍的升壓電荷可被溝道的其余部分所共享。
[0107]在恢復段RCVRY中，可將被選字線SEL WL和未被選字線UNSEL WL的電壓釋放到地電壓GND。
[0108]可執行根據發明構思的示范性實施例的免干擾讀取操作以在恢復操作之前共享升壓電荷。
[0109]在圖6中，圖示了在電荷共享之后執行恢復操作的發明構思的示范性實施例。然而，發明構思不限于此。例如，在預期對應于溝道關斷范圍的字線的情況下，可在電荷共享之前執行恢復操作以減輕負升壓。這里，預期溝道關斷范圍可以是與被選字線WLm-3(參考圖5)和串選擇線SSL(參考圖5)之間的字線相對應的溝道。為了易于描述，可將預期溝道關斷范圍稱為溝道關斷范圍。
[0110]圖7是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖7，在電荷共享段Charge Sharing期間可執行與溝道關斷范圍相對應的未被選字線(例如圖5中的WLm、WLm-l、WLm-2)上的第一恢復操作RCVRY1，并且在電荷共享段Charge Sharing之后可執行與溝道接通范圍相對應的未被選字線(例如圖5中的WLm-4至WL0)和被選字線WLm-3上的第二恢復操作RCVRY2。
[0111]利用根據發明構思的示范性實施例的免干擾讀取操作，可以在正執行恢復操作的一部分的同時共享升壓電荷。
[0112]在圖7中，圖示了同時恢復與溝道關斷范圍相對應的未被選字線的發明構思的示范性實施例。然而，發明構思不限于此。例如，可對與溝道關斷范圍相對應的未被選字線進行分組，并且可按組來恢復這些未被選字線。
[0113]圖8是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖8，可以將與溝道關斷范圍相對應的未被選字線(例如圖5中的WLm、WLm-l、WLm-2)劃分成多個組GroupL...Group k,并且可以按組來順序地執行未被選字線上的恢復操作RCVRY1...RCVRYko
[0114]在發明構思的示范性實施例中，可以基于被選字線按升序或降序來恢復未被選字線的組。
[0115]在發明構思的示范性實施例中，可以基于串選擇線SSL按升序或降序來恢復未被選字線的組。
[0116]利用根據發明構思的示范性實施例的免干擾讀取操作，可以在順序地執行對未被選字線的組的恢復操作的同時共享升壓電荷。在電荷共享段ChargeSharing之后可執行與溝道接通范圍相對應的未被選字線和被選字線上的恢復操作RCVYRk+Ι。
[0117]在對字線執行恢復操作之前和之后可執行串選擇線SSL和地選擇線GSL上的恢復操作。從而，可以與被釋放到位線或共源線CSL的共享電荷的量成比例地減輕負升壓。
[0118]圖9是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖9，所可開始有字線上的恢復操作，并且可完成電荷共享。然后，可執行串選擇線SSL和地選擇線GSL上的恢復操作RCVRY3。
[0119]利用根據發明構思的示范性實施例的免干擾讀取操作，在所有字線上的恢復操作開始之后，可以執行串選擇線SSL和地選擇線GSL上的恢復操作。
[0120]在此情況下，在感測操作之后可以減輕在未被選串(參考圖3，ST2至ST4)處生成的讀取干擾。
[0121]圖10是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖10，未被選串選擇線UNSEL SSL上的免干擾讀取操作還可包括在電荷共享段ChargeSharing中向未被選串選擇線UNSEL SSL施加讀取通過電壓Vread。此外，如圖10中所示，在感測操作之前(例如，在1st read和2nd read之前)可向未被選串選擇線UNSEL SSL施加讀取通過電壓Vread。在感測操作時向未被選串選擇線UNSEL SSL施加讀取通過電壓Vread的操作可與參考圖3描述的基本相同，從而省略對其的描述。
[0122]利用根據發明構思的示范性實施例的免干擾讀取操作，通過共享或釋放未被選串ST2至ST4的溝道的升壓電荷，可以減輕在感測操作之后生成的讀取干擾。
[0123]在圖6至圖10中，描述了在感測操作之后執行電荷共享的發明構思的示范性實施例。然而，發明構思不限于此。根據發明構思的示范性實施例的電荷共享可在感測操作之前執行。
[0124]圖11是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖11，免干擾讀取操作可在感測操作之前(例如在1st read和2nd read之前)的預定時間期間向被選字線SEL WL施加讀取通過電壓Vread。換言之，字線設置段WL Setup可包括第一電荷共享段Charge Sharingl。此時，在預定時間期間施加到被選字線SEL WL的讀取通過電壓Vread可被稱為前脈沖。在感測操作之后的第二電荷共享段Charge Sharing2中施加到被選字線SELWL的讀取通過電壓Vread可被稱為后脈沖。
[0125]利用根據發明構思的示范性實施例的免干擾讀取操作，可以在感測操作之前和之后通過共享升壓電荷來減輕讀取干擾。
[0126]在圖6至圖11中，描述了在免干擾讀取操作時向被選字線施加讀取通過電壓Vread的發明構思的示范性實施例。然而，發明構思不限于此。例如，可向被選字線施加接通電壓以在免干擾讀取操作時接通串溝道。
[0127]圖12是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖12，在免干擾讀取操作時，可在電荷共享段Charge Sharing中向被選字線SEL WL施加接通電壓Von。除了接通電壓Von以外的其余偏置條件可與參考圖6描述的基本相同。
[0128]在圖1至圖12中，描述了在免干擾讀取操作時向未被選字線施加相同讀取通過電壓Vread的發明構思的示范性實施例。然而，發明構思不限于此。可將發明構思的示范性實施例實現成對未被選字線分組并且向未被選字線組中的至少兩個未被選字線組施加不同的讀取通過電壓。以下，可將未被選字線的組稱為分區。
[0129]圖13是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖13，在免干擾讀取操作時，可在電荷共享段Charge Sharing中向被選字線SEL WL施加接通電壓Von,可向與被選字線相鄰的字線Adjacent WL施加讀取通過電壓Vread,并且可向分區Zonel至ZoneK施加分區通過電壓(或分區電壓)Vreadl至VreadK(K是2以上的整數)。與被選字線相鄰的字線Adjacent WL和分區Zonel至ZoneK的字線未被選擇。
[0130]在發明構思的示范性實施例中，相鄰字線Adjacent WL可以是與被選字線SEL WL緊鄰的高位字線或低位字線。
[0131]在發明構思的示范性實施例中，可以在不考慮分區的情況下控制相鄰字線Adjacent WL 的電壓。
[0132]在發明構思的示范性實施例中，分區通過電壓Vreadl至VreadK中的至少兩者可彼此不同。例如，施加到基于被選字線與串選擇晶體管SST1至SST4相鄰的存儲單元的分區通過電壓可低于施加到其余分區的分區通過電壓。
[0133]利用根據發明構思的示范性實施例的免干擾讀取操作，可向各分區分別施加不同的讀取通過電壓。
[0134]此外，根據發明構思的示范性實施例的免干擾讀取操作可被執行來在從最高字線(例如圖3中的WLm)到最低字線(例如圖3中的WL0)的方向上順序地對字線放電。此外，根據發明構思的示范性實施例的免干擾讀取操作可被執行來在從最低字線WL0到最高字線WLm的方向上順序地對字線放電。
[0135]圖14是圖示出根據發明構思的示范性實施例的免干擾讀取操作的定時圖。參考圖14，在免干擾讀取操作的電荷共享段Charge Sharing中，可向被選字線SEL WL施加接通電壓Von,可向分區Zonel至ZoneK施加分區通過電壓(或者分區電壓)Vreadl至VreadK (K是2以上的整數)，并且可以在恢復操作RCVRY1至RCVRYK中順序地釋放分區Zonel至ZoneK的分區通過電壓Vreadl至VreadK。
[0136]在發明構思的示范性實施例中，分區Zonel至ZoneK中的每一個可由從最高字線WLm開始的(j+Ι)條字線(j是大于0的整數)形成。然而，發明構思不限于此。例如，分區Zonel至ZoneK中的至少兩個分區中的一個中的字線的數目可與該至少兩個分區中的另一個中的不同。
[0137]在發明構思的示范性實施例中，如圖14中所示，更接近最高字線WLm的第一分區Zonel的分區通過電壓Vreadl可首先被釋放，并且剩余的分區通過電壓Vread2至VreadK可被順序地釋放。或者，更接近最低字線WL1的分區ZoneK的讀取通過電壓VreadK可首先被釋放。
[0138]在發明構思的示范性實施例中，可在釋放包括被選字線SEL WL的分區(例如Zone2)的讀取通過電壓(例如Vread2)的同時釋放被選字線SEL WL的接通電壓Von。
[0139]利用根據發明構思的示范性實施例的免干擾讀取操作，可以順序地釋放各分區的讀取通過電壓Vreadl至VreadK。
[0140]圖15是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖。以下，將參考圖1至圖15更充分地描述根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法。
[0141]在操作S110中，可以為了讀取操作對所有位線預充電。在操作S120中，可向被選字線施加讀取電壓Vr并且可向未被選字線施加讀取通過電壓Vread。在操作S130中，可感測位線的電壓。在操作S140中，可通過在感測操作之后向被選字線施加讀取通過電壓Vread來共享溝道電荷。在操作S150中，可執行恢復操作。這里，可在溝道電荷共享之后或在溝道電荷共享期間執行恢復操作。
[0142]利用根據發明構思的示范性實施例的讀取方法，可在感測操作之后共享溝道電荷。
[0143]圖16是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖。以下，將參考圖1至圖10和圖16更充分描述根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法。
[0144]在操作S210中，可在感測操作之前執行第一溝道電荷共享操作。在操作S220中，可執行感測操作。在操作S230中，可在感測操作之后執行第二溝道電荷共享操作。在操作S240中，可執行恢復操作。
[0145]利用根據發明構思的示范性實施例的讀取方法，可在感測操作之前和之后共享溝道電荷。
[0146]圖17是圖示出根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法的流程圖。以下，將參考圖1至圖10和圖17更充分描述根據發明構思的示范性實施例的非易失性存儲器設備的讀取方法。
[0147]在操作S310中，可散布或釋放未被選串ST2至ST4(參考圖3)的溝道電荷。在操作S320中，可執行被選串ST1 (參考圖3)上的感測操作。在操作S330中，可執行被選和未被選串ST1至ST4上的溝道電荷共享操作。在操作S340中，可執行恢復操作。
[0148]利用根據發明構思的示范性實施例的讀取方法，可執行被選和未被選串ST1至ST4上的溝道電荷共享操作。
[0149]此外，存儲器控制器可判定是否需要根據發明構思的示范性實施例的免干擾讀取操作模式，并且可根據判定結果執行根據發明構思的示范性實施例的免干擾讀取操作模式。
[0150]圖18是圖示出根據發明構思的示范性實施例的存儲器系統10的框圖。參考圖18，存儲器系統10可包括至少一個非易失性存儲器設備100和用于控制該至少一個非易失性存儲器設備100的存儲器控制器200。
[0151]存儲器控制器200可基于環境信息或用戶請求判定是否需要讀取干擾的減小。存儲器控制器200可向非易失性存儲器設備100發送免干擾讀取模式信息IDRMI。非易失性存儲器設備100可包括免干擾讀取模式142以響應于免干擾讀取模式信息IDRMI執行參考圖1至圖17描述的根據發明構思的示范性實施例的免干擾讀取操作。
[0152]在發明構思的示范性實施例中，免干擾讀取模式信息IDRMI可以是操作模式信息。例如，在編程操作模式的驗證讀取操作的情況下，可不執行免干擾讀取操作。在讀取操作模式的情況下，可執行免干擾讀取操作。
[0153]根據發明構思的示范性實施例的存儲器系統10可提高對讀取干擾的免疫力。
[0154]在編程驗證操作時可選擇性地執行免干擾讀取操作。
[0155]圖19是圖示出根據發明構思的示范性實施例的存儲器系統的編程方法的流程圖。以下，將參考圖18和圖19更充分描述根據發明構思的示范性實施例的存儲器系統的編程方法。
[0156]在操作S410中，可對與被選字線相連接的存儲單元編程。在操作S420中，可執行與被選字線相連接的存儲單元上的驗證讀取操作。在操作S430中，可基于從存儲器控制器200提供的免干擾讀取模式信息IDRMI來判定操作模式是否是免干擾讀取模式。如果操作模式是免干擾讀取模式，則可向被選字線施加接通電壓以用于溝道電荷共享。在操作S450中，可執行恢復操作。如果操作模式不是免干擾讀取模式，則該方法可前進到操作S450。
[0157]利用根據發明構思的存儲器系統的示范性實施例的編程方法，可在驗證讀取操作時決定免干擾讀取模式。
[0158]根據發明構思的示范性實施例的存儲器系統的讀取方法可根據存儲單元的劣化水平來執行免干擾讀取操作。這里，劣化水平可利用編程/擦除(program/erase，P/E)循環、由差錯檢驗和糾正(error checking and correct1n,ECC)檢測到的差錯的數目、耗損平衡水平等等來提供。
[0159]圖20是根據發明構思的示范性實施例的存儲器系統的讀取方法。以下，將參考圖18和圖20更充分描述根據發明構思的示范性實施例的存儲器系統的讀取方法。
[0160]在操作S510中，存儲器系統10可從外部設備接收讀取請求和地址。在操作S520中，存儲器控制器200可判定與輸入地址相對應的存儲塊的P/E循環值是否大于預定值PDV。
[0161]如果P/E循環值大于預定值rov，則在操作S530中，可執行免干擾讀取操作。另一方面，如果P/E循環值小于預定值H)V，則在操作S535中，可執行普通讀取操作。
[0162]利用根據發明構思的示范性實施例的存儲器系統10的讀取方法，可根據被請求讀取的存儲塊的P/E循環值來決定是否執行免干擾讀取操作。
[0163]在圖1至圖20中，描述了應用到垂直NAND閃速存儲器的發明構思的示范性實施例。然而，發明構思不限于此。發明構思可應用到具有如下存儲單元的非易失性存儲器設備:所述存儲單元具有絕緣體上硅(SOI)主體(也稱為浮體單元)，其在恢復操作時引起負升壓。具體地，發明構思的示范性實施例可應用到在S0I襯底上形成有串的共享位線結構。
[0164]圖21是根據發明構思的示范性實施例圖示出在S0I襯底上形成有串的共享位線結構的圖。參考圖21，兩個串ST1和ST2可與位線BL1/BL2相連接。可根據施加到串選擇線SSL1和SSL2之一的電壓來選擇第一和第二串ST1和ST2之一。用于選擇串ST1和ST2之一的串選擇晶體管可由耗盡型晶體管和增強型晶體管的組合形成。
[0165]如圖21中所示，在與第一串ST1相關聯的免干擾讀取操作中，可向第一串選擇線SSL1、未被選字線WL1至WLm-2和WLm以及啞字線SDWL1、SDWL2、GDWL1和GDWL2施加讀取通過電壓Vread，可將串選擇線SSL2接地，并且可向被選字線WLm_l施加讀取電壓Vr。還可向地選擇線GSL施加讀取通過電壓Vread并且可將共源線CSL接地。在此偏置條件下，可執行感測操作。在執行感測操作之后，可向被選字線WLm-Ι施加讀取通過電壓Vread以用于溝道電荷共享。
[0166]在圖21中，圖示了兩個串連接到一位線的發明構思的示范性實施例。然而，發明構思不限于此。根據發明構思的示范性實施例的免干擾讀取操作可應用到至少兩個或更多個串連接到一位線的結構。
[0167]發明構思可應用到固態驅動器(solid state drive, SSD)。
[0168]圖22是圖示出根據發明構思的示范性實施例的SSD1000的框圖。參考圖22，SSD1000可包括多個非易失性存儲器設備1100和SSD控制器1200。
[0169]非易失性存儲器設備1100可被提供以外部高電壓VPPx。非易失性存儲器設備1100中的每一個可被實現為執行根據參考圖1至圖20描述的發明構思的示范性實施例的免干擾讀取模式操作。
[0170]SSD控制器1200可通過多個通道CH1至CHi(i是2以上的整數)連接到非易失性存儲器設備1100。SSD控制器1200可包括至少一個處理器1210、緩沖存儲器1220、ECC電路1230、主機接口 1250和非易失性存儲器接口 1260。
[0171]緩沖存儲器1220可被配置為臨時存儲驅動SSD控制器1200所需要的數據。在發明構思的示范性實施例中，緩沖存儲器1220可根據操作條件存儲差錯率表格ERT。緩沖存儲器1220可包括用于存儲數據或命令的多個存儲行。這里，這多個存儲行可以按各種方法被映射在高速緩存行上。
[0172]ECC電路1230可計算在寫入操作時要編程的數據的ECC值。ECC電路1230可基于ECC值糾正在讀取操作時讀取的數據的差錯。ECC電路1230可糾正在數據恢復操作時由非易失性存儲器設備1100恢復的數據的差錯。還可提供代碼存儲器，其存儲驅動SSD控制器1200所需要的代碼數據。代碼存儲器可由非易失性存儲器設備形成。
[0173]主機接口 1250可與外部設備相接口。非易失性存儲器接口 1260可與非易失性存儲器設備1100相接口。
[0174]根據發明構思的示范性實施例的SSD1000可執行免干擾讀取模式操作以獲得改善的性能。
[0175]發明構思可應用到嵌入式多媒體卡(eMMC)、moviNAND、iNAND,等等。
[0176]圖23是圖示出根據發明構思的示范性實施例的eMMC2000的框圖。參考圖23，eMMC2000可包括至少一個NAND閃速存儲器設備2100和控制器2200。
[0177]NAND閃速存儲器設備2100可以是單數據速率(single data rate，SDR) NAND閃速存儲器設備。NAND閃速存儲器設備2100可以是被實現為執行根據發明構思的示范性實施例的免干擾讀取模式操作的垂直NAND閃速存儲器(vertical NAND flash memory，VNAND)。控制器2200可通過多個通道連接到NAND閃速存儲器設備2100。控制器2200可包括至少一個控制器核心2210、主機接口 2250和NAND接口 2260。至少一個控制器核心2210可控制eMMC2000的整體操作。主機接口 2250可提供主機與控制器2200之間的接口。NAND接口 2260可提供控制器2200與NAND閃速存儲器設備2100之間的接口。在發明構思的示范性實施例中，主機接口 2250可以是并行接口(例如MMC接口)。在發明構思的示范性實施例中，主機接口 2250可以是串行接口(例如超高速(ultra high speed，UHS)-11、通用閃速存儲(UFS)，等等)。
[0178]eMMC2000可從主機接收電力供應電壓Vcc和Vccq。這里，電力供應電壓Vcc (例如，約3.3V)可被供應給NAND閃速存儲器設備2100和NAND接口 2260，并且電力供應電壓Vccq(例如，約1.8V/3.3V)可被供應給控制器2200。在發明構思的示范性實施例中，eMMC2000可被可選地供應以外部高電壓。
[0179]根據發明構思的示范性實施例的eMMC2000可被實現為在感測操作之前/之后控制串的溝道電荷以提高數據的可靠性。
[0180]發明構思可應用到UFS。
[0181]圖24是圖示出根據發明構思的示范性實施例的UFS系統3000的框圖。參考圖24，UFS系統3000可包括UFS主機3100、UFS設備3200和3300、嵌入式UFS設備3400以及可移除UFS卡3500。UFS主機3100可以是移動設備的應用處理器。UFS主機3100、UFS設備3200和3300、嵌入式UFS設備3400和可移除UFS卡3500中的每一個可通過UFS協議與外部設備通信。UFS設備3200和3300、嵌入式UFS設備3400和可移除UFS卡3500中的至少一個可包括圖18中所示的執行根據發明構思的示范性實施例的免干擾讀取模式操作的存儲器系統10。
[0182]此外，嵌入式UFS設備3400和可移除UFS卡3500可利用與UFS協議不同的協議執行通信。UFS主機3100和可移除UFS卡3500可通過各種卡協議(例如通用串行總線閃速驅動器、MMC、安全數字(secure digital, SD)、袖珍SD、微型SD,等等)來通信。
[0183]發明構思可應用到移動設備。
[0184]圖25是圖示出根據發明構思的示范性實施例的移動設備4000的框圖。參考圖25，移動設備4000可包括應用處理器4100、通信模塊4200、顯示/觸摸模塊4300、存儲設備4400以及移動隨機訪問存儲器(random access memory, RAM)4500。
[0185]應用處理器4100可控制移動設備4000的整體操作。通信模塊4200可被實現為控制與外部設備的無線/有線通信。顯示/觸摸模塊4300可顯示經應用處理器4100處理的數據并通過觸摸面板接收數據。存儲設備4400可被實現為存儲用戶數據。存儲設備4400可以是eMMC、SSD、UFS設備等等。存儲設備4400可包括執行參考圖1至圖20描述的根據發明構思的示范性實施例的免干擾讀取模式操作的非易失性存儲器設備。移動DRAM4500可被配置為臨時存儲移動設備4000的處理操作所需要的數據。
[0186]根據發明構思的示范性實施例的移動設備4000可通過執行對干擾具有免疫力的讀取操作來改善其性能。
[0187]可利用各種類型的封裝來封裝根據發明構思的示范性實施例的存儲器系統或存儲器設備。例如，可利用諸如以下封裝來封裝根據發明構思的示范性實施例的非易失性存儲器設備或存儲器控制器:層疊封裝(Package on Package, PoP)、球柵陣列(Ball gridarray, BGA)、芯片級封裝(Chip scale package, CSP)、塑料帶引線芯片載體(PlasticLeaded Chip Carrier, PLCC)、塑料雙列直插封裝(Plastic Dual In-Line Package,PDIP)、疊片內裸片封裝(Die in Waffle Pack)、晶片內裸片形式(Die in Wafer Form)、板上芯片(Chip On Board, COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package,CERDIP)、塑料標準四方扁平封裝(Plastic Metric Quad Flat Pack，MQFP)、小外形集成電路(Small Outline Integrated Circuit, S0IC)、縮小型小外形封裝(Shrink SmallOutline Package, SS0P)、薄型小外形封裝(Thin Small Outline Package, TS0P)、薄型四方扁平封裝(Thin Quad Flatpack, TQFP)、系統級封裝(System In Package, SIP)、多芯片封裝(Multi Chip Package, MCP)、晶片級結構封裝(Wafer-level Fabricated Package,WFP)、晶片級處理堆疊封裝(Wafer-Level Processed Stack Package, WSP),等等。
[0188]雖然已參考發明構思的示范性實施例具體示出和描述了發明構思，但本領域普通技術人員將清楚，在不脫離如權利要求限定的本發明構思的精神和范圍的情況下可對其進行形式和細節上的各種改變。
【權利要求】
1.一種讀取非易失性存儲器設備的方法，包括: 向所述非易失性存儲器設備的被選字線施加讀取電壓； 向所述非易失性存儲器設備的未被選字線施加讀取通過電壓； 感測連接到所述被選字線的存儲單元的狀態；以及 在所述感測之后向所述被選字線施加所述讀取通過電壓。
2.如權利要求1所述的方法，還包括釋放所述被選字線和所述未被選字線的讀取通過電壓。
3.如權利要求1所述的方法，其中，所述讀取電壓包括第一電壓和第二電壓，并且所述第二電壓具有在所述第一電壓和所述讀取通過電壓之間的電平。
4.如權利要求1所述的方法，其中，在向所述被選字線施加所述讀取通過電壓的同時，布置在所述被選字線與所述非易失性存儲器設備的串選擇線之間的未被選字線的電壓開始被釋放。
5.如權利要求4所述的方法，其中，在向所述被選字線施加所述讀取通過電壓之后，布置在所述被選字線與所述非易失性存儲器設備的地選擇線之間的未被選字線的電壓開始被釋放。
6.如權利要求1所述的方法，其中，布置在所述被選字線與所述非易失性存儲器設備的串選擇線之間的未被選字線包括第一字線組和第二字線組，并且所述第一字線組的電壓和所述第二字線組的電壓被順序地釋放。
7.如權利要求6所述的方法，其中，所述第一字線組的電壓和所述第二字線組的電壓彼此不同。
8.如權利要求1所述的方法，還包括釋放所述非易失性存儲器設備的被選串選擇線或被選地選擇線的電壓。
9.如權利要求1所述的方法，還包括: 在所述感測之后向所述非易失性存儲器設備的未被選串選擇線施加所述讀取通過電壓；以及 釋放所述未被選串選擇線的讀取通過電壓。
10.如權利要求1所述的方法，還包括: 在所述感測之前向所述非易失性存儲器設備的未被選串選擇線施加所述讀取通過電壓；以及 釋放所述未被選串選擇線的讀取通過電壓。
11.如權利要求1所述的方法，還包括: 在所述感測之前向所述被選字線施加所述讀取通過電壓；以及 在所述感測之前釋放所述被選字線的讀取通過電壓。
12.—種讀取非易失性存儲器設備的方法，包括: 向所述非易失性存儲器設備的被選字線施加讀取電壓； 向所述非易失性存儲器設備的未被選字線施加讀取通過電壓； 感測連接到所述被選字線的存儲單元的狀態；以及 在所述感測之后向所述被選字線施加接通電壓。
13.如權利要求12所述的方法，其中，向所述未被選字線施加多個不同的讀取通過電壓。
14.如權利要求13所述的方法，還包括釋放所述未被選字線和所述被選字線的電壓。
15.如權利要求14所述的方法，其中，所述未被選字線的電壓被順序地釋放。
16.一種讀取非易失性存儲器設備的方法，包括: 向所述非易失性存儲器設備的被選字線施加讀取電壓； 向所述非易失性存儲器設備的未被選字線施加讀取通過電壓； 感測連接到所述被選字線的存儲單元的狀態；以及 在所述感測之后并且在向所述未被選字線施加所述讀取通過電壓的同時向所述被選字線施加接通電壓， 其中，在向所述被選字線施加所述接通電壓的同時，布置在所述被選字線與所述非易失性存儲器設備的串選擇線之間的未被選字線的電壓開始被釋放。
17.如權利要求16所述的方法，其中，根據所述非易失性存儲器設備的健康信息向所述被選字線施加所述接通電壓。
18.如權利要求17所述的方法，其中，所述健康信息包括存儲單元的劣化的水平、編程/擦除循環信息、耗損平衡信息、或者由差錯檢驗和糾正檢測到的差錯的數目。
19.如權利要求16所述的方法，其中，當被請求讀取的存儲塊的編程/擦除循環值大于預定值時，向所述被選字線施加所述接通電壓。
20.如權利要求16所述的方法，其中，所述未被選字線被排列在多個分區中，并且所述分區的電壓被從靠近所述串選擇線的分區到靠近所述非易失性存儲器設備的地選擇線的分區順序地釋放。
21.—種存儲器系統,包括: 存儲器控制器，被配置為輸出免干擾讀取模式信息；以及 非易失性存儲器設備，被配置為對連接到被選字線的存儲單元編程，對連接到所述被選字線的所述存儲單元執行驗證讀取操作，并且響應于所述免干擾讀取模式信息，在讀取通過電壓被施加到未被選字線的同時向所述被選字線施加接通電壓。
22.如權利要求21所述的系統，其中，所述存儲器控制器在被請求讀取的存儲塊的編程/擦除循環值大于預定值時生成所述免干擾讀取模式信息。
23.如權利要求21所述的系統，其中，所述字線在襯底和位線之間堆疊在彼此之上。
24.如權利要求23所述的系統，其中，所述非易失性存儲器設備是垂直NAND閃速存儲器。
25.如權利要求21所述的系統，其中，所述非易失性存儲器設備包括與第一位線相連接的第一和第二相鄰串，其中所述第一和第二串各自包括串選擇線、字線和啞字線。
26.如權利要求25所述的系統，其中，所述第一和第二串被布置在絕緣體上硅襯底上。
【文檔編號】G11C16/28GK104252880SQ201410301698
【公開日】2014年12月31日 申請日期:2014年6月27日 優先權日:2013年6月27日
【發明者】南尚完, 樸起臺, 樸賢郁, 李栽均 申請人:三星電子株式會社