動態隨機存取存儲器裝置的電路及其時脈控制方法
【專利摘要】本發明公開了一種動態隨機存取存儲器裝置的電路及其時脈控制方法，包含一指令延展電路。該指令延展電路經配置通過延展來自一指令解碼電路的單周期指令信號，以產生至少一多周期指令信號。一控制邏輯延展且減少該多周期指令信號以提供額外功能，例如：突發長度信號以及突發突變信號。另一控制邏輯經配置以根據于該多周期指令及一輸出邏輯電路所產生的邏輯電平，判斷是否已于該輸出控制邏輯電路中致能一時脈信號。
【專利說明】動態隨機存取存儲器裝置的電路及其時脈控制方法
【技術領域】
[0001]本發明涉及一種電路，尤其是關于一種動態隨機存取存儲器裝置的時脈控制電路及其時脈控制方法。
【背景技術】
[0002]現有動態隨機存取存儲器會產生一單周期指令脈沖，并傳輸該單周期指令脈沖于動態隨機存取存儲器中，以達成無間隙讀取及寫入。然而，由于該指令脈沖為單周期寬度，為達成無間隙的存取，動態隨機存取存儲器的指令邏輯必須持續地執行。因此，動態隨機存取存儲器將因該指令邏輯的持續執行而消耗極高的電量。
[0003]為了降低動態隨機存取存儲器的電量消耗、縮小電路設計所需面積以及確保正確致能輸出端和終止端，本發明將提供一種用于產生指令及控制時脈的動態隨機存取存儲器裝置的電路及其方法。
【發明內容】
[0004]本發明的一實施例揭示一種動態隨機存取存儲器裝置的電路，包含一指令延展電路及一第一 AND電路。該指令延展電路經配置通過延展來自一指令解碼電路的一單周期指令信號以產生至少一多周期指令信號至一延遲鎖回路電路。
[0005]該第一 AND電路經配置根據該延遲鎖回路電路產生的邏輯信號或該指令解碼電路產生的邏輯信號以判斷是否一時脈信號可被傳送至一輸出控制邏輯電路，該延遲鎖回路電路被配置于該指令延展電路及該輸出控制邏輯電路之間。
[0006]該指令延展電路包含一第一觸發器，耦接于該指令解碼電路、一第二觸發器及一第一 OR電路，其中該第一觸發器依據來自該指令解碼電路的該單周期指令信號產生一第一延遲信號并將該第一延遲信號傳送至該第二觸發器及該第一 OR電路；以及一第三觸發器，耦接于一第二 OR電路、該第二觸發器及該第一 OR電路，其中該第三觸發器依據來自該第二觸發器的一第二延遲信號及來自該第二 OR電路的一重置信號以產生一第三延遲信號并將該第三延遲信號傳送至該第一 OR電路。該第二觸發器依據該第一延遲信號及該重置信號以產生該第二延遲信號；該第二 OR電路依據一突發長度信號及一第二 AND電路的一輸出信號以產生該重置信號；該第二 AND電路依據一 A12信號及一突發突變信號以產生該輸出信號；該第一 OR電路經配置以依據該第一延遲信號、該第二延遲信號、該第三延遲信號及該單周期指令信號以產生該多周期指令信號。
[0007]本發明的一實施例揭示一種動態隨機存取存儲器裝置的時脈控制方法，其步驟包含根據一數據啟用延遲移位堆疊的一活躍區域的可利用性或是否接收到一間隙指令信號，而將一邏輯電平轉態；運算該邏輯電平及一時脈信號的一邏輯電平以產生一運算結果；以及根據該運算結果以致能或失能該時脈信號。
[0008]上文已經概略地敘述本發明的技術特征，以使下文的本發明詳細描述得以獲得較佳了解。構成本發明的申請專利權利要求范圍標的的其它技術特征將描述于下文。
[0009]本發明所屬【技術領域】中技術人員應可了解，下文揭示的概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或工藝而實現與本發明相同的目的。本發明所屬【技術領域】中技術人員亦應可了解，這類等效的建構并無法脫離所附的申請專利權利要求范圍所提出的本發明的精神和范圍。
【專利附圖】
【附圖說明】
[0010]圖1是一示意圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制電路；
[0011]圖2是一示意圖，例示本發明一實施例的多周期指令信號及多個時脈；
[0012]圖3是一示意圖,例示本發明一實施例的指令延展電路；
[0013]圖4是一示意圖，例示該輸出控制邏輯電路的數據啟用延遲移位堆疊；以及
[0014]圖5是一流程圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制方法。
[0015]其中，附圖標記說明如下:
[0016]10電路
[0017]11指令延展電路
[0018]12數據邏輯電路
[0019]13第一 AND 電路
[0020]15指令解碼電路
[0021]17延遲鎖回路電路
[0022]19輸出控制邏輯電路
[0023]31第一觸發器
[0024]32第二 AND 電路
[0025]33第二觸發器
[0026]35第三觸發器
[0027]37第一 OR 電路
[0028]39第二 OR 電路
[0029]41數據啟用延遲移位堆疊
[0030]43活躍區域
【具體實施方式】
[0031]圖1是一示意圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制電路10。如圖1所示，該時脈控制電路10包含一指令延展電路11、一第一 AND電路13、一指令解碼電路15、一延遲鎖回路電路17、一輸出控制邏輯電路19以及一數據邏輯電路12。該指令延展電路11經配置通過延展來自該指令解碼電路15的一單周期指令信號，以產生至少一多周期指令信號；之后，該多周期指令信號被傳送至一延遲控制邏輯(例如，延遲鎖回路電路17)。
[0032]該第一 AND電路13經配置以根據來自該指令解碼電路15的邏輯信號或該延遲鎖回路電路17的邏輯信號，以決定時脈信號是否允許傳送至該輸出控制邏輯電路19。
[0033]圖2是一示意圖，例示本發明一實施例的多周期指令信號及多個時脈。如圖2所示，在本發明的實施例中，該多周期指令信號對應于4個時脈，但本發明并不以此為限。
[0034]圖3是一示意圖,例示本發明一實施例的指令延展電路11。如圖3所示,該指令延展電路11包含一第一觸發器31、一第二觸發器33、一第三觸發器35、一第一 OR電路37、一第二 OR電路39以及一第二 AND電路32。
[0035]該第一觸發器31分別耦接于該指令解碼電路15、該第二觸發器33以及該第一 OR電路37，其中該第一觸發器31根據來自該指令解碼電路15的單周期指令信號，產生一第一延遲信號；之后，傳送該第一延遲信號至該第二觸發器33以及該第一 OR電路37。
[0036]該第三觸發器35分別耦接該第二 OR電路39、該第二觸發器33以及該第一 OR電路37，其中該第三觸發器35根據來自該第二觸發器33的第二延遲信號及來自該第二 OR電路39的一重置信號，產生一第三延遲信號；之后，傳送該第三延遲信號至該第一 OR電路37。
[0037]此外，該第二觸發器33根據該第一延遲信號以及該重置信號，產生一第二延遲信號，其中該第二 OR電路39根據一突發長度4 (burst length4)信號以及該第二 AND電路32的輸出信號產生該重置信號。在本發明一實施例中，該突發長度信號的時脈經由該第一觸發器31從四個時脈切割成兩個時脈，但不以此為限。該第二 AND電路32根據一 A12信號以及一突發突變4 (burst chop4)信號產生其輸出信號，且該第一 OR電路37經配置以根據該第二觸發器33的第一延遲信號、該第三觸發器35的第二延遲信號、該第一 OR電路37的第三延遲信號以及該指令解碼電路15的單周期指令信號，產生其輸出信號(多周期指令信號)至該延遲鎖回路電路17。
[0038]此外，該輸出控制邏輯電路19包含一數據啟用延遲移位堆疊，其中該數據啟用延遲移位堆疊包含多個移位器，其中一活躍區域包含多個移位器的部分。
[0039]圖4是一示意圖，例示該輸出控制邏輯電路的數據啟用延遲移位堆疊。如圖4所示，該數據啟用延遲移位堆疊41包含多個移位器。該活躍區域43包含該些移位器的部分。此外，該活躍區域43實現一先進先出(first-1n-first-out, FIFO)演算法。因此，當該多周期指令信號被重復產生時，該些移位器的部分將從入口到出口填滿多周期指令信號。
[0040]再參照圖1，在此階段中，該控制邏輯電路19的邏輯信號的邏輯電平通過該延遲鎖回路電路17轉態，在此一實施例中，該邏輯電平從高電平轉態成低電平，但本發明并不限于此。之后，該邏輯電平被傳送到該第一 AND電路13以關閉時脈信號進入該輸出控制邏輯電路19，同時該活躍區域43將被凍結。
[0041]此外，該活躍區域43的多個移位器被持續凍結直到該指令解碼電路15接收到具有“間隙”信息的指令，再參照圖1，在此階段中，該控制邏輯電路19的邏輯信號的邏輯電平被轉態，在此一實施例中，該邏輯電平從低電平轉態成高電平，但本發明并不限于此。該邏輯電平經由該指令解碼電路15轉態之后，經由該指令延展電路11、該延遲鎖回路電路17以及該輸出控制邏輯電路19傳送至該第一AND電路13，以致能時脈信號進入該輸出控制邏輯電路19。
[0042]圖5是一流程圖，例示本發明一實施例的動態隨機存取存儲器裝置的時脈控制方法。
[0043]如圖5所示，步驟S501，根據數據啟用延遲移位堆疊的活躍區域可利用性或是否接收到間隙指令信號，將一邏輯信號的邏輯電平轉態；步驟S503，該邏輯電平將與時脈信號的邏輯電平進行一 AND邏輯運算以產生一個運算結果。
[0044]步驟S505，根據運算結果，致能或失能該時脈信號，其中當指令解碼電路收到具有“間隙”信息的多周期指令信號時，致能該時脈信號；當多周期指令信號填滿延遲鎖回路電路的數據啟用延遲移位堆疊的活躍區域時，失能時脈信號。
[0045]此外，數據啟用延遲移位堆疊包含多個移位器，且活躍區域包含該些移位器的部分，其中該活躍區域實現先進先出演算法。
[0046]本發明的技術內容及技術特點已揭示如上，然而本發明所屬【技術領域】中技術人員應了解，在不背離后附申請專利權利要求范圍所界定的本發明精神和范圍內，本發明的教示及揭示可作種種的替換及修飾。例如，上文揭示的許多工藝可以不同的方法實施或以其它工藝予以取代，或者采用上述二種方式的組合。
[0047]此外，本案的權利要求范圍并不局限于上文揭示的特定實施例的工藝、機臺、制造、物質的成份、裝置、方法或步驟。本發明所屬【技術領域】中技術人員應了解，基于本發明教示及揭示工藝、機臺、制造、物質的成份、裝置、方法或步驟，無論現在已存在或日后開發者，其與本案實施例揭示者以實質相同的方式執行實質相同的功能，而達到實質相同的結果，亦可使用于本發明。因此，的申請專利權利要求范圍用以涵蓋用以此類工藝、機臺、制造、物質的成份、裝置、方法或步驟。
【權利要求】
1.一種動態隨機存取存儲器裝置的電路，包含: 一指令延展電路，經配置通過延展來自一指令解碼電路的一單周期指令信號以產生至少一多周期指令信號。
2.如權利要求1的電路，其中該指令延展電路還包含: 一第一觸發器，耦接于該指令解碼電路、一第二觸發器及一第一 OR電路，其中該第一觸發器依據來自該指令解碼電路的該單周期指令信號產生一第一延遲信號并將該第一延遲信號傳送至該第二觸發器及該第一 OR電路；以及 一第三觸發器，耦接于一第二 OR電路、該第二觸發器及該第一 OR電路，其中該第三觸發器依據來自該第二觸發器的一第二延遲信號及來自該第二 OR電路的一重置信號以產生一第三延遲信號并將該第三延遲信號傳送至該第一 OR電路； 其中該第二觸發器經配置以依據該第一延遲信號及該重置信號產生該第二延遲信號; 其中該第二 OR電路經配置以依據一突發長度信號及一第二 AND電路的一輸出信號產生該重置信號； 其中該第二 AND電路經配置以依據一 A12信號及一突發突變信號產生該輸出信號； 其中該第一 OR電路經配置以依據該第一延遲信號、該第二延遲信號、該第三延遲信號及該單周期指令信號產生該多周期指令信號。
3.如權利要求1的電路，其中該單周期指令信號包含一間隙指令信號。
4.如權利要求1的電路，其中該指令延展電路輸出該至少一多周期指令信號至一延遲鎖回路電路。
5.如權利要求4的電路，另包含一第一AND電路，其經配置依據該指令延展電路或該指令解碼電路產生的一邏輯電平以判斷是否允許一時脈信號進入一輸出控制邏輯電路。
6.如權利要求5的電路，其中該輸出控制邏輯電路另包含一數據啟用延遲移位堆疊，該數據啟用延遲移位堆疊包含多個移位器，其中一活躍區域包含該多個移位器的部分。
7.一種動態隨機存取存儲器裝置的時脈控制方法，包含: 根據一數據啟用延遲移位堆疊的一活躍區域的一可利用性或是否接收到一間隙指令信號，將一邏輯電平轉態； 運算該邏輯電平及一時脈信號的一邏輯電平，以產生一運算結果；以及 根據該運算結果以致能或失能該時脈信號。
8.如權利要求7的時脈控制方法，其中運算該邏輯電平及一時脈信號的一邏輯電平以產生一結果的步驟包含一 AND邏輯運算。
9.如權利要求7的時脈控制方法，其中該數據啟用延遲移位堆疊包含多個移位器，其中一活躍區域包含該多個移位器的部分。
10.如權利要求9的時脈控制方法，其中該活躍區域實現一先進先出演算法。
【文檔編號】G11C11/4063GK104183265SQ201410200659
【公開日】2014年12月3日 申請日期:2014年5月13日 優先權日:2013年5月28日
【發明者】黛伯拉·貝爾, 卡洛兒·瑪祖德 申請人:南亞科技股份有限公司