存儲器裝置、電路和用于操作電路的方法
【專利摘要】本發明涉及存儲器裝置、電路和用于操作電路的方法。一種存儲器裝置包括：位線；源極線；電阻式存儲器元件，其具有若干個電阻狀態；切換裝置，其與所述電阻式存儲器元件串聯耦合在所述位線與所述源極線之間；字線，其經布置以控制所述切換裝置；及寫入脈沖產生器及讀取感測邏輯，其耦合在所述位線與源極線之間，其中所述源極線可選擇地耦合到給所述寫入脈沖產生器及讀取感測邏輯中的至少一者供電的電壓源的中間電位。
【專利說明】存儲器裝置、電路和用于操作電路的方法
[0001]分案申請的相關信息
[0002]本案是分案申請。該分案的母案是申請日為2009年10月21日、申請號為200980143448.6、發明名稱為“電阻式存儲器”的發明專利申請案。
【背景技術】
[0003]存儲器裝置通常經提供作為計算機或其它電子裝置中的內部半導體集成電路。存在許多不同類型的存儲器，包含隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態隨機存取存儲器(DRAM)、同步動態隨機存取存儲器(SDRAM)、快閃存儲器及電阻式隨機存取存儲器(RRAM)，例如磁阻式隨機存取存儲器(MRAM ;也稱為磁性隨機存取存儲器)以及其它存儲器。
[0004]存儲器裝置用作需要高存儲器密度、高可靠性及低功率消耗的各種各樣電子應用的非易失性存儲器。非易失性存儲器可尤其用于個人計算機、便攜式存儲器棒、固態驅動器(SSD)、個人數字助理(PDA)、數碼相機、蜂窩式電話、便攜式音樂播放器(例如，MP3播放器)、電影播放器及其它電子裝置中。程序代碼及系統數據(例如基本輸入/輸出系統(BIOS))通常存儲于非易失性存儲器裝置中。
[0005]存儲器單元可布置成矩陣(例如，陣列)。舉例來說，若干個存儲器單元的存取裝置(例如，晶體管)可耦合到形成陣列的“行”的存取線(其一個實例為“字線”)。每一存儲器單元的存儲器元件耦合到所述陣列的“列”中的數據線(其一個實例為“位線”)。以此方式，通過以下操作存取存儲器單元的存取裝置:行解碼器通過選擇耦合到其柵極的字線來激活存儲器單元行。選定存儲器單元行的經編程狀態通過取決于與特定存儲器單元的經編程狀態相關聯的電阻而致使不同電流在存儲器元件中流動來確定。
[0006]存儲器單元可被編程(例如，擦除)到所要狀態。也就是說，可為存儲器單元設定若干個經編程(例如，電阻)狀態中的一者。舉例來說，單電平單元(SCL)可表示兩個邏輯狀態(例如，1、0)中的一者。電阻式存儲器單元還可被編程到兩個以上經編程狀態中的一者，以便表示兩個以上二進制數字(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、1110)。此類單元可稱為多狀態存儲器單元、多數字單元或多電平單元(MLC)。
[0007]非易失性電阻式存儲器，例如電阻式隨機存取存儲器(下文中稱“RRAM”)，通過使電阻式存儲器元件的電阻變化來存儲數據。可通過向對應電阻式元件施加預定電流將數據寫入到RRAM中的選定存儲器單元。可通過沿一個方向流動的各種量值的電流將雙極RRAM編程到若干個電阻狀態且通過沿相反方向流動的各種量值的電流將雙極RRAM編程到若干個額外電阻狀態。可根據線性分布或非線性分布來編程電阻狀態。
[0008]磁阻式(有時簡稱為“磁性”)隨機存取存儲器(MRAM)利用磁性存儲元件來提供高密度低成本的非易失性高速RAM，而不具有電荷存儲型存儲器的讀取/寫入循環耐久性限制。一種類型的MRAM利用在鄰近導體中流動的磁場產生電流來控制磁性材料中磁矩的定向。自旋力矩轉移(STT)MRAM通過以下方式來控制磁性材料中磁矩的定向:使電流穿過磁性結構(例如，磁性自旋閥、磁性隧道結(MTJ))，使得電流中的電子的磁矩首先由所述磁性結構的一個部分極化為特定定向，所述一個部分接著可將所述特定定向轉移到所述磁性結構的另一部分。
【專利附圖】
【附圖說明】
[0009]圖1是根據本發明的一個或一個以上實施例的非易失性存儲器的功能性框圖。
[0010]圖2A圖解說明根據本發明的一個或一個以上實施例的處于低電阻狀態中的實例性磁性結構。
[0011]圖2B圖解說明根據本發明的一個或一個以上實施例的處于高電阻狀態中的實例性磁性結構。
[0012]圖3圖解說明根據本發明的一個或一個以上實施例可實施為圖1中的存儲器元件的具有多個電阻狀態的實例性單一自旋力矩轉移(STT)磁性隨機存取存儲器(MRAM)結構。
[0013]圖4圖解說明根據本發明的一個或一個以上實施例可實施為圖1中的存儲器元件的具有多個電阻狀態的實例性堆疊式STT-MRAM結構。
[0014]圖5A圖解說明具有根據圖2A及圖2B的磁性結構實施例的兩個電阻狀態的電阻對磁化電流的曲線圖。
[0015]圖5B圖解說明具有根據圖3及圖4的磁性結構實施例的四個電阻狀態的電阻對磁化電流的曲線圖。
[0016]圖6是根據本發明的一個或一個以上實施例與編程及感測電阻式存儲器相關聯的偏置電壓產生電路的功能性框圖。
[0017]圖7是根據本發明的一個或一個以上實施例的電阻式存儲器的示意圖。
[0018]圖8展示根據本發明的一個或一個以上實施例與操作電阻式存儲器單元相關聯的時序波形。
[0019]圖9是根據本發明的一個或一個以上實施例具有至少一個電阻式存儲器裝置的電子系統的功能性框圖。
【具體實施方式】
[0020]本發明包含具有電阻式存儲器單元的電阻式存儲器裝置及系統以及用于操作所述電阻式存儲器單元的方法。一個存儲器裝置實施例包含至少一個電阻式存儲器元件、編程電路及感測電路。舉例來說，所述編程電路可包含經配置以選擇N個編程電流中的一者用于編程所述至少一個電阻式存儲器元件的開關，其中所述N個編程電流中的每一者具有電流方向與量值的唯一組合，其中N對應于所述至少一個存儲器元件的電阻狀態的數目。在一個或一個以上實施例中，所述感測電路可被布置用于所述N個電阻狀態的感測。
[0021]本文中的圖遵循其中第一個數字或前幾個數字對應于圖式的圖編號且剩余數字識別圖式中的元件或組件的編號慣例。不同圖之間的類似元件或組件可通過使用類似數字來識別。舉例來說，102在圖1中可指代元件“02”，且類似元件在圖2A中可指為202A且在圖3中可指為302等。
[0022]圖1是根據本發明的一個或一個以上實施例的非易失性存儲器100的功能性框圖。如圖1中所展示，電阻式存儲器元件102可由磁性結構(例如，磁性自旋閥、磁性隧道結(MTJ)形成。所述磁性結構可包含通過隧道勢壘108分離的釘扎層104及自由層106。電阻式存儲器元件102具有第一端子114及第二端子118。盡管圖1展示第一端子114直接耦合到自由層106且第二端子118直接耦合到釘扎層104，但本發明的實施例并不受如此限制。舉例來說，本發明的實施例可借助為清晰起見而從圖1中省略的額外層及/或特征(例如，離散抗磁性層)來實施。
[0023]存取裝置(例如，晶體管)110與電阻式存儲器元件102串聯耦合以形成存儲器單元112。存取裝置110用作用于啟用及停用穿過電阻式存儲器元件102的電流的開關。舉例來說，存取裝置110可為具有耦合到字線124的柵極的互補金屬氧化物半導體(CMOS)晶體管。因此，當給字線124通電時，存取裝置110被接通，借此通過存儲器元件102完成源極線122與位線120之間的電路。存儲器單元112通過第一端子114耦合到位線120且通過第二端子116耦合到源極線122。源極線122可為可切換地耦合(例如，通過例如晶體管開關119的開關)到(例如，提供讀取及/或寫入電流的源的)中間電位123。
[0024]根據一個或一個以上實施例，位線120及源極線122耦合到用于讀取的邏輯及用于寫入的邏輯。讀取/寫入控制多路復用器130具有耦合到位線120的輸出。讀取/寫入控制多路復用器130由讀取/寫入控制邏輯線132控制以在耦合到雙極寫入脈沖產生器126的第一輸入與耦合到讀取感測邏輯128的第二輸入之間進行選擇。偏置產生器129耦合到雙極寫入脈沖產生器126及讀取感測邏輯128中的每一者，如圖1中所展示。施加到存儲器元件102以用于編程的電流量可通過在與選定存儲器單元112相關聯的位線120與源極線122之間施加電壓電位來控制。
[0025]根據一個或一個以上實施例，在讀取操作期間，偏置產生器129在與選定存儲器單元112相關聯的位線120與源極線122之間建立(通過讀取感測邏輯128)讀取偏置電壓電位差(例如，固定電壓)。所述讀取偏置電壓致使對應于存儲器元件102的電阻的特定量值的電流流動(例如，根據歐姆定律，對于給定讀取偏置電壓，存儲器元件102的電阻越大，流動的電流就越小。)在讀取操作期間流動穿過存儲器元件102的電流量(或與其成比例的電壓)可由讀取感測邏輯128感測(例如，感測放大器可將電路導出的輸入與對應于兩個經編程狀態之間的邊界條件的參考輸入進行比較)以確定對應于由存儲器元件102的目前電阻表示的經編程狀態的輸出。
[0026]根據一個或一個以上實施例，施加穿過電阻式存儲器元件102的讀取電流，從而致使形成可被感測且與參考電壓進行比較的對應電壓。依據所述比較，可確定存儲器元件的電阻(例如，基于歐姆定律的原理)。
[0027]雖然圖1圖解說明且以上論述描述了包含磁性結構作為電阻式存儲器元件102的存儲器單元112，但所屬領域的技術人員將了解可使用其它類型電阻式元件替代磁性結構形成RRAM存儲器單元而非MRAM存儲器單元來實施本發明的一個或一個以上實施例。
[0028]RRAM可包含其中可根據穿過電阻式元件的所施加電流的極性(S卩，方向流)來寫入不同數據值的RRAM類型。此類裝置有時稱為“雙極RRAM”。在雙極RRAM的情況下，每一存儲器單元需要一位線及源極線以便將不同數據值寫入到所述雙極RRAM。
[0029]所屬領域的技術人員將了解可以若干種方式實施RRAM單元以便可使用電流將單元電阻編程到不同電阻狀態。一個實施例由硫屬化物材料形成存儲器元件。舉例來說，相變硫屬化物可由各種經摻雜或未經摻雜材料(例如，Ge2Sb2Te5、Sb2Te3)形成。使各種量值的電流穿過存儲器元件會改變硫屬化物的相，且因此改變其電阻。離子導電硫屬化物可由各種材料(例如，摻雜有Ag的GeSe、GeS)形成。
[0030]根據一個或一個以上實施例，二元金屬氧化物存儲器元件可由包含HfOx、Nb205、A1203、WOx、Ta205、TiOx、ZrOx, CuxO及/或NixO的材料形成。鈣鈦礦氧化物存儲器元件可由各種經摻雜或未經摻雜材料(例如，SrT03、SrZr03、BaTi03)形成。
[0031]龐磁阻式材料的電阻性質(例如，經編程狀態)可在不施加磁場的情況下改變。龐磁阻式存儲器元件可由各種材料(例如，Pr (1-x) CaxMn03 (PCMO)、La (l_x) CaxMn03 (LCMO)、Ba (l-χ) SrxTi03)形成。
[0032]聚合物分子RRAM 存儲器元件可由 Bengala Rose、AlQ3Ag、Cu-TCNQ, DDQ, TAPA 及/或基于熒光素的聚合物形成。
[0033]圖2A圖解說明根據本發明的一個或一個以上實施例的處于低電阻狀態中的實例性磁性結構。舉例來說，磁性結構202A可實施為圖1中的電阻式存儲器元件102。如圖2A中所展示,磁性結構202A由通過隧道勢壘208A(例如，電介質隧道結)分離的第一磁性層206A(例如，鐵磁層)及第二磁性層204A(例如，鐵磁層)構成。借助實例而非限制的方式，可用來提供第一及第二磁性層206A及204A的材料包含鐵(Fe)、銅(Cu)、鎳(Ni)及其合金以及其它材料。隧道結208A可為由氧化鋁(A1203)、氧化鎂(MgO)或用于形成隧穿層的其它適合電介質材料形成的薄(例如，約10埃厚)氧化物層。
[0034]如結合圖1的實施例所提及，第一磁性層206A是未經釘扎的(例如，“自由的”)，使得相關聯磁化的極化能夠旋轉到特定方向，如方向箭頭207A所指示。第二磁性層204A為固定磁性層，如方向箭頭205A所指示(例如，沿一個方向固定)。釘扎磁性層204A充當參考。可通過使沿特定方向的適當量值電流穿過磁性結構202A而在若干個(例如，兩個)穩定方向之間切換自由磁性層的磁矩。
[0035]當向磁性結構施加偏置時，電子通過磁性層而被自旋極化且通過稱作隧穿的過程橫穿電介質勢壘。通過自旋力矩轉移(STT)，經極化電子將自由層的磁矩極化為一個方向或另一方向(取決于電流方向)。沿使電子從釘扎層移動到自由層的方向且具有充足量值的電流致使所述自由層的磁矩沿平行于所述釘扎層的磁矩的方向定向。沿相反方向(例如，使電子從自由層移動到釘扎層)且具有充足量值的電流致使所述自由層的磁矩沿逆平行于所述釘扎層的磁矩的方向定向(通過所屬領域的技術人員將了解的電子反射過程)。
[0036]磁性結構在自由層的磁矩平行于釘扎(例如，固定)層的磁矩時具有低電阻，如圖2A中所展示。磁性結構在自由層的磁矩定向成與釘扎(例如，固定)層的磁矩相反(例如，逆平行)時具有高電阻，如圖2B中所展示。對應于磁性結構裝置的各種磁性狀態的此電阻改變稱作磁阻。MRAM中所使用的磁阻結構類似于用于磁性硬驅動器的讀取磁頭的結構。
[0037]不同于電荷存儲型存儲器(例如，快閃)，作為磁性狀態而非通過存儲于浮動柵極中的電荷來存儲數據。通過在不干擾磁性狀態的情況下測量電阻來感測磁性狀態。磁性狀態(例如，極化)不像電荷可隨時間泄漏那樣地隨時間泄漏，因此即使在關斷到裝置的電力時仍存儲信息。在狀態之間切換磁性極化不積累電荷，且因此不展現電荷存儲存儲器的相同磨損循環限制。
[0038]釘扎磁性層可(舉例來說)通過與抗磁性材料層(例如，抗鐵磁材料-為清晰起見而未展示)接觸而固定。借助實例而非限制的方式，可用來提供抗磁性層的材料包含例如鐵-錳(FeMn)的鐵磁合金及/或例如銦-錳(IrMn)及鉬-錳(PtMn)的其它合金。第二磁性層204A與抗磁性層之間的接觸釘扎(例如，“固定”)第二磁性層204A以防止相關聯磁化的極化旋轉。
[0039]根據每一磁性層中的磁化狀態(例如，平行、逆平行)，可基于(舉例來說)自旋力矩轉移磁化切換而改變磁性結構202A及202B的電阻。也就是說，可通過經由自旋動量力矩電流與第一磁性層(例如，206A及206B)及第二磁性層(例如，204A及204B)中的磁矩的交互作用所致的磁化反轉來編程磁性結構202A及202B。當使電流脈沖穿過磁性結構時，由于自旋極化隧穿電流所攜載的角動量而對第一(例如，“自由”)磁性層(例如，206A及206B)的磁矩施加了力矩。如果脈沖電流密度足夠大，那么自由磁性層(例如，206A及206B)將切換磁性狀態。因此，當在磁性結構(例如，202A及202B)的兩個端子(例如，214A/B及218A/B)之間施加充足負電位時，第一磁性層(例如，206A及206B)及第二磁性層(例如，204A及204B)的磁化從平行(如圖2A中所展示)轉變為逆平行(如圖2B中所展示)，從而將磁性結構202B切換成最高電阻水平狀態(例如，關斷狀態)。相反地，當施加充足相反電位時，第一磁性層及第二磁性層的磁化從逆平行轉變為平行，從而將磁性結構202A切換成最低電阻水平狀態(例如，接通狀態)。
[0040]如圖2A中所展示，當磁矩(例如，磁化)如方向箭頭205A及207A所指示而平行時，磁性結構202A針對在端子214A與218A之間建立的電位將展現對電流的最低電阻值。在本文中出于說明目的，當磁矩(例如，磁化)平行(或大致對準)時,將磁性結構202A稱為存儲與邏輯值“ I ”相關聯的數據。
[0041]相比之下，當磁矩如方向箭頭205B及207B所指示而逆平行時，磁性結構202B在于端子214B與218B之間建立電位時將展現對電流的最高電阻值。在本文中出于說明目的，當磁矩(例如，磁化)逆平行時，磁性結構202B稱為存儲與邏輯值“O”相關聯的數據。如此，可將磁性結構視為可變電阻器(例如，其可在第一與第二電阻之間交替)且提供非易失性存儲能力。
[0042]圖3圖解說明根據本發明的一個或一個以上實施例可實施為圖1中的存儲器元件102的具有(舉例來說)四個電阻狀態的實例性單一 STT-MRAM結構。單一 STT-MRAM結構302包含通過隧道勢壘(未展示)分離的釘扎磁性材料部分304 (例如，釘扎鐵磁材料部分)及自由磁性材料部分306 (例如，自由鐵磁材料部分)。
[0043]如關于圖2A及圖2B所描述,沿第一方向(例如，電子從釘扎磁性部分304朝向自由磁性部分306流動)且具有充足第一量值的電流沿平行于釘扎磁性材料部分304的磁矩的方向305的方向307A定向自由磁性材料部分306的磁矩。當釘扎層304與自由層306的磁矩彼此平行時，產生第一最低電阻狀態。沿相反的第二方向(例如，電子從自由磁性部分306朝向釘扎磁性部分304流動)且具有充足第二量值的電流沿逆平行于釘扎磁性材料部分304的磁矩的方向305的方向307B定向自由磁性材料部分306的磁矩。當釘扎層304與自由層306的磁矩彼此逆平行時，產生第二最高電阻狀態。
[0044]可相對于釘扎磁性部分304的磁矩的方向305將自由磁性部分306的磁矩定向為中間定向而獲得額外電阻狀態。舉例來說，可將自由磁性部分306的磁矩定向為大致平行于307C(例如，大致逆平行于307D)的若干個方向中的一者。以此方式，可通過傳遞沿第一方向但(舉例來說)為小于第一量值的量值及適當持續時間的電流而獲得第三相對低的電阻狀態(但具有稍大于借助平行磁矩定向而獲得的最低電阻狀態的電阻)。可通過傳遞沿第二方向但為小于第二量值的量值及適當持續時間的電流而獲得第四相對高的電阻狀態(但具有稍小于借助逆平行磁矩定向而獲得的最高電阻狀態的電阻)。盡管在圖3中圖解說明了四個離散電阻狀態，但本發明的實施例并不限于此數量的磁矩定向或其對應電阻狀態。涵蓋更多、更少或不同的定向及電阻狀態作為本發明的實施例。
[0045]圖4圖解說明根據本發明的一個或一個以上實施例可實施為圖1中的存儲器元件的具有(舉例來說)4個電阻狀態的實例性堆疊式STT-MRAM結構。所屬領域的技術人員將了解，可通過將單一堆疊磁性結構(例如關于圖2A及圖2B所描述的那些磁性結構)耦合成串聯及/或并聯組合來實現多個電阻狀態。圖4展示串聯連接的第一磁性結構402-1及第二磁性結構402-2。用窄輪廓繪制第一磁性結構402-1以表示其自由層406-1的磁矩被切換為第一電流量值，且用寬輪廓繪制第二磁性結構402-2以表示其自由層406-2的磁矩被切換為第二電流量值。串聯連接的堆疊的整體電阻R為個別磁性結構的電阻的和。由于磁矩切換為不同電流量值，因此可能有總電阻R的四個離散值(例如，磁性結構402-1低與磁性結構402-2低；磁性結構402-1低與磁性結構402-2高；磁性結構402-1高與磁性結構402-2低；及磁性結構402-1高與磁性結構402-2高)。本發明的實施例并不限于參考圖4所展示及所描述的四個電阻狀態。所屬領域的技術人員將了解，可通過具有各種電阻及電流操作電平的磁性結構的各種組合獲得更多或更少的狀態。
[0046]圖5A圖解說明電阻對編程電流的曲線圖，其表示對應于分別圖解說明于圖2A及圖2B中的磁性結構實施例中所展示的兩個磁矩定向的第一及第二穩定電阻狀態(例如，Rlow、Rhigh)。所屬領域的技術人員將了解圖5A中所展示的曲線圖所圖解說明的方向電流及滯后電流-電阻特性。閾值電流電平Itl與Ith之間的電流量值不足以沿任一方向切換自由層的磁矩。因此，磁性結構保持呈其目前處于的無論何種磁性定向及因此無論何種電阻狀態。
[0047]在電流量值沿正方向增加超過閾值電流電平Ith時，自由層的磁矩定向為逆平行于釘扎層的磁矩，從而產生高電阻狀態(例如，Rhigh)。也就是說，如果自由狀態的磁矩先前定向為平行于釘扎層的磁矩，那么沿正方向穿過磁性結構的具有大于或等于Ith的量值的電流將致使自由層的磁矩使定向切換為逆平行于釘扎層的定向的定向。如果自由狀態的磁矩先前已定向為逆平行于釘扎層的磁矩，那么自由層在沿正方向的所有電流電平下將保持呈逆平行定向。
[0048]在電流減小、反轉方向且量值沿負方向增加超過閾值電流電平Itl時，自由層的磁矩定向為平行于釘扎層的磁矩，從而產生低電阻狀態(例如，Rlow)。也就是說，如果自由狀態的磁矩先前定向為逆平行于釘扎層的磁矩，那么沿負方向穿過磁性結構的具有大于或等于Itl的量值的電流將致使自由層的磁矩使定向切換為平行于釘扎層的定向的定向。如果自由狀態的磁矩先前已定向為平行(例如，低電阻定向)于釘扎層的磁矩，那么自由層在沿正方向的所有電流電平下將保持呈平行定向。
[0049]圖5B圖解說明電阻對編程電流的曲線圖，其表示根據圖3及圖4的磁性結構實施例的四個電阻狀態。所屬領域的技術人員將認識到圖5B中所展示的四個穩定電阻狀態從最高電阻狀態到最低電阻狀態為Rha、Rhb、Rlc及Rid。舉例來說，圖5B中所展示的穩定電阻狀態對應于圖3中所圖解說明的磁性結構實施例中所展示的四個磁矩定向(例如，如對應于從最高到最低為307B、307D、307C及307A的電阻狀態的方向箭頭所指示)。
[0050]閾值電流電平Itl2與Itl3之間的電流量值不足以使磁矩從其目前定向切換，且存儲器單元保持處于其現有電阻狀態中，分別為最高電阻狀態Rha或最低電阻狀態Rid。假定開始電阻狀態Rld，在電流量值沿正方向增加超過閾值電流電平Itl2而低于閾值電流電平Itll時，存儲器單元電阻增加到Rlc。此存儲器單元電阻增加是由于圖3中所展示的磁性結構302的自由部分306的磁矩的定向改變(例如，從307A到307C)或者由于一個磁性結構(例如，402-1)而非另一磁性結構(例如，402-2)的自由層(例如，406-1)的磁矩的定向切換而發生。
[0051]在電流量值沿正方向進一步增加超過閾值電流電平Itll時，存儲器單元電阻增加到Rha，其對應于自由部分306或剩余磁性結構(例如，402-2)中的自由層406-2的磁矩移動到逆平行定向(例如，307B)。存儲器結構(例如，302或402)的電阻保持處于最高電阻狀態Rha，直到電流方向反轉且沿反向方向等于或超過Itl3為止。
[0052]在電流量值沿負方向增加超過閾值電流電平Itl3時，存儲器單元電阻減小到Rhb,其對應于自由部分306的磁矩遠離逆平行定向移動(例如，從307B到307D)。對于圖4中所展示的堆疊式存儲器結構實施例402，在閾值電流電平Itl3處的存儲器單元電阻減小對應于自由層406-1的磁矩從逆平行定向切換為平行定向，但電流不足以也使自由層406-2的磁矩遠離逆平行定向切換。因此，存儲器結構402的總電阻R為磁性結構402-1處于低電阻狀態中與磁性結構402-2保持處于高電阻狀態中的組合。
[0053]在電流量值沿負方向增加超過閾值電流電平Itl4時，存儲器結構電阻減小到其最低電平Rid。此最低電阻狀態對應于圖3中所展示的單一堆疊存儲器結構302的自由部分306移動到平行定向(例如，從307D到307A)。對于圖4中所展示的堆疊式結構實施例402，在沿負方向的閾值電流電平Itl4處的存儲器單元電阻減小對應于自由層406-2的磁矩也從逆平行定向切換為平行定向(例如，兩個磁性結構均呈平行定向)。磁性結構(例如，302或402)的電阻保持處于最低電阻狀態Rld，直到電流方向反轉回到正方向且等于或超過Itl2為止,如上文所描述。
[0054]圖6是根據本發明的一個或一個以上實施例與編程及感測電阻式存儲器相關聯的偏置電壓產生電路的功能性框圖。偏置電壓產生電路640包含用于產生參考電壓信號644Vref的電壓參考642,例如帶隙或β乘法器。根據一個或一個以上實施例，參考電壓信號644Vref作為輸入耦合到共源共柵偏置電壓產生器646。
[0055]如此項技術的讀者將了解，共源共柵偏置電壓產生器646產生一偏置電流Ibias及若干個偏置電壓:Vbiaspl (例如，在信號線648上)、Vbiasp2 (例如，在信號線649上)、Vbiasn3(例如，在信號線650上)及Vbiasn4 (例如，在信號線651上)。這些偏置電壓為經選擇以確保相應晶體管對在當前操作中平衡且匹配的模擬信號。根據一個或一個以上實施例，Vbiaspl具有大于Vbiasp2的量值，且Vbiasn3具有大于Vbiasn4的量值。舉例來說，Vbiaspl 可為 0.71V, Vbiasp2 可為 0.62V, Vbiasn3 可為 0.45V,且 Vbiasn4 可為 0.31V。然而，本發明的實施例并不受如此限制。
[0056]Vbiaspl可用來控制將若干個量值的編程電流沿第一方向提供到電阻式存儲器元件的每一 PMOS晶體管對中的一個晶體管(例如，圖7中的晶體管Ml及M3)。Vbiasp2可用來控制每一 PMOS晶體管對中的另一晶體管(例如，圖7中的晶體管M2及M4)。Vbiasn3可用來控制將若干個量值的編程電流沿第二方向提供到電阻式存儲器元件的每一 nMOS晶體管對中的一個晶體管(例如，圖7中的電流匯晶體管M5及M7)。Vbiasn4可用來控制每一 nMOS晶體管對中的另一晶體管(例如，圖7中的電流匯晶體管M6及M8)。Vbiasn3及Vbiasn4還可用來以用于感測電路的鏡級的類似方式分別偏置電流匯晶體管(例如，如圖7中所展示的M17到M20)。
[0057]圖7是根據本發明的一個或一個以上實施例的電阻式存儲器的示意圖。圖7中所圖解說明的存儲器752操作以選擇電阻式存儲器752的個別存儲器元件。所述存儲器元件具有N個電阻狀態，其中N為大于I的整數。存儲器752進一步操作以選擇編程電流或感測電流中的一者來使其穿過所述存儲器元件，所述編程電流為至少N個不同的電流方向與量值組合中的一者，且所述感測電流為電流鏡電路的參考電流。
[0058]所述電流鏡產生N-1個鏡像電流，所述鏡像電流與參考電流成比例。每一鏡像電流具有對應于表示電阻式存儲器元件的相應電阻狀態之間的邊界的電阻的量值。依據按比例調整的鏡像電流，可并行地確定存儲器元件被編程到的特定電阻狀態。
[0059]根據一個或一個以上實施例，存儲器752包含編程電路754、感測電路756及至少一個電阻式存儲器元件(例如，702A、702B)。所述至少一個電阻式存儲器元件(例如，702A、702B)具有N個電阻狀態。編程電路754包含經配置以選擇N個編程電流中的一者用于編程所述至少一個電阻式存儲器元件(例如，702A、702B)的開關(例如，多路復用器)。感測電路756可為共源共柵電流鏡，其具有提供與選定電阻式存儲器元件的電阻成比例的電流的參考電流級及被布置用于N個電阻狀態的并行感測的N-1個鏡像電流級。
[0060]存儲器752包含與第一存取裝置710A串聯耦合在源極線722與位線720之間的第一電阻存儲器元件702A。第一字線724A(例如，WLa)耦合到第一存取裝置710A的柵極。第二電阻存儲器元件702B與第二存取裝置710B也串聯耦合在源極線722與位線720之間。第二字線724B(例如，WLb)耦合到第二存取裝置710B的柵極。盡管圖7中展示了僅兩個存儲器元件，但本發明的實施例并不限于如上文所描述的那樣布置的特定數量的存儲器元件。
[0061]源極線722耦合到電壓源的中間電位(例如，DVC2)。根據一個或一個以上實施例，中間電位DVC2可切換地耦合到源極線722，使得所述源極線可與中間電位DVC2隔離。中間電位DVC2相對于電壓源正端子(例如，Vcc)為較不正的(例如，較負的)，且相對于電壓源負端子(例如，接地、電壓源參考)為較正的(例如，較不負的)。
[0062]寫入電平邏輯控制開關(例如，多路復用器)760(在圖7中縮寫為“寫入Mux”)接收若干個輸入，如下文將更詳細地描述。寫入多路復用器760具有耦合到位線720的輸出。寫入多路復用器760接收“寫入數據電平”控制輸入766，且此信號選擇所述若干個輸入中的一者或一者以上來使其穿過到達寫入多路復用器760的輸出(例如，多路復用器760經配置以選擇所述若干個輸入中的一個特定輸入或數者的組合)。
[0063]讀取啟用控制開關(例如，多路復用器)762(在圖7中縮寫為“讀取Mux”)也具有耦合到位線720的輸出。讀取多路復用器762接收來自鏡像電流電路(例如，共源共柵電流鏡電路)的參考電流級的輸入，如下文將更詳細地描述。寫入多路復用器760與讀取多路復用器762之間的讀取/寫入(“R/W”)控制信號764控制將選擇來自寫入多路復用器760還是來自讀取多路復用器762的輸出來連接到位線720，此取決于選擇編程操作、感測操作還是兩者都不選擇。盡管圖7圖解說明單獨寫入多路復用器760及單獨讀取多路復用器762與其之間的控制信號連接，但所屬領域的技術人員將了解本發明的實施例并不限于圖7中所展示的功能性的實施方案，包含可使用其它電路配置(例如，具有來自編程電路754及感測電路756兩者的輸入的組合多路復用器以及適當控制信號)來實現選擇編程輸入或感測輸入中的一者。
[0064]根據本發明的一個或一個以上實施例，編程電路754包含可切換地耦合到寫入多路復用器760以便使若干個電流可供寫入多路復用器760選擇的源(例如，從Vcc獲得的正及/或負電位)。根據本發明的一個或一個以上實施例，所述源通過至少一個晶體管(例如，M1、M3、M5、M7)可切換地耦合到寫入多路復用器760。可通過耦合到所述源的正電位的晶體管提供一種極性(例如，方向)的電流并將其匯集到所述源的中間電位，且可從所述源的中間電位提供相反極性(例如，方向)的電流并通過耦合到所述源的負電位的晶體管匯集所述電流。
[0065]根據本發明的一個或一個以上實施例，編程電路754包含若干對串聯耦合的晶體管(例如，Ml與M2、M3與M4、M5與M6、M7與M8)。如所屬領域的技術人員將了解，其中一對中的每一晶體管接收相同偏置信號(例如，被類似地偏置)的晶體管對可提供額外限流電阻且改進可歸因于個別晶體管制造變化的既定操作特性的一致性。盡管圖7及以下論述圖解說明使用若干對類似偏置的晶體管，但本發明的實施例并不受如此限制。圖7中所展示的一對或一對以上晶體管可借助較少(例如，一個)或較多晶體管或者借助可提供與本發明一致的適當切換及限流特性的其它類型切換裝置來實施。
[0066]四對串聯耦合的晶體管對應于存儲器元件(例如，702A及702B)可被編程到的四個穩定電阻狀態。本發明的實施例并不限于編程電路754中的四對晶體管且可取決于存儲器元件(例如，702A及702B)可被編程到的電阻狀態的所要數目而包含更多或更少對。
[0067]在圖7中所圖解說明的實施例中，晶體管對M1/M2及M3/M4為源極到漏極地串聯耦合的PMOS晶體管。晶體管Ml與M3的柵極耦合在一起，且晶體管M2與M4的柵極耦合在一起，如圖7中所展示。晶體管對M5/M6及M7/M8為源極到漏極地串聯耦合的nMOS晶體管。晶體管M5與M7的柵極耦合在一起，且晶體管M6與M8的柵極耦合在一起，如圖7中所展示。
[0068]pMOS晶體管對M1/M2進一步耦合在第一寫入/鎖存電壓源正端子(例如，Vcc)與寫入多路復用器760的第一正輸入(例如，Ipl)之間。pMOS晶體管對M3/M4進一步耦合在寫入/鎖存電壓源正端子(例如，Vcc)與寫入多路復用器760的第二輸入(例如，Ip2)之間。
[0069]所屬領域的技術人員將認識到，晶體管溝道尺寸(例如，寬度與長度的組合)影響貫穿晶體管(及晶體管對)的電阻。因此，一種用于制作相對于彼此具有不同電阻的晶體管對的方法是以不同溝道寬度與長度組合來制作晶體管。晶體管電阻與溝道尺寸相關如下:
[0070]R = k*(L/W)*(l/(Vgs-Vth))
[0071]其中R為電阻，L為溝道長度，W為溝道寬度，k為常數，Vgs為柵極到源極電壓(假定nMOS型晶體管，Vsg適用于pMOS型晶體管)，且Vth為閾值電壓。
[0072]如所屬領域的技術人員將了解，晶體管電阻(及晶體管對電阻)還確定晶體管(或晶體管對)從給定電壓源提供電流的能力。因此，晶體管電阻也可稱為晶體管(或晶體管對)電流驅動強度。隨著寬度除以長度的比率(W/L)增加，晶體管電阻(例如，晶體管電流驅動強度)變小。對于給定nMOS晶體管溝道尺寸集合(例如，W/L比率)且在飽和區域中，晶體管可驅動的電流(漏極電流id)可表達如下:
[0073]id =常數 *(W/L)* (Vgs-Vth) ~2。
[0074]根據一個或一個以上實施例，pMOS晶體管Ml及M2可(舉例來說)各自經制作為具有類似溝道尺寸(例如，給定寬度及長度或者具有其它相關寬度及長度尺寸)，使得其相對于其它晶體管對各自具有特定W/L比率且因此具有特定電阻。以類似溝道尺寸制作的晶體管對在圖7中指示為一起分組在給定區(例如，780、781、…、789)內。每一區標示有關于給定晶體管對集合的相對電阻指示。舉例來說，區780中的晶體管Ml及M2經制作為具有特定溝道尺寸組合以提供如(W/L)P所指示的對應電阻。區781中的晶體管M3及M4經制作為具有另一特定溝道尺寸組合以提供如Kwl*(W/L)p所指示的對應電阻。晶體管M3及M4的電阻按常數Kwl與晶體管Ml及M2的電阻成比例。常數(例如，Kwl)可大于、小于或等于I。
[0075]類似地，區782中的晶體管M5及M6經制作為具有特定溝道尺寸組合以提供如(W/L) η所指示的對應電阻。區783中的晶體管Μ7及Μ8經制作為具有另一特定溝道尺寸組合以提供如Kwl* (ff/L) η所指示的對應電阻。區780中的晶體管Ml及M2的電阻(如(W/L) ρ所指示)可或可不與區782中的晶體管Μ5及Μ6的電阻(如(W/L)n所指示)相同。圖7中所展示的一晶體管對的電阻相對于其它晶體管對的電阻以類似相對電阻指示下標表達。
[0076]區784中的晶體管M9及MlO經制作為具有特定溝道尺寸組合以提供如(W/L) c所指示的對應電阻。區785中的晶體管Mll及M12經制作為具有另一特定溝道尺寸組合以提供如Kl* (W/L) c所指示 的對應電阻。區786中的晶體管M13及M14經制作為具有另一特定溝道尺寸組合以提供如K2*(W/L)c所指示的對應電阻。區787中的晶體管M15及M16經制作為具有另一特定溝道尺寸組合以提供如K3*(W/L)c所指示的對應電阻。區784中的晶體管M9及MlO的電阻(如(W/L) c所指示)可或可不與區780中的晶體管Ml及M2的電阻(如(W/L) ρ所指示)及/或區782中的晶體管M5及M6 (如(W/L) η所指示)相同。
[0077]區788中的晶體管Μ17及Μ18經制作為具有特定溝道尺寸組合以提供如Krefh* (W/L) η所指示的對應電阻。區789中的晶體管Μ19及Μ20經制作為具有另一特定溝道尺寸組合以提供如Krefm* (W/L)n所指示的對應電阻。因此，晶體管M17及M18的電阻在圖7中是展示為與晶體管M19及M20的電阻有關，所述電阻按對應常數Krefh與Krefm的比率相關。讀者將了解，針對上文所提及晶體管對表達的相對電阻可通過制作具有也相對于彼此成比例的溝道尺寸(例如，溝道寬度與長度的組合)的晶體管來實現。
[0078]所屬領域的技術人員將認識到，晶體管對M17與M18 (具有相對電阻Krefh* (W/L)η)及晶體管對Μ19及Μ20(具有相對電阻Krefm*(W/L)n)不僅具有彼此成比例的電阻(及溝道尺寸)，而且具有與晶體管對M5與M6 (具有相對電阻(W/L) η))及晶體管對Μ7與Μ8 (具有相對電阻Kwl*(W/L)n)成比例的電阻(及溝道尺寸)。根據本發明的一個或一個以上實施例，Krefm及Krefh可分別經配置為I及Kwl使得可替代M17/M18及M19/M20或除M17/M18及M19/M20以外適當地使用晶體管對M5/M6及M7/M8。舉例來說，晶體管對M15與M16可耦合到晶體管對M5/M6或M7/M8中的一者。
[0079]如圖7中進一步展示，nMOS晶體管對M5/M6進一步耦合在寫入多路復用器760的第一負輸入(例如，Inl)與第一寫入/鎖存電壓源負端子(例如，Vcc的接地參考電位)之間。nMOS晶體管對M7/M8進一步耦合在寫入多路復用器760的第二負輸入(例如，In2)與寫入/鎖存電壓源負端子之間。
[0080]所屬領域的技術人員將了解，由于晶體管對M1/M2及M3/M4相對于彼此制作為不同尺寸，因此每一對具有不同W/L比率及對應于不同(W/L)p比率的不同電阻且因此提供從相同電壓電位(例如，Vcc)穿過每一晶體管對的不同電流量值。舉例來說，晶體管對M1/M2驅動不同于晶體管對M3/M4的電流量值(但沿相同方向)。所述電流將按常數Kwl不同，此對應于所述晶體管對具有不同尺寸比率值及對應的不同電阻，所有這些均按常數Kwl相關。
[0081]類似地，所屬領域的技術人員將了解，由于晶體管對M5/M6及M7/M8相對于彼此制作為不同尺寸，因此每一對具有不同W/L比率及對應于不同(W/L)n比率的不同電阻且因此提供從相同電壓參考電位(例如，接地)穿過每一晶體管對到中間電壓源電位的不同電流量值。舉例來說，晶體管對M5/M6驅動不同于晶體管對M7/M8的電流量值(但沿相同方向)。所述電流將按常數Kwl不同，此對應于所述晶體管對具有不同尺寸比率值及對應的不同電阻，所有這些均按常數Kwl相關。
[0082]當然，電流將從正Vcc流動穿過耦合到其的晶體管對且流動到中間電壓源電位。同樣地，電流將從中間電壓源電位流動到耦合到電壓源參考電位(例如，接地)的晶體管對。因此，電流將沿與穿過晶體管對M1/M2及M3/M4相反的方向流動穿過晶體管對M5/M6及M7/M8,如在圖7上由針對Ipl及Ip2所展示的方向箭頭與針對Inl及In2所展示的方向箭頭相反所指示。
[0083]因此，應明了通過選擇特定的一對晶體管(例如，M1/M2、M3/M4、M5/M6、M7/M8)，可對應地選擇不同方向及不同量值的電流。沿每一方向的數個量值可或可不與可沿相反方向獲得的數個電流量值相同，此取決于晶體管之間的具有(W/L)p及(W/L)n比率的晶體管溝道尺寸關系。舉例來說，晶體管M1/M2及M5/M6可以適當溝道尺寸來制作使得(W/L)p等于(W/L)n，借此提供沿不同方向但在量值上相等的若干對電流。然而，本發明的實施例并不受如此限制，且舉例來說，電流量值可全部彼此不同。
[0084]根據一個或一個以上實施例，寫入多路復用器760經配置以選擇來自所述若干個晶體管對中的一者的對應于Ipl、IP2、Inl及In2的輸入(例如，選擇來自所述若干個晶體管對M1/M2、M3/M4、M5/M6、M7/M8中的一者的輸入)。根據一個或一個以上實施例，寫入多路復用器760可選擇電流組合(例如，Ipl+Ip2、Inl+In2等)，所述組合的電流值還可對應于編程電流以實現將存儲器元件置于特定電阻狀態中。舉例來說，可組合兩個較小編程電流以產生較大編程電流。類似地，可組合兩個較小感測電流以產生較大感測電流(例如，鏡像電流)。以此方式，通過晶體管對的組合，可減小邏輯大小(因為除驅動較小量值電流所需要的晶體管對以外，不需要提供具有較低電阻來驅動較高電流的若干對較大晶體管)。此夕卜，通過并行地選擇若干對晶體管來組合較小量值電流以提供較大量值電流還可幫助減小電流的不匹配，因為是相同晶體管而非新晶體管對用于所述較大電流。
[0085]所屬領域的技術人員將了解，沿一個或一個以上方向的各種不同電流量值還可由其它電路配置來提供。根據一個或一個以上實施例，晶體管溝道尺寸保持恒定，但晶體管對個別耦合到的電壓源的量值可不同以便驅動不同電流量值。盡管圖7展示晶體管對耦合到共用Vcc總線，但讀者將了解并非所有晶體管對均需要耦合到相同電壓源電位(如圖7中所展示)，而是每一晶體管對可個別地耦合到從Vcc源獲得的特定(例如，唯一)電位。
[0086]如上文所論述:
[0087]i d =常數 * (ff/L) * (Vgs-Vth)' 2。
[0088]針對不同晶體管對使用不同源電位等效于改變nMOS晶體管的Vgs (或pMOS晶體管的Vsg)。此選擇源電位對的技術在(舉例來說)非線性編程或感測應用中可為有用的且可在非線性感測方案中實現比選擇晶體管大小的布局大小改進的布局大小。還可使用選擇源電位對與晶體管溝道尺寸比率(W/L)的組合來實施本發明的一個或一個以上實施例。
[0089]為了圖解說明選擇源電位對，第一寫入/鎖存電壓源正端子(例如，具有對應于由“(W/L)p”表示的值的量值)與第一寫入/鎖存電壓源負端子(例如，具有對應于由“(W/L)η”表示的值的量值)之間存在第一電位。第二寫入/鎖存電壓源正端子(例如，具有對應于由“Kwl*(W/L)p”表示的值的量值)與第二寫入/鎖存電壓源負端子(例如，具有對應于由“Kwl*(W/L)n”表示的值的量值)之間可存在第二電位。根據一個或一個以上實施例，可從相同電壓源獲得這兩個電位。舉例來說，一個正與負端子對可表示電壓源的全電位，而另一正與負端子對可表示相同電壓源的全電位的某一部分。或者，一個正與負端子對可表示跨越另一正與負端子對的電位的經抽運量值(例如，來自電荷泵)。
[0090]耦合到源極線722的中間電壓源電位DVC2在正與負端子對中的每一者處的電位的中間(例如，在對應于由(W/L)p表不的值的電位量值與對應于由(W/L)n表不的值的電位量值的中間及在對應于由Kwl* (W/L) P表示的值的電位量值與對應于由Kwl* (ff/L) η表示的值的電位量值的中間)，使得電流可從比DVC2正的每一端子流動到DVC2或從DVC2流動到比DVC2負的每一端子。中間電壓源電位DVC2可處于在第一電位差(例如，對應于由(W/L)P表不的值的電位量值與對應于由(W/L)η表不的值的電位量值之間的電位)中間的電位及/或處于在第二電位差(例如，對應于由Kwl*(W/L)p表示的值的電位量值與對應于由Kwl* (ff/L) η表示的值的電位量值之間的電位)中間的電位；然而，中間電壓源電位DVC2不需要介于第一或第二電位差中的任一者之間的中間。
[0091]舉例來說，中間電壓源電位DVC2可處于對應于由(W/L)P表不的值的電位量值與對應于由(W/L)n表不的值的電位量值之間的電位的1/3,但處于對應于由Kwl*(W/L)p表不的值的電位量值與對應于由Kwl*(W/L)n表示的值的電位量值之間的電位的1/4。或者中間電壓源電位DVC2可處于恰好為第一電位差之間的1/2處及第二電位差之間的1/2處的電位。上文所提及負端子中的每一者可處于參考(例如，接地)電位，但并非需要處于所述電位。舉例來說，每一電位可從電壓源抽接或者可向上抽運到或向下減小到所要電壓。
[0092]所產生的偏置電壓(例如，Vbiaspl、Vbiasp2、Vbiasn3及Vbiasn4)偏置編程電路754及感測電路756的晶體管對的柵極，如先前關于圖6所論述及在圖7中所展示。Vbiaspl信號線(例如，圖7中的748，其類似于圖6中的648)耦合到編程電路754的沿第一方向提供若干個量值的編程電流的每一 PMOS晶體管對中的一個晶體管(例如，Ml及M3)的柵極。Vbiasp2信號線(例如，圖7中的749，其類似于圖6中的649)耦合到編程電路754中的每一 pMOS晶體管對中的另一晶體管(例如，M2及M4)的柵極。
[0093]Vbiasp3信號線(例如，圖7中的750，其類似于圖6中的650)耦合到編程電路754的沿第二方向提供若干個量值的編程電流的每一nMOS晶體管對中的一個晶體管(例如，M5及M7)的柵極。Vbiasp4信號線(例如，圖7中的751，其類似于圖6中的651)耦合到編程電路754中的每一 nMOS晶體管對中的另一晶體管(例如，M6及M8)的柵極。圖7還展示Vbiasn3耦合到感測電路756的每一電流匯集nMOS晶體管對中的一個晶體管(例如，M17及M19)的柵極，且Vbiasn4耦合到所述感測電路的每一電流匯集nMOS晶體管對中的另一晶體管(例如，M18及M20)的柵極。
[0094]如關于圖6所論述，VbiaspU Vbiasp2、Vbiasn3及Vbiasn4信號為經適當產生的模擬信號用于適當控制編程電流的恰當流動。以此方式，VbiaspU Vbiasp2、Vbiasn3及Vbiasn4信號用于并行地產生可能編程電流中的每一者。可接著通過寫入多路復用器760選擇并供應一個電流方向及量值以將選定存儲器元件(例如，702A、702B)編程到特定磁矩定向且因此編程到相關聯電阻狀態。
[0095]所屬領域的技術人員將了解，寫入多路復用器760可如上文所論述選擇編程電路754的一對晶體管(例如，Ml與M2、M3與M4、M5與M6或M7與M8)或其組合以提供所要電流方向及量值。當選擇M1/M2或M3/M4對時，應明了電流將從比中間電壓源電位DVC2正的相應電壓源端子穿過所述晶體管對、穿過寫入多路復用器760流動到位線720并穿過存儲器元件(例如，702A、702B)及對應選定存取裝置(例如，724A、724B)流動到源極線722且最終由中間電壓源電位DVC2匯集。當選擇M5/M6或M7/M8對時，應明了電流將從中間電壓源電位DVC2穿過選定存取裝置(例如，724A、724B)及對應存儲器元件(例如，702A、702B)流動到位線720、穿過寫入多路復用器760及選定晶體管對且由比中間電壓源電位DVC2負的相應電壓源端子匯集。因此，應理解，以此方式，可通過用來選擇寫入多路復用器760的特定輸入的“寫入數據電平”信號來選擇沿兩個方向中的每一者的兩個電流量值(與晶體管溝道尺寸比率(W/L)及/或電壓源電位差成比例)。
[0096]根據本發明的一個或一個以上實施例，感測電路756包含若干對串聯耦合的晶體管(例如,M9與M10、M11與M12、M13與M14、M15與M16)。在此類實施例中，晶體管中的每一者可為源極到漏極地串聯耦合在一起的PMOS類型。然而，本發明的實施例并不限于pMOS晶體管，且可使用替代組件(例如，若干對nMOS晶體管)來實施感測電路。因此，所屬領域的技術人員將了解，可如圖7中所展示的那樣來實施本發明的一個或一個以上實施例，其中pMOS晶體管替代所展示的nMOS晶體管,且nMOS晶體管替代所展示的pMOS晶體管,其中在其支持上做出對應電路改變(例如，適當讀取啟用功能信號，且連接MlO的柵極以用作使用nMOS晶體管的電流鏡等)。
[0097]晶體管M9、Ml1、Ml3及Ml5的柵極如圖7中所展示耦合在一起且由讀取啟用功能信號“RdEnF”偏置以啟用電流鏡電路的操作，如下文進一步論述。晶體管M10、M12、M14及M16的柵極如圖7中所展示耦合在一起且由晶體管MlO的二極管連接偏置。
[0098]感測電路756中的晶體管對中的每一者(例如，M9/M10、M11/M12、M13/M14、M15/M16)耦合到電壓源正端子(例如，Vcc)。晶體管對M9與MlO的另一端作為讀取多路復用器762的僅有輸入耦合到其。如讀者將了解，當通過R/W信號764選擇讀取多路復用器762 (例如，在感測操作期間)時，感測電流I(cell)從電壓源的正端子(例如，Vcc)穿過晶體管對M9與M10、穿過讀取多路復用器762流動到位線720且穿過存儲器元件及選定存取裝置流動到源極線722，其中所述電流最終被匯集到中間電壓源電位DVC2。
[0099]晶體管MlO源極到柵極地連接成二極管配置。因此，所屬領域的技術人員將認識到，感測電路756中的晶體管對(例如，M9與M10、M11與M12、M13與M14、M15與M16)經配置為共源共柵電流鏡，其中晶體管對M9與MlO為參考級，且其它對為鏡像電流級。所述鏡像電流級中的每一者耦合到電壓源正端子(例如，Vcc)且具有按相應常數(例如，K1、K2、Κ3)與晶體管對Μ9/Μ10的電阻成比例的晶體管對電阻(例如，晶體管對電流驅動強度)。因此，如果Icell流動穿過晶體管對Μ9與MlO且穿過選定存儲器元件(例如，702Α、702Β)，那么相應的成比例(鏡像)電流將在鏡像電流級中的每一者中流動(例如，Kl*Icell穿過Mll 與 M12, K2*Icell 穿過 M13 與 M14, K3*Icell 穿過 M15 與 M16)。
[0100]每一鏡像電流可通過耦合到相應鏡像電流級的串聯耦合(源極到漏極地)一對nMOS晶體管匯集。舉例來說，流動穿過pMOS晶體管對Mll與M12的成比例鏡像電流(例如，Kl*Icell)通過nMOS晶體管對M17與M18 (具有對應于Krefh* (W/L) η的溝道尺寸)匯集到電壓源參考電位(例如，接地)。流動穿過PMOS晶體管對M13與M14的成比例鏡像電流(例如，K2*Icell)通過nMOS晶體管對M19與M20 (具有對應于Krefm* (W/L) η的溝道尺寸)匯集到電壓源參考電位(例如，接地)。
[0101]流動穿過pMOS晶體管對M15與M16的成比例鏡像電流(例如，K3*Icell)可通過nMOS晶體管對(圖7中未展示，但具有對應于Krefl* (W/L) η的溝道尺寸)而通過另一 nMOS晶體管對(未展示)匯集到電壓源參考電位。下文進一步論述針對晶體管對M15與M16的電流匯電路。M17及M19的柵極耦合到M5及M7的柵極，如圖7中所展示。M18及M20的柵極率禹合到M6及M8的柵極,如圖7中所展示。nMOS電流匯晶體管對的柵極可稱合到Vbiasn信號750 (對應于圖6中的650)且借此經控制以一起接通或關斷。
[0102]在一個或一個以上實施例中，編程操作與感測操作可不同時發生。根據本發明的一個或一個以上實施例，不是在存儲器752中針對電流鏡電流級復制電流匯晶體管對(例如，M17與M18、M19與M20)，而是感測電路756及編程電路754可經配置使得感測電路756的鏡像電流級(例如，Mll與M12、M13與M14、M15與M16)耦合到編程電路754中的可用來匯集相應鏡像電流的一對nMOS晶體管(例如，M5與M6、M7與M8)。編程電路754的nMOS電流匯晶體管(例如，M5與M6、M7與M8)的柵極由Vbiasn信號偏置且因此可以類似于M17到M20的方式來控制。
[0103]在鏡像電流于鏡像電流級(例如，Mll與M12、M13與M14、M15與M16)中流動時，在所述鏡像電流級與電流匯nMOS晶體管對之間的節點處(例如，在節點772、774、776處)產生電壓。節點772、774及776中的每一者作為輸入耦合到數據邏輯產生器768，如圖7中所展示。
[0104]根據本發明的一個或一個以上實施例，流動穿過晶體管對M9與M10、穿過讀取多路復用器762及選定存儲器元件的感測電流Icell的量值取決于存儲器元件的電阻狀態。根據歐姆定律，如果編程到較高電阻狀態，那么較小感測電流將流動，且如果編程到較低電阻狀態，那么較大感測電流將流動。由于上文所描述的電流鏡配置且取決于存儲器元件的電阻狀態，對應量的較大或較小電流也將在共源共柵電流鏡的鏡像電流級中的每一者中流動。此發生是由于MlO為二極管連接的且每一電流鏡級中的一個晶體管(例如，M12、M14及M16)的柵極耦合在一起以便被類似地偏置。在Icell改變(例如，隨存儲器元件電阻)時，M10、M12、M14及M16的柵極處的偏置電壓改變，借此改變相應晶體管的溝道電阻且轉而改變在相應鏡級中流動的電流。因此，節點772、774及776中的每一者處的電壓將隨正感測的選定存儲器元件的電阻狀態而變化，所述電壓隨感測電流增加(其隨存儲器元件電阻減小而增加)而增加。
[0105]根據本發明的一個或一個以上實施例且如先前所論述，可穿過晶體管對M9/M10提供固定值的Icell，借此導致跨越正感測的存儲器元件的電阻的電壓，可測量所述電壓并將其與參考電壓進行比較。依據所述比較，可確定正感測的存儲器元件的電阻。
[0106]共源共柵電流鏡包含對應于存儲器單元可被編程到的四個可能邏輯狀態之間的三個邊界條件的三個鏡像電流級(例如，三對PMOS晶體管)。因此，三個節點電壓由數據邏輯產生器接收并與參考電平進行比較以通過對應于感測電流的節點電壓來確定選定存儲器單元的電阻狀態。以此方式，數據邏輯產生器768可確定正感測的電阻狀態并產生輸出770。
[0107]本發明的實施例并不限于具有擁有四個電阻狀態的存儲器單元的存儲器。可通過向編程電路754添加(舉例來說)一對pMOS (源)晶體管及一對nMOS (匯)晶體管以實現可以存儲器對量值獲得(例如，通過例如Kwl的常數)的每兩個額外雙向寫入電平來按比例調整參考圖7所描述的存儲器電路。
[0108]還可通過添加(舉例來說)pMOS晶體管對作為電流鏡配置的額外鏡像電流級(及如果必要，那么添加相關聯的一對nMOS晶體管以匯集鏡像電流)來按比例調整多電平并行感測電路756。可通過調整到鏡像電流級的電壓供應源及/或鏡像電流級的常數(例如，K1、K2、K3及/或Krefh、Krefm, Krefl)而甚至動態地調整感測參考電平以適應操作改變。
[0109]可(例如)通過調整鏡像電流級常數(例如，K1、K2、K3)之間的比率來設定感測電平以適應電阻狀態的線性分布或電阻狀態的非線性分布。可使用K1、K2與K3之間的相等間隔來感測線性分布電阻狀態。可在K1、K2、K3等之間的間隔中的一些或所有間隔不同(對應于電阻狀態的非線性分布)時感測非線性分布電阻狀態。
[0110]可通過對適當比率KU Κ2、Κ3、Krefh、Krefm及Krefl的選擇來調整感測容限、敏感度、速度及定時。可甚至在電路的操作期間動態地改變這些常數(例如，以適應電阻狀態的特定線性)。
[0111]如所屬領域的技術人員將了解，電流鏡電路的各級中的晶體管的電阻動態地改變，從而最終達到穩定操作點以維持由外部電路因子(例如，讀取多路復用器及存儲器元件的電阻、源電位量值等)及晶體管溝道尺寸的比例因子(例如，由溝道寬度與長度的比率確定)界定的電流驅動。一旦穿過鏡電路級的電流驅動變得穩定，個別晶體管電阻即維持穩定值。
[0112]為了更詳細地圖解說明本發明，以下論述提供一些實例性組件及操作值。然而，本發明的實施例并不限于所揭示的實例性組件及操作值。
[0113]根據一個或一個以上實施例，可將Vcc選擇為具有1.2伏的量值。可將電阻式存儲器元件編程到4個電阻狀態(例如，1000歐、3000歐、5000歐及7000歐)。可將所要編程邊界電流界定為:Ipl = +50微安，Inl = -50微安(例如，沿與Ipl相反的方向的50微安)，Ip2 = +100微安，且In2 = -100微安(例如，沿與Ip2相反的方向的100微安)。
[0114]感測電流量值應小于最小編程電流以避免感測電流改變存儲器元件的電阻狀態。Icell (例如，穿過M9與M10)可為(舉例來說):穿過編程到7000歐電阻狀態的存儲器元件的31微安、穿過編程到5000歐電阻狀態的存儲器元件的35微安、穿過編程到3000歐電阻狀態的存儲器元件的40微安及穿過編程到1000歐電阻狀態的存儲器元件的46微安。因此，針對相應電阻狀態中的每一者的預期I ce 11之間的參考電流量值可為:Iref h (穿過Ml I與 M12) = 43 微安，Irefm(穿過 M13 與 M14) = 37.5 微安及 Irell (穿過 M15 與 M16) =33微安。
[0115]通過適當地(例如，單獨地)進一步設定Kl、K2、K3、Krefh、Krefm及Krefl (Krefl在圖7中未展示，但可實施為(舉例來說)用以匯集來自M15與M16的電流的一對晶體管)因子，可使感測容限成倍地(例如，X 2、X 3)增加。K1、K2及K3可通過相對于M9與MlO的溝道寬度及長度適當地對每一對PMOS晶體管(例如，針對Kl的Mll與M12、針對K2的M13與M14、針對K3的M15與M16)的溝道寬度及長度確定大小來設定。類似地，Krefh, Krefm及Krefl可通過相對于M5與M6(在圖7中通過(W/L) η的相對溝道尺寸比率展示為參考對電流匯晶體管)的溝道寬度及長度適當地對每一對nMOS晶體管(例如，針對Krefh的M17與M18、針對Krefm的M19與M20等)的溝道寬度及長度確定大小來設定。
[0116]舉例來說，通過適當地制作M15、M16及對應電流匯(圖7中未展示)晶體管溝道尺寸以設定K3 = Krefl = 2，最壞情況較低容限從2微安(例如，在Irefl與針對7000歐電阻的Icell之間及在Irefl與針對5000歐電阻的Icell之間)增加到2微安乘以2等于4微安。如所屬領域的技術人員將了解，此發生是由于特定級中的鏡像電流根據對應晶體管尺寸常數的值而放大。類似地，通過適當地制作M13、M14、M19及M20晶體管溝道尺寸以設定K2 = Krefm = 2，最壞情況中間容限從2.5微安(例如，在Irefm與針對5000歐電阻的Icell之間及在Irefm與針對3000歐電阻的Icell之間)增加到2.5微安乘以2等于5微安。同樣地，通過適當地制作M11、M12、M17及M18晶體管溝道尺寸以設定Kl =Krefh =2，最壞情況高容限從3微安(例如，在Irefh與針對3000歐電阻的Icell之間及在Irefh與針對1000歐電阻的Icell之間)增加到3微安乘以2等于6微安。
[0117]雖然在上文所提供的實例中將常數中的數者選擇為具有相同值，但本發明的實施例并不受如此限制，且常數可或可不彼此相同或不同。舉例來說，晶體管M15與M16可經適當地制作(或選擇)使得K3 = 5。還可通過改變Μ9與MlO尺寸來調整容限，以便根據以下關系改變針對特定存儲器元件電阻值的Ibias:
[0118]a.Kref (h/m/1) = Iref(h/m/l) *Ki/Ibias (其中 I = 1、2、3)
[0119]其中Iref (h/m/1)表示流動穿過制作為具有溝道寬度/長度尺寸Kref (h/m/1)乘以參考晶體管集合(例如，圖7中的M5與M6)的溝道寬度/長度尺寸的晶體管的電流。Ibias是由共源共柵偏置電壓產生器(例如，圖6中的646)產生的電流，其等效于流動穿過參考晶體管集合(例如，圖7中的M5與M6)的Ini。
[0120]上文所給出的實例性值為對本發明的僅一些特征的說明。讀者將了解，可實施本發明的實施例以獲得適于相關聯電阻式存儲器元件的特定電阻狀態且與上文所闡述的方程式一致的電流值及相對晶體管尺寸(及因此各種常數的值)。可進行電路設計選擇以實現各種操作特性，包含感測時間、電路占用面積及功率消耗。
[0121]雖然圖7中展示且上文描述了并行感測技術，但本發明的實施例并不受如此限制且因此可包含串行二進制感測感測技術及電路配置，其在一些應用中可實現功率及電路布局大小減小。也就是說，不是并行地產生鏡像電流，而是可在某一時間周期內串行地相繼產生若干個感測電流。此方法可減小電路復雜性及占用面積；然而，這樣做可能以串行地實現感測的額外時間為代價。比例因子(例如，使用上文所提及常數)也適用于串行二進制感測方案。
[0122]本發明的實施例并不限于嚴格并行或嚴格串行感測技術。根據本發明的一個或一個以上實施例，電阻式存儲器可包含實施串行與并行感測技術(例如，二進制感測操作與并行感測操作)兩者的組合的混合感測電路。混合感測是并行感測的速度優點與串行感測的功率及/或電路空間節省優點之間的折中，且可特別適合于與具有多個電阻狀態(例如，四個或大于四個)的電阻式存儲器元件一起使用。舉例來說，混合感測技術可首先實施二進制感測操作以確定電阻式存儲器元件的電阻狀態是具有大于特定初始電阻值的電阻還是具有小于特定初始電阻值的電阻(例如，二進制感測)。隨后，可使用并行感測來同時從電阻大于特定初始電阻值的數個電阻狀態當中確定電阻式存儲器元件的電阻狀態或從電阻小于特定初始電阻值的數個電阻狀態當中進行確定。
[0123]圖8展示根據本發明的一個或一個以上實施例與操作電阻式存儲器單元相關聯的時序波形。編程電流對時間波形891展示以25nS間隔發生的編程電流方向及量值改變。最初，將編程電流步進到沿正方向的100微安，在25nS處將其切換到沿負方向的100微安，在50nS處將其切換到沿正方向的52微安，且最終在75nS處將其切換到沿負方向的60微安。
[0124]針對對應于電阻式存儲器結構(例如，圖3中的302)的四個電阻狀態且對應于上文所展示的編程電流對時間波形891的四個邏輯狀態中的每一者展示邏輯電平軌跡893。如關于圖5B中所展示的電阻對編程電流滯后曲線圖所大體論述，沿正方向的大量值編程電流(例如，100微安)由WRHO (指示存儲器單元處于最高電阻狀態中)選擇以變為高。此后，將編程電流切換為沿負方向的大量值電流(例如，100微安)由信號WRHO (指示存儲器單元處于最高電阻狀態中)選擇以變為低，且由信號WRLO(指示存儲器單元處于最低電阻狀態中)選擇以從低邏輯電平切換為高邏輯電平。
[0125]在編程電流于50nS處再次切換為沿正方向的中間量值(例如，52微安)時，信號WRLO (指示存儲器單元處于最低電阻狀態中)變為低，而信號WRHl (指示存儲器單元處于兩個中間電阻狀態中的較高者中)從低切換為高。最終，在編程電流于75nS處切換為沿負方向的中間量值(例如，60微安)時,信號WRHl (指不存儲器單兀處于兩個中間電阻狀態中的較高者中)變為低，且信號WRLl (指示存儲器單元處于兩個中間電阻狀態中的較低者中)從低切換為高。
[0126]圖9是根據本發明的一個或一個以上實施例具有至少一個電阻式存儲器裝置的電子系統(例如，存儲器系統)的功能性框圖。存儲器系統901包含耦合到存儲器裝置903的存儲器存取裝置911 (例如，處理器、存儲器控制器等)。根據本發明的一個或一個以上實施例，存儲器裝置903為非易失性電阻式存儲器裝置，例如MRAM裝置。
[0127]非易失性存儲器裝置903包含非易失性存儲器單元的存儲器陣列913。非易失性存儲器裝置903與存儲器存取裝置911可實施為單獨的集成電路，或者存儲器存取裝置911與存儲器裝置903可并入到相同集成電路、芯片或封裝中。存儲器存取裝置911可為離散裝置(例如，微處理器)或以固件實施的某一其它類型的處理電路，例如專用集成電路(ASIC)。
[0128]I/O連接927及控制連接929包含處理器911與存儲器裝置903之間的通信接口。圖9的實施例包含地址電路943以鎖存經由I/O連接927通過I/O控制電路919提供的地址信號。地址信號由行解碼器957及列解碼器950接收并解碼以存取存儲器陣列913。鑒于本發明，所屬領域的技術人員將了解地址輸入連接的數目取決于存儲器陣列913的密度及架構，且地址的數目隨每存儲器陣列的存儲器單元數目的增加、存儲器塊數目的增加及/或存儲器陣列數目的增加兩者而增加。讀者還將了解，隨著存儲器陣列的大小增加，可需要更多地址信息來指定存儲器陣列的特定部分。
[0129]存儲器裝置903通過使用圖9中展示為讀取/鎖存電路953的感測/緩沖電路感測存儲器陣列列中的電壓及/或電流改變來感測存儲器陣列913中的數據。讀取/鎖存電路953可讀取并鎖存來自存儲器陣列913的一頁(例如，一行)數據。包含I/O控制電路919以用于經由I/O連接927與存儲器存取裝置911進行數據通信。包含寫入電路955以將數據寫入到存儲器陣列913。
[0130]控制邏輯電路921解碼從存儲器存取裝置911通過控制連接929提供的信號。這些信號可包含芯片信號、寫入啟用信號及地址鎖存信號(以及其它信號)，其用來控制對存儲器裝置903的操作及存儲器陣列913的操作，包含數據感測(例如，讀取)、數據編程(例如，與入、擦除)。
[0131]控制邏輯電路921可將信號(例如，命令)發送到經選擇性設定的特定寄存器及/或寄存器的區段或者將數據鎖存于一個或一個以上寄存器中。在一個或一個以上實施例中，控制邏輯電路921負責執行從存儲器存取裝置911接收的指令以對存儲器陣列913的存儲器單元的某一部分執行某些操作。控制邏輯電路921可為狀態機、定序器或某一其它類型的邏輯控制器。所屬領域的技術人員將了解，可提供額外的電路及控制信號，且已減少圖9的存儲器裝置細節以便易于圖解說明。
[0132]益論
[0133]本發明包含具有電阻式存儲器單元的電阻式存儲器裝置及系統以及用于操作所述電阻式存儲器單元的方法。一個電阻式存儲器實施例包含至少一個電阻式存儲器元件、編程電路及感測電路。舉例來說，所述編程電路可包含經配置以選擇N個編程電流中的一者用于編程所述至少一個電阻式存儲器元件的開關，其中所述N個編程電流中的每一者具有電流方向與量值的唯一組合，其中N對應于所述至少一個存儲器元件的電阻狀態的數目。在一個或一個以上實施例中，所述感測電路可為共源共柵電流鏡感測電路，其具有提供與選定存儲器元件的電阻成比例的電流的參考電流級及被布置用于對所述N個電阻的并行感測的N-1個鏡像電流級。
[0134]在本發明的詳細描述中，參考形成本文一部分的附圖，且附圖中以圖解說明的方式展示可如何實踐本發明的一個或一個以上實施例。充分詳細地描述這些實施例旨在使所屬領域的技術人員能夠實踐本發明的所述實施例，且應理解，可利用其它實施例且可作出過程、電及/或結構改變，而不背離本發明的范圍。
[0135]如本文中所使用，標識符“N”及“M”(尤其是關于圖式中的參考編號)指示如此標識的特定特征的編號可包含在本發明的一個或一個以上實施例內。如將了解，可添加、更換及/或消除本文中各種實施例中所展示的元件以便提供本發明的若干個額外實施例。另夕卜，如將了解，所述圖中所提供的所述元件的比例及相對比例尺打算圖解說明本發明的實施例而不應以限制意義來理解。[0136]將理解，當稱元件或層“在”另一元件或層“上”、“連接到”另一元件或層或者“與”另一元件或層“耦合”時，其可直接在另一元件或層上、連接到另一元件或層或者與另一元件或層耦合或者可存在介入元件或層。相比之下，當稱元件“直接在”另一元件或層“上”、“直接連接到”另一元件或層或者“與”另一元件或層“直接耦接”時，不存在介入元件或層。如本文中所使用，術語“及/或”包括相關聯所列舉物項中的一者或一者以上的任一及所有組合。
[0137]將理解，雖然本文中使用術語第一、第二等來描述各種元件、組件、區域、層及/或區段，但這些元件、組件、區域、布線、層及/或區段不應受這些術語的限制。這些術語僅用來將一個元件、組件、區域、布線、層或區段與另一區域、層或區段區分開。因此，可將下文所論述的第一元件、組件、區域、布線、層或區段稱作第二元件、組件、區域、布線、層或區段而并不背離本發明的教示內容。
[0138]為易于說明，本文中可使用例如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等等空間相對性術語來描述如圖中所圖解說明的一個元件或特征與另一(些)元件或特征的關系而非在空間上的絕對定向。將理解，所述空間相對性術語打算囊括除圖中所描繪的定向以外的裝置在使用或操作中的不同定向。舉例來說，如果將圖中的裝置翻轉，那么描述為“在”其它元件或特征“下面”或“下方”的元件將定向為“在”其它元件或特征“上面”。因此，實例性術語“在…下面”可囊括上面及下面兩種定向。裝置亦可按其它方式定向(旋轉90度或處于其它定向)且可相應地解釋本文所用空間相對性描述語。[0139]本文中所使用的術語僅出于描述特定實施例的目的而非打算限定本發明。如本文中所使用，除非上下文另有明確指示，否則單數形式“一(a)”、“一(an)”及“所述(the) ”打算包含復數形式。將進一步理解，術語“包括(comprise) ”及/或“包括(comprising) ”在本說明書中使用時指定存在所陳述特征、整數、步驟、操作、元件及/或組件，但并不排除存在或添加一個或一個以上其它特征、整數、步驟、操作、元件、組件及/或其群組。
[0140]除非另有定義，否則本文中所使用的所有術語(包含技術及科學術語)均具有與本發明所屬領域的技術人員所共知的相同含義。將進一步理解，應將術語(例如在常用字典中所定義的那些術語)解釋為具有與其在相關技術及本發明背景中的含義相一致的含義，而不應以理想化或過分形式化的意義來解釋，除非本文中明確地如此界定。
[0141]本文中參考功能性框圖解說明來描述本發明的實施例，所述功能性框圖解說明為本發明的理想化實施例的示意性圖解說明。如此，預期因(例如)制造技術及/或公差所致的圖解說明的形狀的變化。因此，本發明的實施例不應解釋為限制于本文中所圖解說明的區域的特定形狀而應包含(例如)由制造產生的形狀偏差。舉例來說，被圖解說明或描述為平坦的區域通常可具有粗糙及/或非線性特征。此外，所圖解說明的銳角可經修圓。因此，圖中所圖解說明的區域本質上均為示意性，且其形狀及相對大小、厚度等等并非打算圖解說明區域的精確形狀/大小/厚度且并非打算限定本發明的范圍。
[0142]雖然本文中已圖解說明及描述了具體實施例，但所屬領域的技術人員將了解，旨在實現相同結果的布置可替代所展示的具體實施例。本發明打算涵蓋本發明的一個或一個以上實施例的修改或變化形式。應理解，已以說明性方式而非限定性方式做出以上描述。在審閱以上描述后，所屬領域的技術人員將明了以上實施例的組合及本文中未具體描述的其它實施例。本發明的一個或一個以上實施例的范圍包含其中使用以上結構及方法的其它應用。因此，本發明的一個或一個以上實施例的范圍應參考所附權利要求書連同授權這些權利要求書的等效內容的全部范圍來確定。
[0143] 在前述實施方式中，出于簡化本發明的目的，將一些特征一起分組于單一實施例中。本發明的此方法不應解釋為反映本發明的所揭示實施例必須使用比明確陳述于每一權利要求中更多的特征的意圖。而是，如以上權利要求書反映:發明性標的物在于少于單一所揭示實施例的所有特征。因此，特此將以上權利要求書并入到實施方案中，其中每一權利要求獨立地作為單獨實施例。
【權利要求】
1.一種存儲器裝置(752、903)，其包括: 位線(120、720)； 源極線(122、722)； 電阻式存儲器元件(102、702A、702B)，其具有若干個電阻狀態； 切換裝置(710A、710B)，其與所述電阻式存儲器元件(102、702A、702B)串聯耦合在所述位線(120、720)與所述源極線(122、722)之間； 字線(724A、724B)，其經布置以控制所述切換裝置(710A、710B);及寫入脈沖產生器(126)及讀取感測邏輯(128)，其耦合在所述位線(120、720)與源極線(122,722)之間， 其中所述源極線(122、722)可選擇地耦合到給所述寫入脈沖產生器(126)及讀取感測邏輯(128)中的至少一者供電的電壓源的中間電位(123)。
2.根據權利要求1所述的存儲器裝置，其中所述源極線(122、722)可選擇地耦合到所述寫入脈沖產生器(126)及讀取感測邏輯(128)的供應源的中間電位(123)。
3.根據權利要求1到2中任一權利要求所述的存儲器裝置，其中所述寫入脈沖產生器(126)經配置以提供若干個雙極電流。
4.一種電路(752)，其包括: 多路復用器(760)，其具有在所述電路(752)的操作期間通過電阻式元件(102、702A、702B)耦合到中間電位的輸出； 一對或一對以上第一晶體管，其耦合在大于所述中間電位的電位與所述多路復用器(760)的對應至少一個輸入之間；及 一對或一對以上第二晶體管，其耦合在小于所述中間電位的電位與所述多路復用器(760)的對應至少一個輸入之間， 其中所述多路復用器(760)經配置以響應于選擇信號而選擇分別流動穿過所述對第一晶體管或所述對第二晶體管中的至少一者的若干個電流中的至少一者用于編程所述電阻式元件(102、702A、702B)，所述若干個電流中的每一者具有電流方向與量值的唯一組合。
5.一種電路(752)，其包括: 電阻式元件(102、702A、702B);及 共源共柵電流鏡電路，其具有一參考電流級及若干個鏡像電流級，所述參考電流級選擇性地耦合在電壓與所述電阻式元件(102、702A、702B)之間， 其中鏡像電流級的數目對應于電阻狀態之間的邊界的數目，且所述鏡像電流級中的每一者耦合到所述電壓以并行地提供與流動穿過所述電阻元件(102、702A、702B)的電流成比例的相應鏡像電流。
6.一種用于操作電路(752)的方法,其包括: 穿過正感測的電阻提供參考電流；及 并行地產生若干個鏡像電流，每一鏡像電流與所述參考電流成比例，鏡像電流的數目對應于電阻狀態之間的邊界的數目， 其中所述鏡像電流中的每一者具有與對應于所述若干個邊界中的相應一者的電阻成比例的量值。
7.根據權利要求6所述的方法，其包含根據所述電阻狀態的分布的線性來動態地調整所述若干個鏡像電流 中的至少一者的量值。
【文檔編號】G11C13/00GK103915109SQ201410174397
【公開日】2014年7月9日 申請日期:2009年10月21日 優先權日:2008年10月31日
【發明者】馬炎濤, 劉峻 申請人:美光科技公司