專(zhuān)利名稱：一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)
技術(shù)領(lǐng)域：
本實(shí)用新型涉及計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)。背景技術(shù)：
如圖1所示，為包含多個(gè)存儲(chǔ)模塊的存儲(chǔ)器內(nèi)部結(jié)構(gòu)的示意圖。其中I為芯片全局控制器和芯片外部接口控制模塊，2為陣列控制模塊，3為行控制模塊，4為列控制模塊，5為存儲(chǔ)陣列。陣列控制模塊2，行控制模塊3，列控制模塊4，存儲(chǔ)陣列5組成了包含存儲(chǔ)模塊及其控制模塊的基礎(chǔ)模塊。將該基礎(chǔ)模塊根據(jù)需要重復(fù)多次后組成整個(gè)存儲(chǔ)器的存儲(chǔ)陣列，所有的這些基礎(chǔ)模塊都是由芯片全局控制器和芯片外部接口控制模塊I控制，芯片全局控制器和芯片外部接口控制模塊1，陣列控制模塊2，行控制模塊3，列控制模塊4，存儲(chǔ)陣列5組成存儲(chǔ)器。在陣列控制模塊2中，有一些用于產(chǎn)生延遲信號(hào)的延遲模塊，隨著存儲(chǔ)器中存儲(chǔ)模塊個(gè)數(shù)的增多，這些延遲模塊被重復(fù)的次數(shù)也就越多。考慮到功耗和面積的要求，這種重復(fù)是不可接受的。因此采用本實(shí)用新型控制方式用于減少這些延遲模塊的個(gè)數(shù)。
實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，用于減少包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)中延遲模塊的個(gè)數(shù)，以減少功耗和芯片面積。為了實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案:—種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，包括至少兩個(gè)存儲(chǔ)模塊和一個(gè)設(shè)置于存儲(chǔ)模塊外部的延遲電路；每個(gè)存儲(chǔ)模塊包括一個(gè)存儲(chǔ)陣列和連接該存儲(chǔ)陣列的一個(gè)陣列控制模塊和一個(gè)行控制模塊，延遲電路連接所有存儲(chǔ)模塊的存儲(chǔ)陣列。
`[0007]本實(shí)用新型進(jìn)一步的改進(jìn)在于:所述延遲電路包括:命令解碼控制模塊、延遲模塊、若干存儲(chǔ)模塊地址解碼器和鎖存器、若干延遲信號(hào)鎖存器和輸出器和用于選擇存儲(chǔ)模塊的地址線；存儲(chǔ)模塊地址解碼器和鎖存器、延遲信號(hào)鎖存器和輸出器的數(shù)量均與存儲(chǔ)模塊的數(shù)量相同；用于選擇存儲(chǔ)模塊的地址線連接所有存儲(chǔ)模塊地址解碼器和鎖存器，存儲(chǔ)模塊地址解碼器和鎖存器通過(guò)對(duì)應(yīng)的存儲(chǔ)模塊選擇信號(hào)線連接對(duì)應(yīng)的延遲信號(hào)鎖存器和輸出器；延遲信號(hào)鎖存器和輸出器通過(guò)對(duì)應(yīng)的延遲后的存儲(chǔ)模塊控制線連接對(duì)應(yīng)的存儲(chǔ)模塊；命令解碼控制模塊的激活信號(hào)線直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器，激活信號(hào)線連接延遲模塊的輸入端，延遲模塊的輸出端段連接所有延遲信號(hào)鎖存器和輸出器；命令解碼控制模塊的關(guān)閉信號(hào)線直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器和延遲信號(hào)鎖存器和輸出器。本實(shí)用新型進(jìn)一步的改進(jìn)在于:所有存儲(chǔ)模塊中均未設(shè)置延遲模塊。相對(duì)于現(xiàn)有技術(shù)，本實(shí)用新型具有以下有益效果:本實(shí)用新型一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，通過(guò)將現(xiàn)有多存儲(chǔ)模塊中所有延遲模塊去除，而在存儲(chǔ)模塊之外的芯片全局控制器和芯片外部接口控制模塊中增加一個(gè)延遲電路來(lái)控制所有存儲(chǔ)模塊；以此有效的降低存儲(chǔ)器的功耗和面積。
圖1為現(xiàn)有包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)示意圖；圖2為新的延遲電路的結(jié)構(gòu)示意圖；圖3為圖2所示延遲電路的控制方式圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施方式做進(jìn)一步描述。請(qǐng)參閱圖1至圖3所示，本實(shí)用新型一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，包括多個(gè)存儲(chǔ)模塊和一個(gè)延遲電路。每個(gè)存儲(chǔ)模塊包括一個(gè)存儲(chǔ)陣列和連接該存儲(chǔ)陣列的一個(gè)陣列控制模塊和一個(gè)行控制模塊，延遲電路連接所有存儲(chǔ)模塊的存儲(chǔ)陣列。本實(shí)用新型將所有在圖1中的陣列控制模塊2中重復(fù)的延遲模塊去除，而在芯片全局控制器和芯片外部接口控制模塊I中采用一個(gè)新的延遲電路產(chǎn)生延遲信號(hào)，并將產(chǎn)生的延遲信號(hào)傳遞給所有的存儲(chǔ)模塊。但是在存儲(chǔ)器中由于系統(tǒng)的要求，有可能多個(gè)存儲(chǔ)模塊在相隔較短時(shí)間內(nèi)會(huì)相繼進(jìn)行操作，或者在某個(gè)或某幾個(gè)存儲(chǔ)模塊保持操作狀態(tài)的同時(shí)對(duì)其它存儲(chǔ)模塊進(jìn)行操作。如在DRAM存儲(chǔ)器中，可能會(huì)連續(xù)激活多個(gè)存儲(chǔ)模塊或在某一個(gè)或某幾個(gè)存儲(chǔ)模塊保持在激活狀態(tài)時(shí)，激活其它存儲(chǔ)模塊。為解決該問(wèn)題，本實(shí)用新型延遲電路采用如圖2所示的電路結(jié)構(gòu)和圖3中所示的控制方式。請(qǐng)參閱圖2所 述，本實(shí)用新型中的延遲電路包括:命令解碼控制模塊C0MBLK、延遲模塊Timer (Timer是從圖1中陣列控制模塊2移出的延遲模塊)、若干存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE、若干延遲信號(hào)鎖存器和輸出器RC_SASTATE和用于選擇存儲(chǔ)模塊的地址線。本實(shí)用新型中存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE、延遲信號(hào)鎖存器和輸出器RC_SASTATE的數(shù)量均與存儲(chǔ)模塊的數(shù)量相同；用于選擇存儲(chǔ)模塊的地址線連接所有存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE，存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE通過(guò)對(duì)應(yīng)的存儲(chǔ)模塊選擇信號(hào)線連接對(duì)應(yīng)的延遲信號(hào)鎖存器和輸出器RC_SASTATE (圖2中只是示意性的畫(huà)出了存儲(chǔ)模塊選擇信號(hào)線Bnksel〈0> Bnksel〈7>);延遲信號(hào)鎖存器和輸出器RC_SASTATE通過(guò)對(duì)應(yīng)的延遲后的存儲(chǔ)模塊控制線連接對(duì)應(yīng)的存儲(chǔ)模塊的存儲(chǔ)陣列(圖2中只是示意性的畫(huà)出了延遲后的存儲(chǔ)模塊控制線sae〈0> sae〈7>);命令解碼控制模塊COMBLK的激活信號(hào)線clact直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE，激活信號(hào)線clact連接延遲模塊Timer的輸入端，延遲模塊Timer的輸出端段連接所有延遲信號(hào)鎖存器和輸出器RC_SASTATE ;命令解碼控制模塊COMBLK的關(guān)閉信號(hào)線clpre直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號(hào)鎖存器和輸出器RC_SASTATEο請(qǐng)參閱圖3所示，本實(shí)用新型一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)的控制方法，包括:當(dāng)系統(tǒng)發(fā)出激活命令時(shí)，命令解碼控制模塊COMBLK產(chǎn)生的激活信號(hào)通過(guò)激活信號(hào)線clact傳輸給所有存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE和延遲模塊Timer ;該激活信號(hào)將用于選擇存儲(chǔ)模塊的地址線上的存儲(chǔ)模塊地址BA〈2:O〉在存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE中解碼得到對(duì)應(yīng)存儲(chǔ)模塊的選擇信號(hào)Bnksel置高，每一個(gè)地址對(duì)應(yīng)一個(gè)選擇信號(hào)Bnksel和一個(gè)延遲后的存儲(chǔ)模塊控制信號(hào)sae。激活信號(hào)通過(guò)延遲模塊Timer產(chǎn)生延遲信號(hào)Clat_dly輸出給所有延遲信號(hào)鎖存器和輸出器RC_SASTATE，該延遲信號(hào)Clat_dly將對(duì)應(yīng)存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE輸出的選擇信號(hào)Bnksel鎖存在存儲(chǔ)模塊地址解碼器和鎖存器RC_SASTATE中產(chǎn)生延遲后的存儲(chǔ)模塊控制信號(hào)sae。當(dāng)系統(tǒng)發(fā)出關(guān)閉命令時(shí)，命令解碼控制模塊COMBLK產(chǎn)生關(guān)閉信號(hào)；關(guān)閉信號(hào)通過(guò)關(guān)閉信號(hào)線clpre傳輸給所有存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號(hào)鎖存器和輸出器RC_SASTATE，該關(guān)閉信號(hào)將用于選擇存儲(chǔ)模塊的地址線上的存儲(chǔ)模塊地址BA〈2: 0>在存儲(chǔ)模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號(hào)鎖存器和輸出器RC_SASTATE中解碼得到對(duì)應(yīng)存儲(chǔ)模塊的選擇信號(hào)Bnksel和延遲后的存儲(chǔ)模塊控制信號(hào)sae置低，每一個(gè)地址對(duì)應(yīng)一個(gè)選擇信號(hào)Bnksel和延遲后的存儲(chǔ)模塊控制信號(hào) sa e。
權(quán)利要求1.一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，其特征在于，包括至少兩個(gè)存儲(chǔ)模塊和一個(gè)設(shè)置于存儲(chǔ)模塊外部的延遲電路；每個(gè)存儲(chǔ)模塊包括一個(gè)存儲(chǔ)陣列和連接該存儲(chǔ)陣列的一個(gè)陣列控制模塊和一個(gè)行控制模塊，延遲電路連接所有存儲(chǔ)模塊的存儲(chǔ)陣列。
2.根據(jù)權(quán)利要求1所述的一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，其特征在于，所述延遲電路包括:命令解碼控制模塊(COMBLK)、延遲模塊(Timer)、若干存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE )、若干延遲信號(hào)鎖存器和輸出器(RC_SASTATE )和用于選擇存儲(chǔ)模塊的地址線；存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE)、延遲信號(hào)鎖存器和輸出器(RC_SASTATE)的數(shù)量均與存儲(chǔ)模塊的數(shù)量相同；用于選擇存儲(chǔ)模塊的地址線連接所有存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE)，存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE)通過(guò)對(duì)應(yīng)的存儲(chǔ)模塊選擇信號(hào)線連接對(duì)應(yīng)的延遲信號(hào)鎖存器和輸出器(RC_SASTATE);延遲信號(hào)鎖存器和輸出器(RC_SASTATE)通過(guò)對(duì)應(yīng)的延遲后的存儲(chǔ)模塊控制線連接對(duì)應(yīng)的存儲(chǔ)模塊；命令解碼控制模塊(COMBLK)的激活信號(hào)線(clact)直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE)，激活信號(hào)線(clact)連接延遲模塊(Timer)的輸入端，延遲模塊(Timer)的輸出端段連接所有延遲信號(hào)鎖存器和輸出器(RC_SASTATE);命令解碼控制模塊(COMBLK)的關(guān)閉信號(hào)線(clpre)直接連接所有存儲(chǔ)模塊地址解碼器和鎖存器(RC_BNKSTATE )和延遲信號(hào)鎖存器和輸出器(RC_SASTATE )。
3.根據(jù)權(quán)利要求1所述的一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，其特征在于，所有存儲(chǔ)模塊中均未設(shè)置延遲模 塊。
專(zhuān)利摘要本實(shí)用新型提供一種包含多存儲(chǔ)模塊的存儲(chǔ)器結(jié)構(gòu)，包括至少兩個(gè)存儲(chǔ)模塊和一個(gè)設(shè)置于存儲(chǔ)模塊外部的延遲電路；每個(gè)存儲(chǔ)模塊包括一個(gè)存儲(chǔ)陣列和連接該存儲(chǔ)陣列的一個(gè)陣列控制模塊和一個(gè)行控制模塊,延遲電路連接所有存儲(chǔ)模塊的存儲(chǔ)陣列。本實(shí)用新型將現(xiàn)多存儲(chǔ)模塊中所有延遲模塊去除，而在存儲(chǔ)模塊之外增加一個(gè)延遲電路來(lái)控制所有存儲(chǔ)模塊；以降低存儲(chǔ)器的功耗和面積。
文檔編號(hào)G11C8/12GK203150141SQ201320139470
公開(kāi)日2013年8月21日 申請(qǐng)日期2013年3月25日 優(yōu)先權(quán)日2013年3月25日
發(fā)明者亞歷山大, 俞冰 申請(qǐng)人:西安華芯半導(dǎo)體有限公司