一種柵極驅動電路及其陣列基板和顯示面板的制作方法

一種柵極驅動電路及其陣列基板和顯示面板的制作方法
【專利摘要】本發明涉及一種柵極驅動電路及其陣列基板和顯示面板。柵極驅動電路包括多級柵極驅動單元，每一柵極驅動單元包括傳輸啟動信號的啟動單元，根據啟動信號執行充電以輸出驅動電壓的儲能單元，在驅動電壓的作用下工作的上拉單元、第一和第二下拉單元，以及第三下拉單元。其中，第三下拉單元用于在垂直回掃期內將驅動電壓下拉至第二參考電壓，以對柵極驅動電路中晶體管的柵、源極和/或柵、漏極施以反相偏壓，使正向偏移的晶體管閾值電壓發生反向偏移，從而有效改善晶體管閾值電壓偏移現象給柵極驅動電路造成的不良影響，增強柵極驅動電路及其陣列基板和顯示面板工作的可靠性。
【專利說明】一種柵極驅動電路及其陣列基板和顯示面板
【技術領域】
[0001]本發明涉及液晶顯示驅動技術，特別是關于一種柵極驅動電路及其陣列基板和顯示面板。
【背景技術】
[0002]現有液晶顯示面板包含多個像素單元，以及用于驅動像素單元工作的柵極驅動電路和源極驅動電路。其中，柵極驅動電路包含有多級柵極驅動單元，這些柵極驅動單元通過其耦接的柵極線依次輸出柵極信號，控制顯示區中相應的開關晶體管開啟，以將源極驅動電路輸出的數據信號寫入相應的像素單元，進行圖像顯示。因此柵極驅動單元工作的可靠性對正確成像有著舉足輕重的影響。目前，主流的液晶顯示面板廠家采用的柵極驅動電路的柵極驅動單元結構大體相同，其按照功能可以劃分為啟動單元、儲能單元、上拉單元、第一下拉單元和第二下拉單元等多個功能模塊，這些功能模塊在時間脈沖信號的作用下協同工作，根據輸入的啟動信號輸出柵極信號，提供給相應的像素單元。隨著制作工藝的不斷發展，現在的柵極驅動電路已經可以直接制作在陣列基板上，也即制作成陣列基板柵極驅動電路(G0A電路)，其中的開關元件采用薄膜晶體管制成。與場效應管類似，薄膜晶體管的開啟條件為柵極和源極的電壓差大于閾值電壓，也即只有柵極電壓和源極電壓之間的差值大于閾值電壓時，薄膜晶體管才會開啟。然而隨著薄膜晶體管工作時間的增加，薄膜晶體管的閾值電壓會發生改變，也即會出現閾值電壓偏移現象。例如，在正常情況下，一個薄膜晶體管的閾值電壓為2V，隨著工作時間的增加，其閾值電壓偏移了 +5V，此時必須使柵極和源極的電壓差大于等于7V，才能令其開啟。由此可見，薄膜晶體管的閾值電壓偏移現象會嚴重影響薄膜晶體管的工作性能，進而影響包含薄膜晶體管的柵極驅動電路的工作性能。例如，隨著工作時間的增加，如果一個柵極驅動單元輸出端的薄膜晶體管的閾值電壓發生了偏移，而提供給該薄膜晶體管的開啟電壓仍為正常情況下的開啟電壓并且一直沒有改變，則該薄膜晶體管將不能正常開啟，從而導致柵極驅動單元不能正常地輸出柵極信號，進而影響液晶顯示面板的正常顯示。

【發明內容】

[0003]針對上述問題，本發明提供了一種柵極驅動電路及其陣列基板和顯示面板，其能夠有效解決現有技術中晶體管因發生閾值電壓偏移而不能正常開啟，進而導致柵極驅動電路不能夠正常工作的問題。
[0004]本發明提供一種柵極驅動電路，其特征在于，包括多個柵極驅動單元，每級柵極驅動單元通過其耦接的柵極線輸出一柵極信號，每級柵極驅動單元包括:
[0005]啟動單兀，用于傳輸一啟動信號；
[0006]儲能單元，耦接啟動單元的輸出端，用于接收啟動信號，在啟動信號的作用下執行充電過程，輸出一驅動電壓；
[0007]上拉單元，耦接在儲能單元的輸出端和柵極線之間，用于接收驅動電壓，在驅動電壓以及一時間脈沖信號的作用下上拉柵極線上的柵極信號；
[0008]第一下拉單元，耦接儲能單元和柵極線，用于在第一控制信號的作用下將驅動電壓和柵極信號下拉至第一參考電壓；
[0009]第二下拉單元，耦接儲能單元和柵極線，用于在第二控制信號的作用下將驅動電壓和柵極信號下拉至第一參考電壓；
[0010]第三下拉單元，耦接儲能單元，用于在第三控制信號的作用下將驅動電壓下拉至小于第一參考電壓的第二參考電壓。
[0011]且進一步地，在垂直回掃期內，上述第三下拉單元在第三控制信號的作用下將驅動電壓下拉至第二參考電壓。
[0012]優選地，上述第二參考電壓還小于時間脈沖信號的低電平電壓。
[0013]根據本發明的實施例，上述第三下拉單元包括:
[0014]晶體管，其控制極接收第三控制信號，在第三控制信號的作用下，晶體管的第一極和第二極連通儲能單元的輸出端和第二參考電壓。
[0015]根據本發明的實施例，上述第一下拉單元包括:
[0016]放電晶體管，其柵極接收第一控制信號，在第一控制信號的作用下，放電晶體管的源極和漏極連通儲能單元的輸出端和第一參考電壓；
[0017]下拉晶體管，其柵極接收第一控制信號，在第一控制信號的作用下，下拉晶體管的源極和漏極連通柵極線和第一參考電壓。
[0018]根據本發明的實施例，上述第二下拉單元包括:
[0019]控制模塊，耦接儲能單元，用于接收驅動電壓，根據驅動電壓、第一參考電壓和時間脈沖信號，輸出第二控制信號；
[0020]放電晶體管，其柵極耦接控制模塊的輸出端，用于接收第二控制信號，在第二控制信號的作用下，放電晶體管的源極和漏極連通儲能單元的輸出端和第一參考電壓；
[0021]下拉晶體管，其柵極耦接控制模塊的輸出端，用于接收第二控制信號，在第二控制信號的作用下，下拉晶體管的源極和漏極連通柵極線和第一參考電壓。
[0022]根據本發明的實施例，上述控制模塊包括:
[0023]耦合電容，其第一電極接收時間脈沖信號，第二電極作為控制模塊的輸出端，耦接放電晶體管和下拉晶體管；
[0024]晶體管，其柵極耦接儲能單元的輸出端，接收驅動電壓，在驅動電壓的作用下，晶體管的源極和漏極連通電容器的第二電極和第一參考電壓。
[0025]根據本發明的實施例，上述儲能單元包括存儲電容，其第一電極稱接啟動單元的輸出端，作為儲能單元的輸出端，第二電極耦接上拉單元與柵極線的電路連接中。
[0026]此外，本發明還提供一種陣列基板，其特征在于:包括有如權利要求1?8任意一項所述的上述柵極驅動電路。
[0027]此外，本發明還提供一種顯示面板，其特征在于:包括有如權利要求9所述的上述陣列基板。
[0028]與現有技術相比，本發明帶來了以下的有益效果:
[0029]1、本發明通過在現有柵極驅動電路的柵極驅動單元中增設第三下拉單元，在第三控制信號的作用下將驅動電壓下拉至第二參考電壓，以對柵極驅動電路中晶體管的柵、源極和/或柵、漏極施以反相偏壓，使正向偏移的晶體管閾值電壓發生反向偏移，從而有效改善晶體管閾值電壓偏移現象給柵極驅動電路造成的不良影響，增強柵極驅動電路及其陣列基板和顯示面板工作的可靠性。
[0030]2、本發明優選在顯示面板垂直回掃期啟動第三下拉單元對晶體管施加反相偏壓的操作，對電路的正常工作沒有干擾。
[0031]本發明的其它特征和優點將在隨后的說明書中闡述，并且部分地從說明書中變得顯而易見，或者通過實施本發明而了解。本發明的目的和其他優點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現和獲得。
【專利附圖】

【附圖說明】
[0032]附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，與本發明的實施例共同用于解釋本發明，并不構成對本發明的限制。在附圖中:
[0033]圖1是現有的7T2C柵極驅動單元電路結構示意圖；
[0034]圖2是柵極驅動單元作用期間和非作用期間輸出的柵極信號示意圖；
[0035]圖3是圖1所示的柵極驅動單元電路工作時序圖；
[0036]圖4是圖1所示的柵極驅動單元第一時段等效電路示意圖；
[0037]圖5是圖1所示的柵極驅動單元第二時段等效電路示意圖；
[0038]圖6是圖1所示的柵極驅動單元第三時段等效電路示意圖；
[0039]圖7是圖1所示的柵極驅動單元第四時段等效電路示意圖；
[0040]圖8是圖1所示的柵極驅動單元第五時段等效電路示意圖；
[0041]圖9是圖1所示的柵極驅動單元第六時段等效電路示意圖；
[0042]圖10是圖1所示的柵極驅動單元電路在第三時段中的節點電壓示意圖；
[0043]圖11是薄膜晶體管閾值電壓偏移示意圖；
[0044]圖12是本發明實施例的柵極驅動單元電路結構示意圖。
【具體實施方式】
[0045]為了說明本發明的目的、技術方案和技術效果，下面以一 7T2C的柵極驅動單元(由七個晶體管和兩個電容器構成)為例，參照附圖詳細的介紹柵極驅動電路工作時柵極驅動單元的晶體管出現閾值電壓偏移現象，以及本發明針對該問題做出的改進之處。需要特別說明的是，雖然本發明是針對7T2C的柵極驅動單元及其薄膜晶體管進行說明，但是不應局限于此。不同廠商設計的柵極驅動單元、柵極驅動電路及其陣列基板和顯示面板，其中的電路結構不盡相同，所采用的晶體管也可能非薄膜晶體管，因此任何本發明所屬【技術領域】內的技術人員，在不脫離本發明所揭露的精神的前提下，在技術方案實施的形式上和細節上做出任何的修改與變化均在本發明要求保護的范圍內。
[0046]如圖1所示，一個7T2C的柵極驅動單元電路按照功能可以劃分為啟動單元10、儲能單元20、上拉單元30、第一下拉單元40和第二下拉單元50。其中:
[0047]啟動單元10包括晶體管Tl,晶體管Tl的控制極與第一極短路連接,用于接收啟動信號STV，第二極耦接儲能單元20。當高電平的啟動信號STV到來時，晶體管Tl開啟，將啟動信號STV傳給儲能單元20。[0048]本實施例中，所述啟動信號STV可以是來自前一級柵極驅動單元的柵極信號Gn-Ι，當然也可不限于此。
[0049]儲能單元20包括存儲電容Cl，存儲電容Cl的第一電極耦接晶體管Tl的第二極，用于接收啟動信號STV，第二電極耦接柵極線。存儲電容Cl根據啟動信號STV執行充電過程，充電結束后于第一電極輸出一高電平的驅動電壓Q給上拉單兀30。
[0050]上拉單元30包括晶體管T2，晶體管T2的控制極耦接存儲電容Cl的第一電極，接收驅動電壓Q，第一極接收時間脈沖信號CK，第二極耦接存儲電容Cl的第二電極和柵極線。在驅動電壓Q和時間脈沖信號CK的作用下，晶體管T2將柵極線上的柵極信號Gn上拉至一高電平電壓。
[0051]如圖2所示，通常一個柵極驅動單元的工作狀態按照其輸出的柵極信號Gn的高、低電平狀態可以分為作用期間和非作用期間:在作用期間，柵極驅動單元輸出高電平的柵極信號Gn，以開啟顯示區中對應的開關晶體管；在非作用期間，柵極驅動單元輸出低電平的柵極信號Gn，以關閉顯示區中對應的開關晶體管。
[0052]當柵極驅動單元工作在作用期間時，第一下拉單元40根據第一控制信號Kl將驅動電壓Q和柵極信號Gn下拉至第一參考電壓Vssl，以使柵極驅動單元從作用期間轉入非作用期間。具體地，第一下拉單元40包括:
[0053]放電晶體管T3，其控制極接收第一控制信號Kl，第一極耦接存儲電容Cl的第一電極，第二極接收第一參考電壓Vssl，在第一控制信號Kl的作用下，放電晶體管T3的第一極和第二極導通，從而將驅動電壓Q下拉至第一參考電壓Vssl ；
[0054]下拉晶體管T4，其控制極接收第一控制信號K1，第一極耦接柵極線，第二極接收第一參考電壓Vssl，在第一控制信號Kl的作用下，下拉晶體管T4的第一極和第二極導通，從而將將柵極信號Gn下拉至第一參考電壓Vssl。
[0055]本實施例中，所述第一控制信號Kl可以是來自后一級柵極驅動單元的柵極信號Gn+Ι，當然也可不限于此。
[0056]當柵極驅動單元工作在非作用期間時，其電路中的各個節點會不斷地累積電荷，嚴重時會使驅動電壓Q和柵極信號Gn等電壓、電流信號發生偏離，致使柵極驅動單元輸出異常。為了避免出現該現象而影響電路工作的可靠性，本實施例采用了第二下拉單元50在第二控制信號K2的作用下將驅動電壓Q和柵極信號Gn下拉至第一參考電壓Vssl。具體地，第二下拉單元50包括:
[0057]控制模塊51,其用于根據驅動電壓Q、第一參考電壓Vssl和時間脈沖信號CK,輸出所述第二控制信號K2 ；
[0058]放電晶體管T5，其控制極耦接控制模塊51的輸出端，接收第二控制信號K2，第一極耦接存儲電容Cl的第一電極，第二極接收第一參考電壓VssI，在第二控制信號K2的作用下，放電晶體管T5的第一極和第二極導通，從而將驅動電壓Q下拉至第一參考電壓Vssl。
[0059]下拉晶體管T6，其控制極耦接控制模塊51的輸出端，接收第二控制信號K2，第一極耦接柵極線，第二極接收第一參考電壓Vssl，在第二控制信號K2的作用下，下拉晶體管T6的第一極和第二極導通，從而將柵極信號Gn下拉至第一參考電壓Vssl。
[0060]本實施例中，控制模塊51可以優選耦合電容C2和晶體管T7構成，其中:
[0061]耦合電容C2的第一電極接收時鐘脈沖信號CK，第二電極作為控制模塊51的輸出端，耦接晶體管T7的第一極，晶體管T7的第二極接收第一參考電壓Vssl，控制極耦接存儲電容Cl的第一電極，接收驅動電壓Q。
[0062]當驅動電壓Q高于晶體管T7的閾值電壓與第一參考電壓Vssl的和時，晶體管T7開啟，使得控制模塊51輸出的第二控制信號K2為第一參考電壓Vssl ;當驅動電壓Q等于或者小于晶體管T7的閾值電壓與第一參考電壓Vssl的和時，晶體管T7關斷，使得控制模塊51輸出的第二控制信號K2為經過耦合電容C2的時鐘脈沖信號CK。
[0063]包含上述柵極驅動單元的柵極驅動電路，其工作所需的第一參考電壓Vssl由供電芯片提供，通常均為負電壓。
[0064]下面將參照圖3?圖9，7T2C柵極驅動單元在時間脈沖信號CK作用下的工作時序圖以及對應的等效電路圖，說明柵極驅動單元的工作流程。
[0065]如圖4所不,在第一時段中，啟動信號STV為低電平，晶體管Tl截止,驅動電壓Q為低電平；在驅動電壓Q的作用下，晶體管T2截止，柵極信號Gn為低電平；在驅動電壓Q的作用下，晶體管T7截止，第二控制信號K2為時鐘脈沖信號CK，由于此時時鐘脈沖信號CK為高電平，因此放電晶體管T5和下拉晶體管T6導通，將驅動電壓Q和柵極電壓Gn下拉至第一參考電壓Vssl ;第一控制信號Gn+Ι為低電平,放電晶體管T3和下拉晶體管T4截止。
[0066]如圖5所示，在第二時段中，啟動信號STV轉為高電平，晶體管Tl導通，存儲電容Cl執行充電過程，與第一電極輸出高電平的驅動電壓Q ;在驅動電壓Q的作用下，晶體管T2導通，由于此時時間脈沖信號CK為低電平，因此柵極信號Gn為低電平；在驅動電壓Q的作用下，晶體管T7導通,第二控制信號K2為第一參考電壓Vssl,由于第一參考電壓Vssl為負電壓，因此放電晶體管T5和下拉晶體管T6截止；第一控制信號Gn+Ι為低電平，放電晶體管T3和下拉晶體管T4截止。
[0067]如圖6所示，在第三時段中，啟動信號STV轉為低電平，晶體管Tl截止，但存儲電容Cl第一電極仍然保持高電平的驅動電壓Q ;在驅動電壓Q的作用下，晶體管T2導通，由于此時時鐘脈沖信號CK已由低電平轉為高電平，因此柵極信號Gn被上拉至高電平Vpixel,同時基于柵極信號Gn的上升，驅動電壓Q也被進一步地上拉至更高的高電平Vbtrast high ;在驅動電壓Q的作用下，晶體管T7導通,第二控制信號K2為第一參考電壓Vssl,由于第一參考電壓Vssl為負電壓，因此放電晶體管T5和下拉晶體管T6截止；第一控制信號Gn+Ι為低電平，放電晶體管T3和下拉晶體管T4截止。
[0068]如圖7所示，在第四時段中，啟動信號STV為低電平，晶體管Tl截止；第一控制信號Gn+Ι為高電平，放電晶體管T3和下拉晶體管T4導通，將驅動電壓Q和柵極電壓Gn下拉至第一參考電壓Vssl ;在驅動電壓Q的作用下，晶體管T2截止，晶體管T7截止，第二控制信號K2為時鐘脈沖信號CK,由于此時時鐘脈沖信號CK為低電平，因此放電晶體管T5和下拉晶體管T6截止。
[0069]如圖8所不,在第五時段中，啟動信號STV為低電平，晶體管Tl截止；由于驅動電壓Q和柵極電壓Gn已被下拉至第一參考電壓Vssl，因此在驅動電壓Q的作用下，晶體管T2截止，晶體管T7截止，第二控制信號K2為時鐘脈沖信號CK，由于此時時鐘脈沖信號CK為高電平，因此放電晶體管T5和下拉晶體管T6導通，分別將驅動電壓Q和柵極電壓Gn下拉至第一參考電壓Vssl ;第一控制信號Gn+Ι已由高電平轉為低電平,放電晶體管T3和下拉晶體管T4截止。由此可見，柵極驅動單元在第五時段和第一時段的工作情況相同。[0070]如圖9所示，在第六時段中，啟動信號STV為低電平，晶體管Tl截止；由于驅動電壓Q和柵極電壓Gn已被下拉至第一參考電壓Vssl，因此在驅動電壓Q的作用下，晶體管T2截止，晶體管T7截止，第二控制信號K2為時鐘脈沖信號CK，由于此時時鐘脈沖信號CK為低電平，因此放電晶體管T5和下拉晶體管T6截止；第一控制信號Gn+Ι為低電平，放電晶體管T3和下拉晶體管T4截止。由此可見，此后，只要沒有新的啟動信號STV輸入，柵極驅動單元會反復重復第五時段和第六時段，將驅動電壓Q和柵極電壓Gn保持在低電平狀態。
[0071]如【背景技術】所介紹，上述各晶體管可以優選薄膜晶體管制作而成，其控制極為柵極，第一極和第二極可以分別為漏極或者源極，依據電流的流動方向而具體設置，在此不做限制。但是為了進一步說明柵極、漏極和源極之間的電壓關系，下面以晶體管T2和T7的第一極為漏極，第二極為源極為例，結合圖3和圖10說明上述7T2C電路在第三時段中各節點電壓關系。 [0072]如圖3和圖10所示，在第三時段中驅動電壓Q為高電平Vbwst high，柵極信號Gn為高電平
Vpixel? Vboost high 丁- Vpixel
;晶體管T2柵極和源極之間的電壓差為
VgS Vboost high
Vpixel,晶體管T2柵極和漏極之間的電壓差為VeD = Vbwsthigh—V。,，其中，Vck為時間脈沖信號CK的高電平Vhigh ;晶體管T7柵極和源極之間的電壓差為Ves = Vboost high + I Vssl I，晶體管T7柵極和漏極之間的電壓差為VeD = Vboost high + I Vssl I。由此可知,兩個晶體管T2和T7的柵極與源極之間，以及柵極與漏極之間的電壓均為順偏。由【背景技術】的描述可知，當晶體管的柵極與源極之間或者柵極與漏極之間的電壓為順偏，或者柵極與源極之間以及柵極與漏極之間的電壓同時為順偏時，晶體管的閾值電壓會發生正向偏移，且偏移量會隨著工作時間的增加而不斷增大(如圖11所示)。當一個晶體管的閾值電壓發生正向偏移后，如果提供給晶體管的開啟電壓仍為正常情況下的開啟電壓，那么晶體管將不能正常開啟，從而導致晶體管所在電路不能正常工作。
[0073]本發明的研究人員通過長期的研究測試發現，基于上述7T2C電路結構的柵極驅動電路進行高溫高壓可靠度測試實驗之后，晶體管T2和T7的閾值電壓偏移現象非常嚴重，導致所在的柵極驅動單元電路出現故障，不能正常地輸出柵極信號。
[0074]如圖12所示，為了解決上述問題，本發明的發明人對現有的柵極驅動單元電路做出改進，即在現有的柵極驅動單元電路中增設第三下拉單元60，用于在第三控制信號K3的作用下將驅動電壓Q進一步下拉至小于第一參考電壓Vssl的第二參考電壓Vss2。具體地，第三下拉單元60包括:
[0075]晶體管T8，其控制極接收第三控制信號K3，第一極耦接存儲電容Cl的第一電極，第二極接收第二參考電壓Vss2，用于在第三控制信號K3的作用下，將驅動電壓Q下拉至第二參考電壓Vss2。
[0076]上述第三控制信號K3可以在垂直回掃期(vertical blanking interval)觸發，使得所述第三下拉單元在垂直回掃期啟動工作，將驅動電壓Q下拉至第二參考電壓Vss2。
[0077]其中，上述第二參考電壓Vss2的電平可以根據具體的電路要求設定，由供電芯片提供，通常均為負電壓。和第三控制信號K3的觸發時間也根據具體的電路要求設定可以根據具體的電路要求設定。
[0078]對改進后的7T2C電路的節點電壓再次進行分析。在垂直回掃期，晶體管T2和T7的源極電壓為第一參考電壓VssI，當第三下拉單元將驅動電壓Q下拉至第二參考電壓Vss2后，晶體管T2和T7的柵極電壓為第二參考電壓Vss2。由于第二參考電壓Vss2小于第一參考電壓Vssl，因此晶體管T2和T7的柵極和源極的電壓差為負值，也即對晶體管T2和T7的柵極和源極之間施加了反相偏壓。由薄膜晶體管的工作特性可知，對薄膜晶體管的柵極和源極或者柵極和漏極之間施加反相偏壓，又或者對薄膜晶體管的柵極和源極以及柵極和漏極之間同時施加反相偏壓，能夠使薄膜晶體管閾值電壓發生反向偏移。
[0079]綜上所述，本發明通過利用第二單元，在垂直回掃期，對發生閾值電壓正向偏移的薄膜晶體管的柵極和源極和/或柵極和漏極之間施加反相偏壓，能夠降低或者抵消之前(例如在第三時段)薄膜晶體管閾值電壓的正向偏移，有效改善因此薄膜晶體管閾值電壓偏移現象給柵極驅動電路造成的不良影響，增強了柵極驅動電路工作的可靠性。
[0080]需要說明的是，時間脈沖信號CK的低電平V1ot通常設置為第一參考電壓Vssl，因此上述第二參考電壓Vss2小于第一參考電壓Vssl的工作條件,能夠使晶體管T2的柵極電壓小于漏極電壓。但是如果時間脈沖信號CK的低電平V1ot沒有按照常規設置，那么要使晶體管T2的柵極電壓小于漏極電壓，上述第二參考電壓Vss2還應該同時小于時間脈沖信號CK的低電平V1ot。
[0081]此外，本發明還提供一種陣列基板的實施例，其上包括有上述柵極驅動電路。
[0082]另一發面，本發明還提供一種顯示面板的實施例，其包括有上述陣列基板。
[0083]雖然本發明所披露的實施方式如上，但所述的內容只是為了便于理解本發明而采用的實施方式，并非用以限定本發明。上述柵極驅動單元中的啟動單元、儲能單元、上拉單元、第一下拉單元和第二下拉單元等各單元及其各電路模塊都可以在實施的形式上及細節上作任何的修改與變化，任何本發明所屬【技術領域】內的技術人員，在不脫離本發明所揭露的精神和范圍的前提下，在實施的形式上及細節上所作的任何修改與變化，都應該在本發明的專利保護范圍內，所以本發明的專利保護范圍仍須以所附的權利要求書界定的范圍為準。
【權利要求】
1.一種柵極驅動電路，其特征在于，包括多個柵極驅動單元，每級所述柵極驅動單元通過其耦接的柵極線輸出一柵極信號，每級所述柵極驅動單元包括: 啟動單兀，用于傳輸一啟動信號； 儲能單元，耦接所述啟動單元的輸出端，用于接收所述啟動信號，在所述啟動信號的作用下執行充電過程，輸出一驅動電壓； 上拉單元，耦接在所述儲能單元的輸出端和柵極線之間，用于接收所述驅動電壓，在所述驅動電壓以及一時間脈沖信號的作用下上拉所述柵極線上的柵極信號； 第一下拉單元，耦接所述儲能單元和柵極線，用于在第一控制信號的作用下將所述驅動電壓和柵極信號下拉至第一參考電壓； 第二下拉單元，耦接所述儲能單元和柵極線，用于在第二控制信號的作用下將所述驅動電壓和柵極信號下拉至所述第一參考電壓； 第三下拉單元，耦接所述儲能單元，用于在第三控制信號的作用下將所述驅動電壓下拉至小于所述第一參考電壓的第二參考電壓。
2.如權利要求1所述的柵極驅動電路，其特征在于:在垂直回掃期內，所述第三下拉單元在所述第三控制信號的作用下將所述驅動電壓下拉至所述第二參考電壓。
3.如權利要求1或2所述的柵極驅動電路，其特征在于:所述第二參考電壓還小于所述時間脈沖信號的低電平電壓。
4.如權利要求1或2所述的柵極驅動電路，其特征在于，所述第三下拉單元包括: 晶體管，其控制極接收所述第三控制信號，在所述第三控制信號的作用下，所述晶體管的第一極和第二極連通所述儲能單元的輸出端和所述第二參考電壓。
5.如權利要求1或2所述的柵極驅動電路，其特征在于，所述第一下拉單元包括: 放電晶體管，其柵極接收所述第一控制信號，在所述第一控制信號的作用下，所述放電晶體管的源極和漏極連通所述儲能單元的輸出端和所述第一參考電壓； 下拉晶體管，其柵極接收所述第一控制信號，在所述第一控制信號的作用下，所述下拉晶體管的源極和漏極連通所述柵極線和所述第一參考電壓。
6.如權利要求1或2所述的柵極驅動電路，其特征在于，所述第二下拉單元包括: 控制模塊，耦接所述儲能單元，用于接收所述驅動電壓，根據所述驅動電壓、第一參考電壓和時間脈沖信號，輸出所述第二控制信號； 放電晶體管，其柵極耦接所述控制模塊的輸出端，用于接收所述第二控制信號，在所述第二控制信號的作用下，所述放電晶體管的源極和漏極連通所述儲能單元的輸出端和所述第一參考電壓； 下拉晶體管，其柵極耦接所述控制模塊的輸出端，用于接收所述第二控制信號，在所述第二控制信號的作用下，所述下拉晶體管的源極和漏極連通所述柵極線和所述第一參考電壓。
7.如權利要求6所述的柵極驅動電路，其特征在于，所述控制模塊包括: 耦合電容，其第一電極接收所述時間脈沖信號，第二電極作為所述控制模塊的輸出端，耦接所述放電晶體管和下拉晶體管； 晶體管，其柵極耦接所述儲能單元的輸出端，接收所述驅動電壓，在所述驅動電壓的作用下，所述晶體管的源極和漏極連通所述電容器的第二電極和所述第一參考電壓。
8.如權利要求1或2所述的柵極驅動電路，其特征在于，所述儲能單元包括存儲電容，其第一電極耦接所述啟動單元的輸出端，作為所述儲能單元的輸出端，第二電極耦接所述上拉單元與所述柵極線的電路連接中。
9.一種陣列基板，其特征在于:包括有如權利要求1~8任意一項所述的柵極驅動電路。
10.—種顯示面板，其特征在 于:包括有如權利要求9所述的陣列基板。
【文檔編號】G11C19/28GK103559868SQ201310477378
【公開日】2014年2月5日 申請日期:2013年10月12日 優先權日:2013年10月12日
【發明者】郭平昇 申請人:深圳市華星光電技術有限公司