一種串行接口nand閃存單元的制作方法
【專利摘要】本發(fā)明公開了一種串行接口NAND閃存單元，包含NAND存儲(chǔ)陣列，并行接口緩存、緩存控制器，還包括串口NAND閃存輸入輸出模塊，包含高速串行接口，所述高速串行接口用于對(duì)數(shù)據(jù)進(jìn)行解碼輸入和譯碼輸出，所述串口NAND閃存輸入輸出模塊與所述輸入輸出控制模塊、所述緩存控制器和所述并行接口緩存互聯(lián)。本發(fā)明通過在串行接口NAND閃存單元中使用包含高速串行接口的串口NAND閃存輸入輸出模塊，能夠提高串行接口NAND閃存單元的傳輸速度。
【專利說明】—種串行接口 NAND閃存單元
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及閃存領(lǐng)域，尤其涉及一種串行接口 NAND閃存單元。
【背景技術(shù)】
[0002]傳統(tǒng)的NAND閃存有并行接口 NAND閃存和串行接口 NAND閃存兩種。其中，并行接口 NAND閃存中同步接口數(shù)據(jù)傳輸速度較慢，在百兆字節(jié)/秒(byte/s)的量級(jí)，而且并行接口數(shù)目繁多而復(fù)雜，成本也較高。
[0003]傳統(tǒng)的串行接口(SPI)Nand閃存有單口、雙口、四口輸入輸出模式(10)。圖1是現(xiàn)有技術(shù)的SPI NAND閃存的數(shù)據(jù)傳輸示意圖，如圖1所示，SPI NAND閃存基本原理為:當(dāng)片選使能信號(hào)置低后，等待輸入命令、地址信號(hào)以及數(shù)據(jù)信號(hào)，或者等候輸出地址對(duì)應(yīng)的數(shù)據(jù)，直到片選信號(hào)置為高。由此可以看出，上述SPI NAND閃存的數(shù)據(jù)傳輸方法的輸入輸出需要與時(shí)鐘同步，而且數(shù)據(jù)接口為接收全擺幅數(shù)據(jù)的接口，由于時(shí)鐘工作頻率在10MHz左右，因此，SPINAND閃存對(duì)于數(shù)據(jù)進(jìn)行串行傳輸，傳輸速度一般是在133兆字節(jié)/秒(MB/s)以下，而且吞吐率低。
[0004]圖2是現(xiàn)有技術(shù)的串行接口 NAND閃存單元的結(jié)構(gòu)示意圖；圖3是現(xiàn)有技術(shù)的串行接口 NAND閃存單元的端口的信號(hào)示意圖。
[0005]如圖2所示，現(xiàn)有技術(shù)的串行接口 NAND閃存單元11包含緩存控制器113、并行接口緩存112和NAND存儲(chǔ)陣列111，其中緩存控制器113接收主控裝置12的數(shù)據(jù)輸入，然后經(jīng)過轉(zhuǎn)換解析為內(nèi)部操作控制信號(hào)，并且將轉(zhuǎn)換的內(nèi)部操作控制信號(hào)存儲(chǔ)在并行接口緩存112中，通過并行接口緩存112將并行的數(shù)據(jù)存儲(chǔ)非揮發(fā)的NAND存儲(chǔ)陣列中。
[0006]如圖3所述，現(xiàn)有技術(shù)的串行NAND閃存單元包含六個(gè)端口，分別為第一端口、第二端口、第三端口、第四端口、第五端口和第六端口。舉例說明如下，其中，第一端口用于片選和清零信號(hào)，用于使能芯片，第五端口用作時(shí)鐘，第二端口用作主輸出_從輸入，第三端口、第四端口和第六端口用作主輸入_從輸出的三個(gè)端口。
[0007]另外，目前還存在有嵌入多媒體存儲(chǔ)卡(eMMC，Embedded Multi Media Card)以及未來eMMC的替代產(chǎn)品統(tǒng)一閃存(UFS)。其中UFS的速度可達(dá)到GHz，不過UFS不兼容eMMC，也不兼容SPI NAND閃存，但是eMMC和UFS有復(fù)雜的協(xié)議開銷，并且封裝昂貴。
【發(fā)明內(nèi)容】
[0008]有鑒于此，本發(fā)明提出一種串行接口 NAND閃存單元，能夠解決現(xiàn)有技術(shù)的串行接口 NAND閃存?zhèn)鬏斔俣嚷膯栴}。
[0009]本發(fā)明公開了一種串行接口 NAND閃存單元，包含NAND存儲(chǔ)陣列、并行接口緩存和緩存控制器，其特征在于，還包括:
[0010]串口 NAND閃存輸入輸出模塊，包含高速串行接口，所述高速串行接口用于對(duì)數(shù)據(jù)進(jìn)行解碼輸入和譯碼輸出，所述串口 NAND閃存輸入輸出模塊與所述緩存控制器和所述并行接口緩存互聯(lián)。
[0011]優(yōu)選地，所述高速串行接口為G字節(jié)/秒量級(jí)速度的接口。
[0012]優(yōu)選地，所述高速串行接口為串行器/解串器接口或DDR接口。
[0013]優(yōu)選地，所述串行器/解串器接口包含串行器和解串器，其中，所述串行器用于將接收到的非全擺幅數(shù)據(jù)進(jìn)行編碼而進(jìn)行輸入，所述解串器用于將所述全擺幅數(shù)據(jù)進(jìn)行譯碼而進(jìn)行輸出。
[0014]優(yōu)選地，還包含:
[0015]輸入輸出控制模塊，用于接收主控裝置輸入的數(shù)據(jù)，控制所述緩存控制器，并且用于控制所述串行NAND閃存單元的高速模式和普通模式之間的轉(zhuǎn)換。
[0016]優(yōu)選地，所述串行NAND閃存單元包含第一端口、第二端口、第三端口、第四端口、第五端口和第六端口，
[0017]在所述串行NAND閃存單元的所述普通模式中，
[0018]所述第一端口，用于片選信號(hào)；
[0019]所述第五端口，用作時(shí)鐘端口 ；
[0020]所述第二端口和所述第三端口，用作主輸出從輸入端口 ；
[0021 ] 所述第四端口和所述第六端口，用作主輸入從輸出端口，
[0022]在所述串行NAND閃存單元的所述高速模式中，
[0023]所述第一端口，用于清零信號(hào)；
[0024]所述第五端口，用作參考時(shí)鐘端口 ；
[0025]所述第二端口和所述第三端口，用作通道的差分輸入對(duì)；
[0026]所述第四端口和所述第六端口，用作所述通道的差分輸出對(duì)。
[0027]本發(fā)明通過在串行接口 NAND閃存單元中使用包含高速串行接口的串口 NAND閃存輸入輸出模塊，能夠提高串行接口 NAND閃存單元的傳輸速度。
【專利附圖】
【附圖說明】
[0028]圖1是現(xiàn)有技術(shù)的串行接口 NAND閃存單元的數(shù)據(jù)傳輸示意圖；
[0029]圖2是現(xiàn)有技術(shù)的串行接口 NAND閃存單元的結(jié)構(gòu)示意圖；
[0030]圖3是現(xiàn)有技術(shù)的串行接口 NAND閃存單元的端口的信號(hào)示意圖；
[0031]圖4a是本發(fā)明實(shí)施例的串行接口 NAND閃存單元的高速串行接口的數(shù)據(jù)傳輸示意圖；
[0032]圖4b是本發(fā)明實(shí)施例的優(yōu)選實(shí)施方式的串行接口 NAND閃存單元的高速串行接口的數(shù)據(jù)傳輸示意圖；以及
[0033]圖5是本發(fā)明實(shí)施例的優(yōu)選實(shí)施方式的串行接口 NAND閃存單元的串行器/解串器接口的結(jié)構(gòu)示意圖；
[0034]圖6是本發(fā)明實(shí)施例的串行接口 NAND閃存單元的端口的信號(hào)示意圖。
【具體實(shí)施方式】
[0035]下面結(jié)合附圖并通過【具體實(shí)施方式】來進(jìn)一步說明本發(fā)明的技術(shù)方案?？梢岳斫獾氖?，此處所描述的具體實(shí)施例僅僅用于解釋本發(fā)明，而非對(duì)本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關(guān)的部分而非全部內(nèi)容。
[0036]圖4a是本發(fā)明實(shí)施例的串行接口 NAND閃存單元的高速串行接口的數(shù)據(jù)傳輸示意圖。如圖4a所示，本發(fā)明實(shí)施例提供了一種串行接口 NAND閃存單元41，包含NAND存儲(chǔ)陣列411、并行接口緩存412和緩存控制器413，還包括:串口 NAND閃存輸入輸出模塊414，包含高速串行接口，所述高速串行接口用于對(duì)數(shù)據(jù)進(jìn)行解碼輸入和譯碼輸出，所述串口 NAND閃存輸入輸出模塊414與所述輸入輸出控制模塊415、所述緩存控制器413和所述并行接口緩存412互聯(lián)。本發(fā)明實(shí)施例的高速串行接口通常要達(dá)到400兆字節(jié)/秒以上的傳輸速度。
[0037]其中，緩存控制器413用于控制由輸入輸出進(jìn)來的指令和數(shù)據(jù)，并經(jīng)過解析使之轉(zhuǎn)換為內(nèi)部操作控制信號(hào)；并行接口緩存412用于緩存與NAND存儲(chǔ)陣列411交互的數(shù)據(jù)；NAND存儲(chǔ)陣列411用于存儲(chǔ)數(shù)據(jù)。
[0038]優(yōu)選地，所述高速串行接口為G字節(jié)/秒量級(jí)速度的接口。所述高速串行接口可以為串行器/解串器接口或DDR接口。
[0039]本發(fā)明通過在串行接口 NAND閃存單元中使用包含高速串行接口的串口 NAND閃存輸入輸出模塊，能夠提高串行接口 NAND閃存單元的傳輸速度?？梢赃_(dá)到G字節(jié)/秒。
[0040]圖4b是本發(fā)明實(shí)施例的優(yōu)選實(shí)施例方式的串行接口 NAND閃存單元的高速串行接口的數(shù)據(jù)傳輸示意圖。
[0041]在本發(fā)明實(shí)施例的一個(gè)優(yōu)選實(shí)施方式中，如圖4b所示，串行接口 NAND閃存單元41還包含:輸入輸出(1)控制模塊415，輸入輸出(1)控制模塊415用于接收主控裝置42輸入的數(shù)據(jù)，控制所述緩存控制器413，并且所述輸入輸出控制模塊415用于控制所述串行NAND閃存單元的高速模式和普通模式之間的轉(zhuǎn)換。其中，由用戶通過主控裝置42使用發(fā)送指令等方式告知串行接口 NAND閃存單元41需要進(jìn)入的模式，然后由1控制模塊415來切換選擇的模式為普通模式還是高速模式。
[0042]圖5是本發(fā)明實(shí)施例的優(yōu)選實(shí)施方式的串行接口 NAND閃存單元的串行器/解串器接口的結(jié)構(gòu)示意圖。如圖5所示，串行器/解串器接口包含串行器(SERializer)4141和解串器(DESerializer) 4142，其中，所述串行器4141用于將接收到的非全擺幅數(shù)據(jù)(也稱為小擺幅數(shù)據(jù)，也就是小于全擺幅的數(shù)據(jù))進(jìn)行編碼而進(jìn)行存儲(chǔ)，所述解串器4142用于將所述全擺幅數(shù)據(jù)進(jìn)行譯碼而進(jìn)行輸出。
[0043]假設(shè)高速串行接口為串行器/解串器接口，串行接口 NAND閃存單元運(yùn)行的輸入過程和輸出過程詳細(xì)如下:
[0044]輸入過程:10控制模塊415接收主控裝置42發(fā)送的小擺幅數(shù)據(jù)信號(hào)，在參考時(shí)鐘的控制下，消除輸入差分信號(hào)的抖動(dòng)誤差，并由串行器4141通過輸入l_t和輸入l_c接收該小擺幅數(shù)據(jù)信號(hào)，并且將該小擺幅數(shù)據(jù)信號(hào)進(jìn)行解碼處理變?yōu)槿珨[幅的數(shù)據(jù)信號(hào)而進(jìn)行存儲(chǔ)，然后通過緩存控制器413將解碼處理后的數(shù)據(jù)進(jìn)行轉(zhuǎn)換并存入數(shù)據(jù)緩存中，最后將緩存的數(shù)據(jù)傳輸?shù)讲⑿薪涌诰彺?12中，并且存入NAND存儲(chǔ)陣列411中。
[0045]輸出過程:當(dāng)數(shù)據(jù)需要輸出時(shí)，從NAND存儲(chǔ)陣列411讀取數(shù)據(jù)到并行接口緩存412中，再由高速串行接口的解串器4142通過反向譯碼，將全擺幅的數(shù)據(jù)信號(hào)變?yōu)樾[幅數(shù)據(jù)信號(hào)，從并行接口緩存412中輸出到輸出端口。
[0046]圖6是本發(fā)明實(shí)施例的串行接口 NAND閃存單元的端口的信號(hào)示意圖。如圖6所示，所述串行NAND閃存單元可以包含:第一端口、第二端口、第三端口、第四端口、第五端口和第六端口。
[0047]在所述串行NAND閃存單元的所述普通模式中，所述第一端口用于片選信號(hào)；所述第五端口用作時(shí)鐘端口 ；所述第二端口和所述第三端口用作主輸出從輸入端口 ；所述第四端口和所述第六端口用作主輸入從輸出端口。
[0048]在所述串行NAND閃存單元的所述高速模式中，所述第一端口，用于清零信號(hào)；所述第五端口，用作參考時(shí)鐘端口 ；所述第二端口和所述第三端口，用作通道的差分輸入對(duì)；所述第四端口和所述第六端口，用作所述通道的差分輸出對(duì)。
[0049]其中，具體地，在普通模式下，第一端口為片選信號(hào)端口，用于使能芯片；在高速模式下，第一端口為清零信號(hào)端口，用于清除目前的數(shù)據(jù)傳輸狀態(tài)。
[0050]在普通模式下，第五端口為“時(shí)鐘”信號(hào)輸入端口 ；在高速模式下，第五端口被復(fù)用為“參考時(shí)鐘”輸入端口。
[0051]在普通模式下，第四端口和第六端口為全擺幅數(shù)據(jù)信號(hào)的主輸入/從輸出2和主輸入/從輸出3 ;在高速模式下，第四端口和第六端口是通道的差分輸入對(duì)，表示為輸入1_c/輸入l_t，此差分輸入對(duì)作為數(shù)據(jù)輸入，擺幅較小。
[0052]在普通模式下，第二端口和第三端口為全擺幅數(shù)據(jù)信號(hào)的主輸出/從輸入I和主輸入/從輸出I;在高速模式下，第二端口和第三端口是通道的差分輸出對(duì)，表示為輸出1_c/輸出l_t，此差分輸入對(duì)作為數(shù)據(jù)輸出，擺幅較小。
[0053]需要注意的是，本發(fā)明實(shí)施例提出的串行Nand閃存單元，不限于圖4、圖5和圖6所示，可根據(jù)實(shí)際靈活選擇輸入輸出的通道個(gè)數(shù)和位置、端口的個(gè)數(shù)和所有信號(hào)在普通模式和高速模式下的復(fù)用形式，也不局限于上述實(shí)施例中的連接關(guān)系和命名，僅為舉例說明使用的具體實(shí)施例。
[0054]本發(fā)明實(shí)施例的普通模式的數(shù)據(jù)傳輸速度受時(shí)鐘控制，時(shí)鐘頻率在百兆赫茲(MHz)量級(jí)，兼容標(biāo)準(zhǔn)SPI模式，雙口(Dual) SPI模式，四口(Quad) SPI等模式。本發(fā)明實(shí)施例的高速模式的數(shù)據(jù)傳輸采用高速串行接口，比如串行器/解串器(serdes )接口，DDR接口等，傳輸速度在G字節(jié)/秒量級(jí)。
[0055]當(dāng)主控裝置42選擇高速模式進(jìn)行數(shù)據(jù)輸入時(shí)，本發(fā)明實(shí)施例的串行接口 NAND閃存單元41通過1控制模塊415來控制內(nèi)部電路由普通模式切換到高速模式。在高速模式下，經(jīng)過參考時(shí)鐘的校正，通過高速串行接口進(jìn)行高速傳輸，再通過緩存控制器413，將高速的數(shù)據(jù)進(jìn)行轉(zhuǎn)換并存入數(shù)據(jù)緩存中，最后將緩存的數(shù)據(jù)傳輸?shù)讲⑿薪涌诰彺?12中，并且存入NAND存儲(chǔ)陣列411中。數(shù)據(jù)需要輸出時(shí)，從NAND存儲(chǔ)陣列411讀取數(shù)據(jù)到并行接口緩存412中，再由高速串行接口進(jìn)行高速輸出，從并行接口緩存412中輸出到輸出端口。
[0056]當(dāng)主控裝置42選擇普通模式進(jìn)行數(shù)據(jù)輸入輸出時(shí)，可以進(jìn)行標(biāo)準(zhǔn)SPI模式，雙口(Dual) SPI模式，四口(Quad) SPI模式進(jìn)行輸入輸出。
[0057]本發(fā)明實(shí)施例通過在串彳丁接口 NAND閃存單兀中使用聞速串彳丁接口，能夠提聞串行接口 NAND閃存單元的傳輸速度，可以達(dá)到G字節(jié)/秒量級(jí)，而且吞吐率相應(yīng)提高。本發(fā)明實(shí)施例還可以實(shí)現(xiàn)高速模式和普通模式的切換，而且普通模式還可以兼容傳統(tǒng)串口的單口傳輸，雙口傳輸，四口傳輸三個(gè)模式，不僅大大提高了數(shù)據(jù)傳輸速度，而且提高了芯片應(yīng)用的靈活性。而且，高速串行接口兼容SPI NAND閃存，并且相對(duì)于UFS和eMMC來說，節(jié)省了開銷，降低了成本。
[0058]以上僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種串行接口 NAND閃存單元，包含NAND存儲(chǔ)陣列、并行接口緩存和緩存控制器，其特征在于，還包括: 串口 NAND閃存輸入輸出模塊，包含高速串行接口，所述高速串行接口用于對(duì)數(shù)據(jù)進(jìn)行解碼輸入和譯碼輸出，所述串口 NAND閃存輸入輸出模塊與所述緩存控制器和所述并行接口緩存互聯(lián)。
2.根據(jù)權(quán)利要求1所述的串行接口NAND閃存單元，其特征在于，所述高速串行接口為G字節(jié)/秒量級(jí)速度的接口。
3.根據(jù)權(quán)利要求1所述的串行接口NAND閃存單元，其特征在于，所述高速串行接口為串行器/解串器接口或DDR接口。
4.根據(jù)權(quán)利要求3所述的串行接口NAND閃存單元，其特征在于，所述串行器/解串器接口包含串行器和解串器，其中，所述串行器用于將接收到的非全擺幅數(shù)據(jù)進(jìn)行編碼而進(jìn)行輸入，所述解串器用于將所述全擺幅數(shù)據(jù)進(jìn)行譯碼而進(jìn)行輸出。
5.根據(jù)權(quán)利要求1所述的串行接口NAND閃存單元，其特征在于，還包含: 輸入輸出控制模塊，用于接收主控裝置輸入的數(shù)據(jù)，控制所述緩存控制器，并且用于控制所述串行NAND閃存單元的高速模式和普通模式之間的轉(zhuǎn)換。
6.根據(jù)權(quán)利要求5所述的串行接口NAND閃存單元，其特征在于，所述串行NAND閃存單元包含第一端口、第二端口、第三端口、第四端口、第五端口和第六端口， 在所述串行NAND閃存單元的所述普通模式中， 所述第一端口，用于片選信號(hào)； 所述第五端口，用作時(shí)鐘端口 ； 所述第二端口和所述第三端口，用作主輸出從輸入端口 ； 所述第四端口和所述第六端口，用作主輸入從輸出端口， 在所述串行NAND閃存單元的所述高速模式中， 所述第一端口，用于清零信號(hào)； 所述第五端口，用作參考時(shí)鐘端口 ； 所述第二端口和所述第三端口，用作通道的差分輸入對(duì)； 所述第四端口和所述第六端口，用作所述通道的差分輸出對(duì)。
【文檔編號(hào)】G11C7/10GK104424992SQ201310390630
【公開日】2015年3月18日 申請(qǐng)日期:2013年8月30日 優(yōu)先權(quán)日:2013年8月30日
【發(fā)明者】蘇志強(qiáng), 劉會(huì)娟 申請(qǐng)人:北京兆易創(chuàng)新科技股份有限公司