具有雙間隔件的一晶體管和一阻變隨機存取存儲器的結構的制作方法

具有雙間隔件的一晶體管和一阻變隨機存取存儲器的結構的制作方法
【專利摘要】本發明提供了具有雙間隔件的一晶體管和一阻變隨機存取存儲器的結構，并且還提供了一種阻變隨機存取存儲器(RRAM)單元及其制造方法。RRAM單元包括晶體管和RRAM結構。RRAM結構包括：底電極，具有通孔部分和頂部；阻變材料層，位于底電極上并且其寬度與底電極的頂部的寬度相同；覆蓋層，位于底電極上方；第一間隔件，圍繞覆蓋層和頂電極；第二間隔件，圍繞底電極的頂部和第一間隔件；以及頂電極。RRAM單元還包括將RRAM結構的頂電極連接至金屬層的導電材料。
【專利說明】具有雙間隔件的一晶體管和一阻變隨機存取存儲器的結構
【技術領域】
[0001]本發明涉及半導體器件，更具體地，涉及阻變隨機存取存儲器(RRAM)器件結構和制造該RRAM器件的方法。
【背景技術】
[0002]在集成電路(IC)器件中，阻變隨機存取存儲器(RRAM)是用于下一代非易失性存儲器件的新興技術。RRAM是包括RRAM單元陣列的存儲器結構，每一個RRAM單元都采用阻抗值而不是電荷來存儲數據位。具體地，每一個RRAM單元都包括阻變材料層，可調節阻變材料層的阻抗來表示邏輯“O”或邏輯“I”。RRAM器件的工作原理是:通常為絕緣的電介質可通過施加足夠高的電壓后形成的細絲(filament)或導電通路而導電。細絲或導電通路的形成是RRAM的形成操作或形成工藝。足夠高的電壓是‘形成’電壓。導電通路的形成可由包括缺陷、金屬遷移和其他機理的不同機理而引起。可在RRAM器件中使用各種不同的介電材料。一旦細絲或導電通路形成，通過施加合適的電壓，其可被復位(即，斷開)而引起高阻抗或者被置位(即重新形成)而引起較低的阻抗。存在各種架構來配置RRAM單元陣列。例如，交叉點架構包括在交叉的字線和位線之間配置每一個單元的RRAM。近來，提出的在每一個單元中使一個PPRM與一個晶體管成對的晶體管類型的架構(ITlR)可提高隨機存取時間。然而，還在繼續尋找對ITlR RRAM單元的改進及其制造方法。

【發明內容】

[0003]根據本發明的一個方面，提供了一種阻變隨機存取存儲器(RRAM)單元，包括晶體管、RRAM結構和導電材料。RRAM結構具有:底電極，具有通孔部分和頂部，底電極的通孔部分嵌入在第一 RRAM停止層內；阻變材料層，位于底電極上，其寬度與底電極的頂部的寬度相同；覆蓋層，位于阻變材料層上，其寬度小于阻變材料層的寬度；第一間隔件，圍繞覆蓋層，第一間隔件與阻變材料層對齊；第二間隔件，圍繞阻變材料層和底電極的頂部；頂電極，位于阻變材料層上，其寬度等于覆蓋層的寬度。導電材料將RRAM結構的頂電極連接至金屬層。
[0004]優選地，第一間隔件包括氮化硅或碳化硅。
[0005]優選地，第二間隔件的材料與第一間隔件的材料相同。
[0006]優選地，覆蓋層包括鈦、鉿、鉬或鉭。
[0007]優選地，RRAM結構還具有位于導電材料的一部分、頂電極、阻變材料層和第二間隔件的上方且圍繞導電材料的一部分、頂電極、阻變材料層和第二間隔件的第二 RRAM停止層。
[0008]優選地，第二間隔件的材料與第二 RRAM停止層的材料相同。
[0009]優選地，該RRAM單元還包括位于部分頂電極上方的氮氧化硅層。
[0010]根據本發明的另一方面，提供了一種阻變隨機存取存儲器(RRAM)單元，包括晶體管、RRAM結構和導電材料。RRAM結構具有:底電極；阻變材料層，位于底電極上，其寬度與底電極的寬度相同；覆蓋層；頂電極，位于覆蓋層上；第一保護層，至少圍繞覆蓋層，頂電極和覆蓋層具有相同的寬度且小于底電極的寬度，并且保護層完全設置在阻變材料層上；第二保護層，圍繞第一保護層、阻變材料層和部分底電極。導電材料將RRAM結構的頂電極連接至金屬層。
[0011]優選地，RRAM單元還包括位于晶體管和RRAM結構之間的三個或三個以上的金屬層。
[0012]優選地，阻變材料層包括氧化鉿、氧化鋯、氧化鋁、氧化鎳、氧化鉭或氧化鈦。
[0013]優選地，第一保護層包括氮化硅。
[0014]根據本發明的又一方面，提供了一種制造阻變隨機存取存儲器(RRAM)單元的方法，方法包括:在半導體襯底上形成晶體管；沉積底電極層；沉積阻變材料層；沉積覆蓋層；沉積頂電極層；沉積頂電極保護層；通過圖案化并蝕刻頂電極保護層、頂電極層和覆蓋層來形成頂電極；在頂電極保護層、頂電極和覆蓋層的周圍形成第一間隔件；將第一間隔件和頂電極保護層用作蝕刻掩模，通過圖案化和蝕刻底電極層來形成底電極；以及在底電極和第一間隔件的周圍形成第二間隔件。
[0015]優選地，該方法還包括:在晶體管和底電極層之間形成兩個或兩個以上的金屬互連層。
[0016]優選地，該方法還包括:沉積RRAM停止層和介電層；在介電層和RRAM停止層內蝕刻頂電極通孔；以及用金屬填充頂電極通孔。
[0017]優選地，頂電極層是氮化鉭、氮化鈦或鉬。
[0018]優選地，間隔件包括在底電極的蝕刻過程中比圖案化的硬掩模具有更高蝕刻選擇性的材料。
[0019]優選地，在底電極的蝕刻過程中，頂電極保護層基本被移除。
[0020]優選地，頂電極保護層是氮氧化硅。
[0021]優選地，第一間隔件包括氮化硅、摻碳氮化硅或碳化硅。
[0022]優選地，第一間隔件和第二間隔件包括相同的材料。
【專利附圖】

【附圖說明】
[0023]當參照附圖閱讀時，根據以下詳細描述最好理解本發明的方面。需要強調的是，根據工業的標準慣例，各種部件沒有按照比例繪制。事實上，為了清楚地討論，可隨意增大或減小各個部件的尺寸。
[0024]圖1是根據本發明各個實施例的阻變隨機存取存儲器(RRAM)結構的截面圖。
[0025]圖2是根據各個實施例中本發明的各個方面制造RRAM單元的方法流程圖。
[0026]圖3至圖16是根據本發明各個實施例的處于各個制造階段的部分制造的RRAM結構的截面圖。
【具體實施方式】
[0027]應該理解，為了實現各個實施例的不同特征，以下發明提供了許多不同的實施例或實例。下文描述了部件和配置的具體實例以簡化本發明。當然這些只是實例并不用于限制。而且，本發明可在各個實例中重復參考數字和/或字母。這種重復是為了簡化和清楚但其自身并不表明所討論的各個實施例和/或配置之間的關系。
[0028]此外，本文可使用諸如“在...下方”、“下方”、“在...上方”、“上方”等的空間上
相對術語以便于描述如附圖所示一個元件或部件與另一個元件或部件的關系。除了附圖所示的方向外，空間上相對術語旨在包括器件處于使用或操作中的不同方向。例如，如果將附圖中的器件顛倒，則被描述為在其他元件或部件下方的元件將隨之被定位在其他元件或部件的上方。因此，示例性的術語“在...下方”可包括上方和下方兩個方向。
[0029]圖1是根據本發明各個實施例的嵌入在晶體管上方的多層互連(MLI)結構內的阻變隨機存取存儲器(RRAM)結構的截面圖。RRAM結構100包括位于RRAM停止層102內和RRAM停止層102上方的底電極104A/B、阻變材料層106、覆蓋層108以及頂電極110。底電極由兩部分組成:嵌入在RRAM停止層102內的通孔部分104B以及位于通孔部分和RRAM停止層102上方的頂部104A。金屬/介電層設置在RRAM停止層102下方且包括嵌入在介電層114內的一個或多個金屬部件112。覆蓋層108設置在頂電極110和阻變材料層106之間。第一間隔件124A圍繞覆蓋層108和頂電極110。第二間隔件124B圍繞第一間隔件124A、阻變材料層106和底電極的頂部104A。第二 RRAM停止層116覆蓋頂電極110和第二間隔件124B。接觸材料具有兩部分:通孔接觸件118A和通過第二 RRAM停止層116電連接至頂電極110的金屬部件118B。介電材料120填充第二 RRAM停止層116上方的RRAM結構100之間的區域。另一種介電材料122設置在介電材料120的上方并且金屬部件118B嵌入其中。介電材料120可由與介電材料122和介電層114相同的材料形成。
[0030]根據各個實施例，頂電極110的寬度小于底電極的頂部104A的寬度。覆蓋層108具有與頂電極110相同的寬度。阻變材料層106具有與底電極104A相同的寬度。阻變材料層106和頂電極110的寬度差為第一隔離件124A的寬度。換言之，第一隔離件124A與阻變材料層106和底電極的頂部104A對齊。
[0031]第一隔離件124A在底電極的蝕刻過程中保護覆蓋層并遮擋阻變材料層和底電極。在一些實施例中，第一間隔件124A稱為第一保護層。第一間隔件124A減小或防止了覆蓋層和頂電極處的側壁損壞。當與薄或破壞的阻變材料層結合在一起時，這樣的側壁損壞會形成導致單元泄露的泄露路徑。當RRAM處于高阻態時，由于單元泄漏而讀出低阻。第一間隔件124A有效地使覆蓋層108和阻變材料層106交界的角落區鈍化并防止泄露路徑形成。
[0032]第二間隔件124B在后續的處理和操作中保護阻變材料層106和底電極的頂部104A的側壁。在一些實施例中，第二間隔件124B稱為第二保護層。第二間隔件防止氧氣擴散到RRAM中并生成泄露路徑。這種泄露路徑因為不能保持特定數據而使RRAM存在缺陷。
[0033]如圖1所示，以虛線示出了第一間隔件124A和第二間隔件124B之間的界面。當第一間隔件124A和第二間隔件124B是相同材料時，界面可以是檢測不到的。在一些實施例中，第一間隔件和第二間隔件通過含氟材料的薄膜而分隔開，或者這種材料與第一間隔件的材料相同。在一些實施例中，第一間隔件和第二間隔件包括不同的材料。例如，第一間隔件可以是氮化硅而第二間隔件可以是碳化硅或摻碳氮化硅。當第一間隔件和第二間隔件包括不同的材料時，它們之間的界面可容易地檢測到。
[0034]RRAM結構100具有兩種或多種狀態，每種狀態都具有對應于不同數值的不同電阻值。RRAM結構100響應于施加于RRAM結構100的預定電壓或電流而從一種狀態切換至另一種狀態。例如，RRAM結構100具有稱為“高阻態”的相對較高的阻抗狀態以及稱為“低阻態”的相對較低的阻抗狀態。通過對電極施加預定的電壓或電流，RRAM結構100可從高阻態切換至低阻態或者從低阻態切換至高阻態。
[0035]在具有一個晶體管和一個RRAM(ITIR)的存儲位單元中，底電極104A/B通過MLI電連接至晶體管的漏電極。在一些實施例中，RRAM結構被放置在第四金屬層(M4)和第五金屬層(M5)之間。在其他實施例中，RRAM結構被放置在其他金屬層之間。在又一些其他實施例中，RRAM結構不只一次地被放置在不只兩層的金屬層之間。當RRAM的占用空間(footprint)大于對應晶體管的占用空間使得在RRAM的一層中不能制造一個晶體管一個RRAM的配對時，RRAM結構可被放置多次。
[0036]底電極104A/B 可由金(Au)、鉬(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鶴(W)、銥-鉭合金(Ir-Ta)或銦錫氧化物(ITO)或這些元素的任何合金、這些元素的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物(諸如TaN、TiN、TiAlN、TiW)或它們的組合而制成。底電極104的厚度可在約100-500nm之間。在一些實施例中，底電極包括通孔部分和頂部。通孔部分可包括一層或多層并且可以是針對下方金屬部件的導電勢壘材料。頂部也可包括一層或多層。在一個實施例中，底電極包括氮化鉭層和氮化鈦層。
[0037]阻變材料層106形成在底電極104上且直接接觸底電極104。阻變材料層106的厚度可在約20-100nm之間。阻變材料層可包括W、Ta、T1、N1、Co、Hf、Ru、Zr、Zn、Fe、Sn、Al、Cu、Ag、Mo、Cr中的一種或多種的氧化物。在一些情況下，可包括硅以形成復合材料。在一些實施例中，采用氧化鉿和/或氧化鋯。
[0038]在阻變材料層106上方形成頂電極110。頂電極110可由諸如金(Au)、鉬(Pt)、釕(Ru)、銥(Ir)、鈦(Ti)、鋁(Al)、銅(Cu)、鉭(Ta)、鶴(W)、銥鉭合金(Ir-Ta)或銦錫氧化物(ITO)或這些元素的任何合金、這些元素的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物(諸如TaN、TiN, TiAlN, Tiff)或它們的組合的材料形成。頂電極110的厚度可在約100-500nm 之間。
[0039]通過至少四個電連接來控制ITlR存儲單元，以讀、寫和形成存儲單元。晶體管的柵極接觸件控制導通溝道區的柵極電壓。體接觸件(body contact)可用于連接至半導體襯底并使晶體管接地或偏置。電源線接觸件連接至頂電極110 ;以及位線接觸件連接至晶體管的源極區接觸件。
[0040]在存儲單元“形成”操作中，對底電極104A/B和頂電極110之間的整個RRAM結構施加特定電壓。從位線接觸件至電源線接觸件，通過晶體管提供該電壓。“形成”電壓通常是與用于讀和寫存儲單元的電壓不同的電壓且通常處于較高的絕對值或者具有不同的極性。在一個實例中，壓差可以為3伏特以上，或者約5伏特。在“形成”操作中，可通過體接觸件提供偏壓。在一些實施例中，直接通過MLI而避過與存儲單元相關聯的晶體管提供“形成”電壓。如果由于蝕刻底電極而產生聚合物殘留物和對阻變材料層106的頂面的損傷提供了導通路徑，則電流可通過該路徑泄露而不是橫跨阻變材料層106形成細絲。然而，由于間隔件124A/B (其也可稱為保護層)，靠近覆蓋層108的側壁和/或阻變材料層106的側壁存在的聚合物殘留物和對阻變材料層106頂面的損傷被最小化從而沒有生成這樣的泄露路徑。
[0041]在“形成”操作后，橫跨阻變材料層106設置一個或多個細絲導體。阻變材料層106兩端的電阻為低值并且當晶體管被選擇時可傳輸高電流。在寫操作中，通過傳輸與“形成”電壓不同的電壓來斷開一個或多個細絲導體。在一些實施例中，“寫”電壓可具有與“形成”電壓不同的極性。在一個實例中，壓差約為I伏特。在一個或多個細絲導體斷開后，阻變材料層106兩端的阻抗為高值，因此當晶體管被選擇時，可傳輸低電流或者沒有電流傳輸。后續的寫操作仍然施加比“形成”電壓小的不同電壓以重新連接斷開的細絲導體。通過改變細絲導體，高或低阻抗被存儲在存儲單元中，當電源移除后其不會發生變化。高阻抗或低阻抗可分別讀作“O”或“I”。在讀操作中，橫跨RRAM結構施加“讀”電壓。在一些實例中，“讀”電壓在約0.3伏特至約0.5伏特之間。“讀”電壓比“寫”電壓小很多以避免無意中向存儲單元寫入不同的值。
[0042]存儲單元通常連接至嵌入在邏輯器件中或作為獨立存儲器件的存儲單元陣列。存儲單元陣列被分組為位線和字線。位線接觸件連接至存儲單元陣列的位線并且柵極接觸件連接至存儲單元陣列的字線。
[0043]圖2是根據各個實施例的本發明各個的方面用于制造存儲器件的方法200的流程圖。與截面圖3至圖11結合來討論方法200中的各個操作。在方法200的操作201中，提供了具有晶體管和位于晶體管上方的一層或多層金屬/介電層的半導體襯底。半導體襯底可以是硅襯底。可選地，襯底可包括:諸如鍺的另一種基本半導體、包括碳化硅的化合物半導體、包括硅鍺的合金半導體或它們的組合。在一些實施例中，襯底是絕緣體上半導體(SOI)襯底。襯底可包括諸如P阱和η阱的摻雜區。在本發明中，晶圓是包括半導體襯底以及形成在半導體襯底內和半導體襯底上方并附接至半導體襯底的各種部件的工件。晶圓可處于制造的各個階段中并采用CMOS工藝對其進行處理。通過已知的晶體管制造工藝形成晶體管，并且晶體管可以是諸如多晶硅柵極晶體管或高k金屬柵極晶體管的平面晶體管，或者是諸如鰭式場效晶體管的多柵極晶體管。在晶體管形成后，在晶體管上方形成多層互連(MLI)中的一層或多層金屬/介電層。根據一些實施例，在晶體管上方形成四層金屬/介電層。
[0044]在操作203中，在一層或多層金屬/介電層的上方沉積第一 RRAM停止層。第一RRAM停止層可以是碳化硅、氮氧化硅、氮化硅、摻碳氮化硅或摻碳氧化硅。選擇第一 RRAM停止層以具有與底電極材料不同的蝕刻選擇性。另一種選擇標準是邏輯器件部分(圖3至圖11中的部分303)的設計要求。采用諸如等離子體增強(PE) CVD、高密度等離子體(HDP)CVD、電感耦合等離子體(ICP)CVD或熱CVD的化學汽相沉積(CVD)工藝在平坦化的金屬/介電層上方沉積第一 RRAM停止層。
[0045]在操作205中，在第一 RRAM停止層內圖案化底電極通孔。通過首先在第一 RRAM停止層上方沉積光刻膠、將光刻膠的一部分曝光于輻射、顯影光刻膠然后將光刻膠用作蝕刻掩模在第一 RRAM停止層內蝕刻底電極通孔來形成底電極通孔。在一些實施例中，可使用只有一部分的底電極。例如，整個底電極可嵌入在第一 RRAM停止層內。在這樣的實施例中，底電極通孔被圖案化為具有比下方的金屬部件的寬度大或小的底電極寬度。
[0046]圖3是在操作205后的部分晶圓的截面圖。晶圓300包括RRAM部分301和邏輯器件部分303。在RRAM部分301中執行方法200的各個操作，而在邏輯器件部分303中執行常規的MLI形成。沒有示出在RRAM層下方的晶體管和金屬/介電層。圖3的截面包括金屬/介電層305，其包括金屬部件311和介電材料313。在RRAM部分301和邏輯器件部分303的金屬/介電層305的上方沉積第一 RRAM停止層307。在RRAM部分301的金屬部件311上方的第一 RRAM停止層307內形成底電極通孔309。[0047]返回參照圖2，在操作207中，在底電極通孔內和第一 RRAM停止層上方沉積底電極層。底電極層可以是采用物理汽相沉積(PVD)工藝或鍍工藝所沉積的氮化鉭、氮化鈦、鎢或銅。在一些情況中，可首先沉積襯墊層或勢壘層，然后采用已知的沉積方法中的一種來沉積塊狀材料。因為底電極層沉積填充了底電極通孔并覆蓋了第一 RRAM停止層，所以底電極層的位于底電極通孔上方的部分可具有與不在底電極通孔上方的部分不同的厚度。圖4是在操作207后包括位于第一 RRAM停止層上方的底電極層401的部分晶圓的截面圖。如圖4所示，底電極層401的頂面在底電極通孔上方可以是不均勻的。
[0048]返回參照圖2，在操作209中平坦化底電極。通過化學機械拋光(CMP)工藝執行平坦化。調整平坦化以使底電極頂部的厚度變化最小。參照圖5，底電極層501包括頂部501A和通孔部分501B。在平坦化后，底電極層部分501A的頂面是平的且圖4所示凹陷消失。底電極的頂部501A的高度一致性在操作期間提供了均勻的電場且提高了存儲單元的精度。
[0049]返回參照圖2，在操作211中，在底電極上方順序沉積阻變材料層、覆蓋層、頂電極層和頂電極保護層。RRAM中的阻變材料層是金屬氧化物，其可是氧化鉿、氧化鋯、氧化鋁、氧化鎳、氧化鉭、氧化鈦和其他已知用作阻變材料層的氧化物。金屬氧化物可具有非化學計量的氧與金屬的比率。取決于沉積方法，可調整氧與金屬的比率和其他工藝條件以實現特定的阻變材料層特性。例如，一組條件可產生低“形成”電壓而另一組條件可產生低“讀出”電壓。可沉積金屬氧化物。在一些實施例中，金屬氧化物是過渡金屬氧化物。在其他實施例中，阻變材料層是金屬氮氧化物。
[0050]可通過諸如具有包含金屬和氧的前體的原子層沉積(ALD)的適合技術形成阻變材料層。可使用其他化學汽相沉積(CVD)技術。在另一個實例中，可通過物理汽相沉積(PVD)來形成阻變材料層，諸如具有金屬濺射靶并向PVD室提供氧氣或者可選地提供氮氣的濺射工藝。在又一個實例中，可通過電子束沉積工藝形成阻變材料層。阻變材料層的厚度可在約20埃至約100埃之間的范圍內或者在約40埃至約100埃之間的范圍內。更厚的阻變材料層導致更高的形成電壓。然而，薄阻變材料層如果被過度蝕刻則會容易出現電流泄露且其對表面和厚度的非一致性更加敏感。
[0051]阻變材料層上方的RRAM中的覆蓋層是金屬。在各個實施例中，覆蓋層是例如鈦、鉿、鉬和鉭的金屬。可采用PVD工藝、例如ALD工藝的CVD工藝來沉積覆蓋層。覆蓋層的厚度可在約20埃至約100埃之間的范圍內或者在約40埃至約80埃之間的范圍內。
[0052]頂電極可以是金屬、金屬氮化物、摻雜多晶硅或其他適合的導電材料。例如，頂電極可以是氮化鉭、氮化鈦或鉬。可通過PVD、包括ALD的CVD或其他適合的技術形成頂電極且其厚度在約100埃至約500埃之間的范圍內。可選地，頂電極包括其他適合的導電材料以將器件電連接至用于電路布線的互連結構的其他部分。
[0053]頂電極保護層是用于成形第一間隔件和可選的第二間隔件的硬掩模材料。頂電極保護層的厚度取決于第一間隔件的寬度或阻變材料層和頂電極的寬度差。在一些實施例中，采用氮氧化硅。氮氧化硅與底電極金屬相比具有良好的蝕刻選擇性。可采用包括碳化娃、摻碳氮化娃或氮化娃的其他硬掩模材料。根據一些實施例，沉積厚度大于約200埃的氮
氧化硅層。
[0054]在一些實施例中，這些層被沉積在一個系統內而沒有破壞真空。具體地，這些層中的一層或多層可沉積在相同室內或每一層都沉積在相同真空系統的不同室內。在其他實施例中，采用一個以上的半導體處理系統。圖6是示出從上到下依次為頂電極保護層607、頂電極層605、覆蓋層603、阻變材料層601和底電極501的截面圖。
[0055]返回參照圖2，在操作213中，圖案化頂電極。圖案化包括光刻操作，其中包括沉積光刻膠、通過將光刻膠曝光于輻射來限定圖案以及顯影光刻膠來生成光刻膠圖案。然后，將光刻膠圖案用作蝕刻掩模以保護RRAM結構中的期望部分。如圖7所示，從晶圓的RRAM部分301中移除頂電極保護層的一部分、頂電極的一部分和覆蓋層的一部分。從晶圓的邏輯器件部分303中移除全部的頂電極保護層、頂電極層和覆蓋層。如圖7所示，具有相同寬度的頂電極保護層707、頂電極705和覆蓋層703保留在阻變材料層601的上方。在一些實施例中，覆蓋層和頂電極層可由相同的材料形成，但采用不同的工藝以改變具體的材料特性。在其他實施例中，覆蓋層是金屬而頂電極層是金屬氮化物，例如覆蓋層可以是鈦而頂電極是氮化鉭。蝕刻工藝中到達阻變材料層601時停止。能夠利用者到達新的材料層時檢測蝕刻終止，從而限制過蝕刻的量。因為阻變材料層601可以薄如40埃，所以不能容忍較大的過蝕刻量，因為阻變材料層將被移除或損壞。
[0056]返回參照圖2，在操作215中，在頂電極保護層、頂電極層和覆蓋層的露出部分的周圍形成間隔件。間隔件材料可以是氮化硅、碳化硅或碳氮化硅。間隔件材料是覆蓋頂電極保護層、頂電極和覆蓋層的頂部和側壁的保護膜。如圖8所示，間隔件材料801沉積在邏輯器件部分303和RRAM部分301中的阻變材料層的上方。間隔件材料801共形地涂覆頂電極保護層707、頂電極705和覆蓋層703的側壁。然后，蝕刻間隔件以移除間隔件材料801的平面(field)部分。由于共形沉積的形狀，所以在該蝕刻工藝中移除位于諸如邏輯器件部分303的敞開區內和頂電極705上方的間隔件材料801。如圖9所示，一小部分保留作為第一間隔件901。在后續的蝕刻操作中，第一間隔件901包圍并保護頂電極保護層707、頂電極705和覆蓋層703的側壁以及表面改性層601的頂部。第一間隔件901具有高度Hl和寬度W1。蝕刻后的第一間隔件901的高度和寬度可通過調節沉積和蝕刻參數來調整。在一些實施例中，消耗頂電極保護層707的一小部分以確保平面區內的間隔件材料801被完全移除。根據各個實施例，保留至少約150埃至約200埃之間的頂電極保護層707。
[0057]根據各個實施例，執行間隔件蝕刻而沒有首先進行圖案化，因為可蝕刻共形間隔件材料801的形狀以形成第一間隔件901。然而，可在蝕刻前首先通過圖案化間隔件材料來形成其他第一間隔件。如果使用圖案，則第一間隔件可形成為任何形狀。
[0058]返回參照圖2，在操作217中形成底電極。將第一間隔件901用作蝕刻掩模以移除圖9中的阻變材料層601和底電極層501的一部分，從而形成阻變材料層1003和底電極1005。因為通過蝕刻而沒有使用光刻膠來形成阻變材料層1003和底電極1005，所以使能夠引起單元泄露的阻變材料層1003和底電極1005側壁上的聚合物沉積物最少。在蝕刻過程中，蝕刻劑還攻擊頂電極保護層707的材料，使得隨著底電極的不需要部分被移除，頂電極保護層707也可被消耗。在一些實施例中，保留頂電極保護層707的一小部分，例如，約30埃。然而，即使頂電極保護層707被消耗掉，但第一間隔件1001部分仍然保留。第一間隔件1001部分具有分別小于高度Hl和寬度Wl的高度H2和寬度W2。在一個實例中，W2/W1的比率約為85%。
[0059]返回參照圖2，在操作218中，在底電極、阻變材料層和第一間隔件頂部的周圍形成第二間隔件。第二間隔件的材料可以是氮化硅、碳化硅或碳氮化硅。第二間隔件的材料可以是與第一間隔件相同的材料或不同的材料。如圖11所示，第二間隔件材料1101沉積在邏輯器件部分303和RRAM部分301中。間隔件材料1101共形地涂覆第一間隔件1001、阻變材料層1003和底電極的頂部1005的側壁。然后，蝕刻間隔件以移除間隔件材料1101的平面部分。由于共形沉積的形狀，所以在該蝕刻過程中，諸如邏輯器件部分303的敞開區內和頂電極705上方的間隔件材料1101被移除。如圖12所示，一小部分保留作為第二間隔件1201。第二間隔件1201圍繞并保護第一間隔件1001、阻變材料層1003和底電極的頂部1005的側壁。第二間隔件1201具有高度H3和寬度W3。蝕刻后第二間隔件的高度H3和寬度W3可通過調節沉積和蝕刻參數來調整。在一些實施例中，頂電極保護層707被完全消耗。在其他實施例中，蝕刻頂電極705的一小部分以確保平面區內的間隔件材料1101被完全移除。
[0060]返回參照圖2，在操作219中，沉積第二 RRAM停止層和位于第二 RRAM停止層上方的介電層。第二 RRAM停止層可具有與第一 RRAM停止層相同的材料。第二 RRAM停止層可以是碳化硅、氮氧化硅、氮化硅、摻碳氮化硅或摻碳氧化硅。選擇第二 RRAM停止層以具有與上覆介電層材料不同的蝕刻選擇性。采用諸如等離子體增強(PE)CVD、高密度等離子體(HDP)CVD、電感耦合等離子體(ICP) CVD或熱CVD的化學汽相沉積(CVD)工藝在RRAM結構上方共形地沉積第二 RRAM停止層。共形工藝窗(conformity process window)部分取決于RRAM結構的縱橫比，這取決于頂電極的厚度。因此，在各個實施例中，頂電極的厚度不大于500埃。圖13示出了 RRAM區301中的第二間隔件1201和頂電極705的上方和周圍以及邏輯區303中的第一 RRAM停止層307的上方的第二 RRAM停止層1301。
[0061]在第二 RRAM停止層的上方沉積介電層。介電層可以是與圖3中的金屬/介電層305中的介電材料313相同的材料。介電層可以是氧化硅、諸如多孔氧化硅層的低k氧化硅或其他常用層間介電(ILD)材料。介電層完全填充了 RRAM結構之間的區域且覆蓋了 RRAM結構。
[0062]返回參照圖2，在操作221中平坦化介電層。取決于沉積的方法，介電層可具有不均勻的頂面。在后續的接觸件蝕刻中，不均勻的頂面可導致一些部分中的過蝕刻而在其他部分中蝕刻不足。CMP工藝通常用于平坦化介電層。圖13示出了第二 RRAM停止層1301上方的平坦化的介電層1303。
[0063]在操作223中，圖案化頂電極通孔和接觸件通孔。頂電極通孔從介電層的頂面延伸至頂電極。可以多步執行操作223:第一步，第一圖案化和蝕刻終止于RRAM部分中的第二 RRAM停止層的頂部，以及第二步，蝕刻貫通第二 RRAM停止層至頂電極。采用已知的工藝執行第一步的圖案化和蝕刻。可與邏輯器件的接觸件蝕刻一起來執行后續的蝕刻貫通第二RRAM停止層的步驟。
[0064]然后，在邏輯部分的介電層內圖案化接觸件通孔。接觸件通孔從介電層的頂部延伸至第一 RRAM停止層下方的金屬/介電層中的金屬部件。第一圖案化和蝕刻終止于邏輯部分中的第一 RRAM停止層的頂部，隨后蝕刻貫通第一 RRAM停止層至金屬/介電層中的金屬部件。采用已知的工藝來執行第一步的圖案化和蝕刻。可與RRAM部分的頂電極通孔蝕刻一起來執行后續的蝕刻貫通第一 RRAM停止層的步驟。
[0065]圖14是頂電極通孔蝕刻后的截面圖。RRAM結構被第二 RRAM停止層1301共形覆蓋。介電層1303填充RRAM結構之間的空間且覆蓋RRAM結構。在介電層1303內蝕刻頂電極通孔1401向下至第二 RRAM停止層1301。在所示實施例中，頂電極通孔1401沒有到達頂電極；然而，在后續的操作中，頂電極通孔1401延伸至頂電極以形成與RRAM結構的電連接。
[0066]圖15是在初始頂電極蝕刻和接觸件通孔蝕刻后處于中間階段的RRAM部分301和邏輯器件部分303的截面圖。在圖15的RRAM部分301中，形成頂電極通孔1401，第二 RRAM停止層的一小部分保留在頂電極通孔1401的底部。在圖15的邏輯器件部分303中，形成接觸件通孔1501，第一 RRAM停止層307的一小部分保留在接觸件通孔1501的底部。因為頂電極通孔1401和接觸件通孔1501的深度以及所蝕刻的材料組成都不同，所以可采用兩個光掩模(一個用于圖案化頂電極通孔，另一個用于圖案化接觸件通孔)分別執行頂電極蝕刻和接觸件通孔蝕刻以確保良好的工藝一致性。在一些實施例中，接觸件通孔1501的至少一部分可與頂電極通孔1401同時被蝕刻，隨后掩蓋頂電極通孔1401，并且繼續蝕刻接觸件通孔1501的剩余部分。RRAM部分301中的第二 RRAM停止層1301的剩余部分和邏輯器件部分303中的第一 RRAM停止層307的剩余部分可同時被移除以露出頂電極705和金屬部件311。
[0067]在RRAM存儲單元制造工藝中所使用的若干光掩模在傳統CMOS制造工藝中沒有被使用。第一附加光掩模是用于底電極通孔圖案化的光掩模。第二附加光掩模是用于頂電極圖案化的光掩模。沒有光掩模被用于底電極圖案化，這是因為間隔件被用作蝕刻掩模。第三附加光掩模用于頂電極通孔圖案化。因此，與沒有RRAM結構的傳統CMOS制造工藝相比，本發明中嵌入的RRAM可由三個附加光掩模制成。在一些實施例中，附加光掩模中的一個光掩模可以是在另一操作中所使用掩模，這具有可重復利用圖案。在一些實施例中，可重復利用的圖案可以是反面光刻膠(opposite photoresist)的圖案。例如,在一些實施例中，通過設計RRAM結構，第一附加光掩模可重新用作第三附加光掩模，使得底電極通孔和頂電極通孔完全重疊。在其他實施例中，一個或多個光刻操作中的工藝參數調整可以使所使用的光掩模不能完全重疊。例如，可使用正性光刻膠而不是負性光刻膠(反之亦然)，使得當以一定角度執行曝光操作時形成不同的圖案。
[0068]返回參照圖2，在操作225中，用導電材料(通常是金屬)來填充頂電極通孔和接觸件通孔。除了金屬導體，填充物還可包括一層或多層襯墊或勢壘層。襯墊和/或勢壘可以是導電的且采用CVD或PVD來沉積。可采用PVD或諸如電化學鍍的一種鍍方法來沉積金屬。圖16是部分制造的包括RRAM部分301和邏輯部分303中的RRAM結構的器件的截面圖。填充圖16的頂電極通孔和接觸件通孔以形成頂電極接觸件1601和接觸件1603。
[0069]返回參照圖2，在操作227中，在RRAM的上方形成第二金屬/介電層。可與形成RRAM結構下方的第一金屬/介電層的類似方法形成第二金屬/介電層。在一些實施例中，通過平坦化工藝從頂電極通孔和接觸件通孔的填充物中移除過量的金屬，沉積新的介電材料，在新的介電材料中圖案化并蝕刻金屬線溝槽，并且填充金屬線溝槽以形成第二金屬/介電層。在一些實施例中，甚至在填充頂電極通孔和接觸件通孔之前，圖案化并蝕刻金屬線溝槽。當尺寸是填充工藝允許的尺寸時，一次填充操作可填充接觸件和金屬溝槽。參照圖16，可向頂電極接觸件1601和通孔接觸件1603分別添加金屬線溝槽1605和1607。可選地，如虛線所示，可一起形成金屬線溝槽1605和頂電極接觸件1601，并且可一起形成金屬線溝槽1607和通孔接觸件1603。第一金屬/介電層可以是晶圓上的第四金屬層，并且第二金屬/介電層可以是晶圓上的第五金屬層。在操作227后，根據RRAM部分中本發明的各個實施例，完成圖1中的RRAM結構。
[0070]在一個方面中，本發明涉及一種RRAM單元。該RRAM單元包括:晶體管；RRAM結構，其包括具有通孔部分和頂部的底電極；阻變材料層；覆蓋層，位于阻變材料層上?’第一間隔件，圍繞覆蓋層且與阻變材料層對齊；第二間隔件，圍繞阻變材料層和底電極的頂部和頂電極；以及導電材料，將RRAM結構的頂電極連接至金屬層。底電極的通孔部分嵌入在第一 RRAM停止層中。底電極上的阻變材料層的寬度與底電極的頂部的寬度相同。阻變材料層上的頂電極具有比阻變材料層小的寬度。
[0071]在另一個方面中，本發明涉及一種RRAM單元，該RRAM單元具有晶體管、RRAM結構以及將RRAM結構的頂電極連接至金屬層的導電材料。RRAM結構包括:底電極；阻變材料層，位于底電極上，具有與底電極的寬度相同的寬度；覆蓋層；頂電極，位于覆蓋層上；第一保護層，至少圍繞覆蓋層；以及第二保護層，圍繞第一保護層、阻變材料層和部分底電極。頂電極和覆蓋層具有相同寬度且小于底電極的寬度，并且所述保護層完全設置在阻變材料層上。
[0072]在又一個方面中，本發明涉及一種制造RRAM單元的方法。該方法包括:在半導體襯底上形成晶體管；沉積底電極層；沉積阻變材料層；沉積覆蓋層；沉積頂電極層；沉積頂電極保護層；通過圖案化和蝕刻頂電極保護層、頂電極層和覆蓋層來形成頂電極；在頂電極保護層、頂電極和覆蓋層的周圍形成第一間隔件；將第一間隔件用作蝕刻掩模，通過圖案化和蝕刻底電極層來形成底電極；以及在底電極和第一間隔件的周圍形成第二間隔件。
[0073] 以上概括了幾個實施例的特征。本領域技術人員應該理解，他們可容易地使用本發明作為用于設計或修改用于執行與文中描述的的實施例相同目的和/或實現相同優點的其它工藝和結構的基礎。本領域的技術人員還應該理解這種等效結構不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，他們可做出各種改變、替換和變更。
【權利要求】
1.一種阻變隨機存取存儲器(RRAM)單元，包括: 晶體管； RRAM結構，具有: 底電極，具有通孔部分和頂部，所述底電極的所述通孔部分嵌入在第一 RRAM停止層內； 阻變材料層，位于所述底電極上，其寬度與所述底電極的所述頂部的寬度相同； 覆蓋層，位于所述阻變材料層上，其寬度小于所述阻變材料層的寬度； 第一間隔件，圍繞所述覆蓋層，所述第一間隔件與所述阻變材料層對齊； 第二間隔件，圍繞所述阻變材料層和所述底電極的所述頂部； 頂電極，位于所述阻變材料層上，其寬度等于所述覆蓋層的寬度；以及 導電材料，將所述RRAM結構的所述頂電極連接至金屬層。
2.根據權利要求1所述的RRAM單元，其中，所述RRAM結構還具有位于所述導電材料的一部分、所述頂電極、所述阻變材料層和所述第二間隔件的上方且圍繞所述導電材料的一部分、所述頂電極、所述阻變材料層和所述第二間隔件的第二 RRAM停止層。
3.根據權利要求2所述的RRAM單元，其中，所述第二間隔件的材料與所述第二RRAM停止層的材料相同。
4.根據權利要求1所述的RRAM單元，還包括位于部分所述頂電極上方的氮氧化硅層。
5.一種阻變隨機存取存儲器(RRAM)單元，包括: 晶體管； RRAM結構，具有: 底電極； 阻變材料層，位于所述底電極上，其寬度與所述底電極的寬度相同； 覆蓋層； 頂電極，位于所述覆蓋層上； 第一保護層，至少圍繞所述覆蓋層，所述頂電極和所述覆蓋層具有相同的寬度且小于所述底電極的寬度，并且所述保護層完全設置在所述阻變材料層上； 第二保護層，圍繞所述第一保護層、所述阻變材料層和部分所述底電極；以及 導電材料，將所述RRAM結構的所述頂電極連接至金屬層。
6.根據權利要求5所述的RRAM單元，還包括位于所述晶體管和所述RRAM結構之間的三個或三個以上的金屬層。
7.—種制造阻變隨機存取存儲器(RRAM)單元的方法，所述方法包括: 在半導體襯底上形成晶體管； 沉積底電極層； 沉積阻變材料層； 沉積覆蓋層； 沉積頂電極層； 沉積頂電極保護層； 通過圖案化并蝕刻所述頂電極保護層、所述頂電極層和所述覆蓋層來形成頂電極； 在所述頂電極保護層、所述頂電極和所述覆蓋層的周圍形成第一間隔件；將所述第一間隔件和所述頂電極保護層用作蝕刻掩模，通過圖案化和蝕刻所述底電極層來形成底電極；以及 在所述底電極和所述第一間隔件的周圍形成第二間隔件。
8.根據權利要求7所述的方法，還包括:在所述晶體管和所述底電極層之間形成兩個或兩個以上的金屬互連層。
9.根據權利要求7所述的方法，還包括: 沉積RRAM停止層和介電層； 在所述介電層和所述RRAM停止層內蝕刻頂電極通孔；以及 用金屬填充所述頂電極通孔。
10.根據權利要求7所述的方法，其中，在所述底電極的蝕刻過程中，所述頂電極保護層基本被移 除。
【文檔編號】G11C13/00GK104037187SQ201310228967
【公開日】2014年9月10日 申請日期:2013年6月8日 優先權日:2013年3月6日
【發明者】廖鈺文, 朱文定, 涂國基, 張至揚, 楊晉杰, 陳俠威, 謝靜佩 申請人:臺灣積體電路制造股份有限公司