專利名稱：電荷泵電路及存儲器的制作方法
技術(shù)領域：
本發(fā)明涉及電路設計技術(shù)領域，特別涉及一種電荷泵電路及存儲器。
背景技術(shù)：
隨著半導體技術(shù)的發(fā)展，基于低功耗、低成本的設計要求，存儲器的電源電壓通常比較低，例如2.5VU.8V等。然而，為了實現(xiàn)存儲信息的讀寫，通常需要遠高于電源電壓的編程電壓和擦除電壓，例如8V、11V等。因此，電荷泵電路被廣泛應用于存儲器中，用于通過較低的電源電壓獲得較高的編程電壓和擦除電壓。圖1所示為兩級Dickson電荷泵示意圖。參考圖1,Dickson電荷泵每一個升壓級由一個二極管接法的NMOS管(柵極與漏極連接)、連接于NMOS管源極的電容構(gòu)成，電容的另一端連接于時鐘振蕩電路。其中，每一升壓級的電容為等值的耦合電容，時鐘振蕩電路產(chǎn)生
φ、P的兩相不重疊時鐘，時鐘的幅度一般與電源電壓VDD相等。電荷泵工作時，當P為低電平，電源VDD通過NMOS管對Cl充電，當供為高電平時，Cl上極板電壓跳變?yōu)?*VDD，給C2充電，這樣，電荷就從左邊傳到了右邊。而當P又為低電平時，由于二極管接法NMOS管的單向?qū)ㄐ?，電荷無法從右邊傳輸回左邊，這樣，隨著電荷泵級數(shù)的增加，電荷就源源不斷地從電源傳遞到輸出端，從而得到所需的高壓Vout。圖2所不是現(xiàn)有的一種電荷栗電路應用于存儲器中的結(jié)構(gòu)不意圖。參考圖2,以對存儲陣列進行擦除操作為例進行說明。在需要對存儲陣列16中的存儲單元進行擦除操作時，現(xiàn)有的電荷泵電路輸出的高壓VEP通過擦除控制單元14輸出給譯碼電路15，為譯碼電路15提供偏置電壓，譯碼電路15為存儲陣列16提供擦除電壓?，F(xiàn)有的電荷泵電路包括:時鐘驅(qū)動單元11、升壓單元12、上升擺幅控制單元13和調(diào)整晶體管MN1。所述時鐘驅(qū)動單元11適于輸出頻率固定的時鐘驅(qū)動信號CLK，在所述時鐘驅(qū)動信號CLK的驅(qū)動下，所述升壓單元12輸出升壓電壓HVE。升壓單元12的電路結(jié)構(gòu)可以為圖1所示的兩級Dickson電荷
泵，所述時鐘驅(qū)動信號CLK即為圖1中的P、P兩相不重疊時鐘,所述升壓電壓HVE即為圖1中的高壓Vout。所述上升擺幅控制單元13根據(jù)所述升壓電壓HVE輸出上升擺幅控制信號GRAMP，適于對所述調(diào)整晶體管麗I的柵極進行控制，使所述調(diào)整晶體管麗I源極輸出的高壓VEP的上升速率受到限制，防止所述高壓VEP上升過快而導致存儲單元出現(xiàn)柵氧化層的可靠性問題。為了減小電壓損耗，所述調(diào)整晶體管麗I通常選用零閾值NMOS管。零閾值NMOS管的閾值電壓非常低，接近于零，又被稱為native NMOS0圖3是圖2所示電荷泵電路中各單元輸出信號的波形示意圖。電荷泵電路開啟后，所述時鐘驅(qū)動單元11開始輸出頻率固定的時鐘驅(qū)動信號CLK，在所述時鐘驅(qū)動信號CLK的驅(qū)動下，升壓單元12輸出的升壓電壓HVE經(jīng)過一段時間后達到穩(wěn)定，在上升擺幅控制單元13輸出的上升擺幅控制信號GRAMP的控制下，電荷泵電路輸出的高壓VEP的上升速度明顯放緩。在低功耗系統(tǒng)中，每微秒的單位時間內(nèi)流過系統(tǒng)的電流稱之為峰值電流,基于低功耗的設計需求，系統(tǒng)要求峰值電流不能超過1mA?，F(xiàn)有技術(shù)中，為了滿足峰值電流的要求，圖1所示電荷泵電路中的時鐘驅(qū)動單元11輸出的時鐘驅(qū)動信號CLK的頻率較低。在對存儲陣列16中的存儲單元進行編程或擦除操作時，譯碼電路15與存儲陣列16中存在漏電流，漏電流的總和即是提供編程電壓或擦除電壓的電荷泵電路的漏電流負載。當時鐘驅(qū)動單元11輸出的時鐘驅(qū)動信號CLK的頻率放慢以后，為了滿足漏電流負載的要求，使電荷泵電路各級間電荷轉(zhuǎn)移量不變，每級電荷泵電路需具有較大的電容，以儲存大量電荷，然而，電容增大會造成電荷泵電路面積的增大，不符合電路集成性高的要求。因此，提供一種電路面積小、功耗低的電荷泵電路就成了 一個亟待解決的問題。更多關于低功耗的電荷泵電路的技術(shù)方案可以參考申請?zhí)枮?3156438.0、發(fā)明名稱為高精度低功耗電荷泵電路的中國專利申請文件。
發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種電路面積小、功率損耗低的電荷泵電路。為解決上述問題，本發(fā)明提供了一種電荷泵電路，所述電荷泵電路包括時鐘驅(qū)動單元、升壓單元、上升擺幅控制單元、第一 NMOS管、第一電流鏡單元、第二 NMOS管以及第二電流鏡單元，其中:時鐘驅(qū)動單元，基于第二電流鏡單元輸出的第二鏡像電流形成時鐘驅(qū)動信號并輸出至升壓單元；升壓單元，基于所述時鐘驅(qū)動信號提升電壓，輸出升壓電壓至上升擺幅控制單元和第一電流鏡單元；上升擺幅控制單元，基于所述升壓電壓輸出上升擺幅控制信號至第一 NMOS管的柵極；第一電流鏡單元，包括柵極相連的第一 PMOS管和第二 PMOS管，所述第一 PMOS管的源極和所述第二 PMOS管的源極連接并輸入所述升壓電壓、漏極和柵極均與所述第一 NMOS管的漏極連接，所述第二 PMOS管的漏極輸出第一鏡像電流；所述第一NMOS管的源極為所述電荷泵電路的輸出端，所述第二 NMOS管的柵極輸入第一電壓、漏極與所述第二 PMOS管的漏極連接；第二電流鏡單元，包括柵極相連的第三NMOS管和第四NMOS管，所述第三NMOS管的源極輸入第二電壓、漏極和柵極均與所述第二 NMOS管的源極連接，所述第四NMOS管的源極輸入所述第二電壓、漏極輸出所述第二鏡像電流，所述第二電壓小于所述第一電壓?？蛇x的，所述第一 PMOS管的溝道寬長比大于所述第二 PMOS管的溝道寬長比。可選的，所述第四NMOS管的溝道寬長比大于所述第三NMOS管的溝道寬長比?？蛇x的，所述第一電壓為電源電壓，所述第二電壓為地線電壓。可選的，所述第一 NMOS管為零閾值匪OS管?；谏鲜鲭姾杀秒娐?，本發(fā)明還提供了一種存儲器，所述存儲器包括擦除控制單元、譯碼電路和存儲陣列，還包括上述電荷泵電路。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案提供的電荷泵電路，通過檢測電荷泵電路的漏電流負載控制時鐘驅(qū)動單元輸出的時鐘驅(qū)動信號，使時鐘驅(qū)動信號的頻率自動跟隨電荷泵電路的漏電流負載變化。在電荷泵電路剛開始工作的一段時間內(nèi)，由于檢測到的電荷泵電路的漏電流負載較小，時鐘驅(qū)動單元輸出的時鐘驅(qū)動信號頻率較低；隨著檢測到的電荷泵電路的漏電流負載增大，時鐘驅(qū)動單元輸出的時鐘驅(qū)動信號頻率變高。對于電荷泵電路，在剛開始工作的一段時間內(nèi)，電荷泵電路輸出電壓上升快，但是由于時鐘驅(qū)動信號頻率較低，峰值電流減小，降低了電荷泵電路的功率損耗；當電荷泵電路的漏電流負載增大時，時鐘驅(qū)動信號頻率升高，不用增大電荷泵電路面積即能滿足漏電流負載要求，同時，由于漏電流負載增大限制了電荷泵電路的驅(qū)動能力，峰值電流小，即使時鐘驅(qū)動信號頻率升高也不會增大功率損耗。
圖1是現(xiàn)有技術(shù)Dickson電荷泵示意圖；圖2是現(xiàn)有的一種電荷泵電路應用于存儲器中的結(jié)構(gòu)示意圖；圖3是圖2所示電荷泵電路中各單元輸出信號的波形示意圖；圖4是本發(fā)明實施方式電荷泵電路的結(jié)構(gòu)示意圖；圖5是本發(fā)明實施例時鐘驅(qū)動單元的電路結(jié)構(gòu)示意圖；圖6本發(fā)明實施例電荷泵電路中各單元輸出信號的波形示意圖。
具體實施例方式正如背景技術(shù)中所描述的，現(xiàn)有的電荷泵電路為了滿足峰值電流要求，減小功率損耗，降低了時鐘驅(qū)動單元輸出的時鐘驅(qū)動信號的頻率。當電荷泵電路應用在存儲器中、為存儲器提供編程電壓或擦除電壓時，存儲陣列和譯碼電路中的漏電流構(gòu)成了電荷泵電路的漏電流負載。為了滿足漏電流負載的要求，使電荷泵電路各級間電荷轉(zhuǎn)移量不變，每級電荷泵電路需具有較大的電容，以儲存大量電荷，然而，電容增大會造成電荷泵電路面積的增大，不符合電路集成性高的要求。因此，本技術(shù)方案的發(fā)明人經(jīng)過研究，提供了一種電路面積小、功率損耗低的電荷泵電路。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖和實施例對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。由于電荷泵電路廣泛應用于存儲器中，為存儲器提供進行擦除或編程操作的所需高壓，下面結(jié)合對存儲器進行擦除操作的具體實施例，對本發(fā)明電荷泵電路進行詳細說明。圖4是本發(fā)明實施方式電荷泵電路的結(jié)構(gòu)示意圖。參考圖4，所述電荷泵電路包括時鐘驅(qū)動單元41、升壓單元42、上升擺幅控制單元43、第一 NMOS管MN1、第一電流鏡單元44、第二 NMOS管麗2以及第二電流鏡單元45。時鐘驅(qū)動單元41，基于所述第二電流鏡單元45輸出的第二鏡像電流Ib2形成時鐘驅(qū)動信號并輸出至升壓單元42。所述時鐘驅(qū)動單元41可以為時鐘發(fā)生器，具體電路結(jié)構(gòu)可以是圖5所示的電路。參考圖5，所述時鐘驅(qū)動信號的頻率與所述時鐘驅(qū)動單元41的偏置電流Ib成正相關變化，即所述時鐘驅(qū)動單元41的偏置電流Ib增大時，所述時鐘驅(qū)動信號的頻率升高；所述時鐘驅(qū)動單元41的偏置電流Ib減小時，所述時鐘驅(qū)動信號的頻率降低。需要說明的是，圖5所示的電路結(jié)構(gòu)只是本發(fā)明技術(shù)方案的一個具體實施例，所述時鐘驅(qū)動單元41還可以為其他電路結(jié)構(gòu)。升壓單元42，基于所述時鐘驅(qū)動信號提升電壓，輸出升壓電壓至上升擺幅控制單元43和第一電流鏡單元44。所述升壓單元42是利用電容兩端電壓差不能瞬時變化的特性來實現(xiàn)升壓的，具體結(jié)構(gòu)可以是圖1所示的Dickson電荷泵。上升擺幅控制單元43，基于所述升壓電壓輸出上升擺幅控制信號至第一 NMOS管MNl的柵極。在需要對存儲陣列中的存儲單元進行擦除操作時，電荷泵電路輸出的高壓通過存儲器中的擦除控制單元輸出給譯碼電路，為譯碼電路提供偏置電壓，所述譯碼電路為存儲陣列提供擦除電壓。為了防止所述偏置電壓上升過快而導致存儲單元出現(xiàn)柵氧化層的可靠性問題，需要對電荷泵電路輸出高壓的上升速率進行控制，通過所述上升擺幅控制信號對所述第一 NMOS管MNl的控制，可以限制電荷泵電路輸出高壓的上升速度。第一電流鏡單元44，包括柵極相連的第一 PMOS管MPl和第二 PMOS管MP2，所述第
一PMOS管MPl的源極和所述第二 PMOS管MP2的源極連接并輸入所述升壓電壓、漏極和柵極均與所述第一 NMOS管麗I的漏極連接，所述第二 PMOS管MP2的漏極輸出第一鏡像電流Ibl0所述第一 PMOS管MPl即為所述第一電流鏡單元44的輸入晶體管，所述第二 PMOS管MP2為所述第一電流鏡單元44的輸出晶體管，因此，流過所述第一 NMOS管麗I的電流I leak為所述第一電流鏡單元44的輸入電流，流過所述第二 PMOS管MP2的電流Ibl為所述第一電流鏡單元44的輸出電流。所述第一電流鏡單元44的輸入電流Ileak即為電荷泵電路的漏電流負載，由所述譯碼電路和存儲陣列在存儲器進行擦除操作時產(chǎn)生。在本實施例中，所述第一 PMOS管MPl的溝道寬長比要大于所述第二 PMOS管MP2的溝道寬長比，因此，所述第一鏡像電流Ibl小于所述漏電流負載Ileak，有效地減小了所述第一電流鏡單元44的功率損耗。所述第一NMOS管麗I的源極為所述電荷泵電路的輸出端Out，為了減小電壓損耗，所述第一 NMOS管麗I通常選用零閾值NMOS管。零閾值NMOS管的閾值電壓非常低，接近于零，又被稱為native NMOS0所述第二 NMOS管麗2的柵極輸入第一電壓Vdd、漏極與所述第
二PMOS管MP2的漏極連接。在本實施例中，所述第一電壓Vdd為電源電壓，可以為3.3V、
1.8VU.5V 或 1.2V。第二電流鏡單元45，包括柵極相連的第三NMOS管麗3和第四NMOS管MN4，所述第三NMOS管MN3的源極輸入第二電壓、漏極和柵極均與所述第二 NMOS管MN2的源極連接，所述第四NMOS管MN4的源極輸入所述第二電壓、漏極輸出所述第二鏡像電流Ib2，所述第二電壓小于所述第一電壓Vdd。在本實施例中，所述第二電壓為地線電壓。所述第三NMOS管麗3即為所述第二電流鏡單元45的輸入晶體管，所述第四NMOS管MN4為所述第二電流鏡單元45的輸出晶體管，因此，流過所述第四NMOS管MN4的電流Ib2為所述第二電流鏡單元45的輸出電流，所述第二鏡像電流Ib2的電流方向如圖4所示。在本實施例中，所述第三NMOS管麗3的溝道寬長比要小于所述第四NMOS管MN4的溝道寬長比，因此，所述第二鏡像電流Ib2大于所述第一鏡像電流Ibl。所述第二鏡像電流Ib2作為所述時鐘驅(qū)動單元41的偏置電流Ib的一部分，通過改變所述時鐘驅(qū)動單元41的偏置電流Ib，改變所述時鐘驅(qū)動信號的頻率。需要說明的是，所述第二 NMOS管麗2起鉗位作用，防止所述第二 PMOS管MP2的漏極電壓被所述第三NMOS管MN3拉低，使所述第一電流鏡單元44失去作用。本發(fā)明技術(shù)方案的電荷泵電路，通過使用兩個電流鏡單元(第一電流鏡單元44和第二電流鏡單元45)對電荷泵電路的漏電流負載Ileak進行鏡像，將最終得到的所述第二鏡像電流Ib2作為所述時鐘驅(qū)動單元41的偏置電流Ib的一部分，通過改變所述時鐘驅(qū)動單元41的偏置電流Ib來改變所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號的頻率，使所述時鐘驅(qū)動信號頻率自動跟隨所述漏電流負載Ileak進行調(diào)整。圖6是本發(fā)明實施例電荷泵電路中各單元輸出信號的波形示意圖，CLK表示所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號，HVE表示所述升壓單元42輸出的升壓電壓，GRAMP表示所述上升擺幅控制單元43輸出的上升擺幅控制信號，VEP表示電荷泵電路輸出端Out的電壓，Ileak表示所述漏電流負載。為更好地對本發(fā)明的實施例進行理解，下面結(jié)合附圖對本發(fā)明技術(shù)方案電荷泵電路的工作原理進行說明。參考圖6，假定電荷泵電路在tl時刻開始啟動，由于此時存儲器中的譯碼電路和存儲陣列還未產(chǎn)生漏電流，即所述漏電流負載Ileak為零，因此所述時鐘驅(qū)動單元41的偏置電流Ib較小，所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號CLK的頻率較低。在所述時鐘驅(qū)動信號CLK的驅(qū)動下，所述升壓單元42輸出的升壓電壓HVE呈斜坡上升。所述上升擺幅控制單元43對輸入的所述升壓電壓HVE進行調(diào)整，輸出所述上升擺幅控制信號GRAMP。所述第一 NMOS管在所述上升擺幅控制信號GRAMP的控制下，對所述升壓電壓HVE進行調(diào)整，輸出高壓VEP，電荷泵電路輸出的高壓VEP通過存儲器中的擦除控制單元給譯碼電路提供偏置電壓。在開始的一段時間內(nèi)，由于所述偏置電壓較低，所述漏電流負載Ileak較小，因此，所述時鐘驅(qū)動信號CLK保持較低的頻率。直到t2時刻，隨著電荷泵電路輸出端Out的電壓VEP的增大，所述漏電流負載Ileak經(jīng)過所述第一電流鏡單元44和所述第二電流鏡單元45的鏡像后，得到的所述第二鏡像電流Ib2作為所述時鐘驅(qū)動單元41中的偏置電流Ib的一部分。由于所述偏置電流Ib增大，所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號CLK的頻率升高。在tl時刻與t2時刻的這段時間內(nèi)，電荷泵電路的輸出端Out的電壓VEP上升較快，但是由于所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號CLK的頻率較低，峰值電流減小，降低了電荷泵電路的功率損耗；到t2時刻，所述漏電流負載Ileak較大，所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號CLK的頻率升高，不用增大電荷泵電路面積即能滿足所述漏電流負載Ileak的要求，同時，由于所述漏電流負載Ileak的增大限制了電荷泵電路的驅(qū)動能力，峰值電流小，即使所述時鐘驅(qū)動單元41輸出的時鐘驅(qū)動信號CLK的頻率升高也不會增大功率損耗。本發(fā)明實施例還提供了一種存儲器，包括擦除控制單元、譯碼電路和存儲陣列，還包括上述電荷泵電路。所述電荷泵電路可以為圖4所示的電路結(jié)構(gòu)。綜上所述，本發(fā)明技術(shù)方案提供的電荷泵電路，通過兩個電流鏡單元對電荷泵電路的漏電流負載進行鏡像，通過鏡像得到的電流對產(chǎn)生時鐘驅(qū)動信號的時鐘驅(qū)動單元進行控制，使時鐘驅(qū)動信號的頻率自動跟隨漏電流負載的大小進行變化，減小了電荷泵電路的面積、降低了功率損耗。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護范圍。
權(quán)利要求
1.一種電荷泵電路，其特征在于，包括時鐘驅(qū)動單元、升壓單元、上升擺幅控制單元、第一NMOS管、第一電流鏡單元、第二 NMOS管以及第二電流鏡單元，其中: 時鐘驅(qū)動單元，基于第二電流鏡單元輸出的第二鏡像電流形成時鐘驅(qū)動信號并輸出至升壓單兀； 升壓單元，基于所述時鐘驅(qū)動信號提升電壓，輸出升壓電壓至上升擺幅控制單元和第一電流鏡單元； 上升擺幅控制單元，基于所述升壓電壓輸出上升擺幅控制信號至第一 NMOS管的柵極； 第一電流鏡單元，包括柵極相連的第一 PMOS管和第二 PMOS管，所述第一 PMOS管的源極和所述第二 PMOS管的源極連接并輸入所述升壓電壓、漏極和柵極均與所述第一 NMOS管的漏極連接，所述第二 PMOS管的漏極輸出第一鏡像電流； 所述第一 NMOS管的源極為所述電荷泵電路的輸出端，所述第二 NMOS管的柵極輸入第一電壓、漏極與所述第二 PMOS管的漏極連接； 第二電流鏡單元，包括柵極相連的第三NMOS管和第四匪OS管，所述第三NMOS管的源極輸入第二電壓、漏極和柵極均與所述第二 NMOS管的源極連接，所述第四NMOS管的源極輸入所述第二電壓、漏極輸出所述第二鏡像電流，所述第二電壓小于所述第一電壓。
2.根據(jù)權(quán)利要求1所述的電荷泵電路，其特征在于，所述第一PMOS管的溝道寬長比大于所述第二 PMOS管的溝道寬長比。
3.根據(jù)權(quán)利要求1所述的電荷泵電路，其特征在于，所述第四NMOS管的溝道寬長比大于所述第三NMOS管的溝道寬長比。
4.根據(jù)權(quán)利要求1所述的電荷泵電路，其特征在于，所述第一電壓為電源電壓，所述第二電壓為地線電壓。
5.根據(jù)權(quán)利要求1所述的電荷泵電路，其特征在于，所述第一NMOS管為零閾值NMOS管。
6.一種存儲器，包括擦除控制單元、譯碼電路和存儲陣列，其特征在于，還包括權(quán)利要求I至5任一項所述的電荷泵電路。
全文摘要
一種電荷泵電路及存儲器，所述電荷泵電路包括時鐘驅(qū)動單元、升壓單元、上升擺幅控制單元、第一NMOS管、第一電流鏡單元、第二NMOS管以及第二電流鏡單元，其中，時鐘驅(qū)動單元基于第二鏡像電流形成時鐘驅(qū)動信號并輸出至升壓單元，升壓單元基于所述時鐘驅(qū)動信號輸出升壓電壓至上升擺幅控制單元和第一電流鏡單元，上升擺幅控制單元基于所述升壓電壓輸出上升擺幅控制信號至第一NMOS管的柵極，第一電流鏡單元輸出第一鏡像電流，第二電流鏡單元對所述第一鏡像電流進行鏡像，輸出所述第二鏡像電流。本發(fā)明技術(shù)方案提供的電荷泵電路使時鐘驅(qū)動信號的頻率自動跟隨漏電流負載的大小進行變化，減小了電荷泵電路的面積、降低了功率損耗。
文檔編號G11C5/14GK103107695SQ201310029800
公開日2013年5月15日 申請日期2013年1月25日 優(yōu)先權(quán)日2013年1月25日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司