具有堆疊的存儲器的cpu的制作方法
【專利摘要】一種具有襯底的多芯片封裝，該襯底具有用于連接到外部裝置的電接觸。CPU裸片布置在該襯底上并且與該襯底通信。CPU裸片具有占用該CPU裸片的第一區域的多個處理器核心，以及占用該CPU裸片的第二區域的SRAM高速緩存。DRAM高速緩存布置在CPU裸片上并且與CPU裸片通信。DRAM高速緩存具有多個堆疊的DRAM裸片。該多個堆疊的DRAM裸片與CPU裸片的第二區域基本對準，并且基本不覆蓋CPU裸片的第一區域。還公開了一種多芯片封裝，其具有在襯底上布置的DRAM高速緩存以及在DRAM高速緩存上布置的CPU裸片。
【專利說明】具有堆疊的存儲器的CPU
[0001] 相關申請的奪叉引用及優先權要求
[0002] 本申請要求在2011年12月1日提交的、申請號為61/565709的美國臨時專利申 請的優先權的權益，該美國臨時專利申請的內容通過引用被全部包含于此。
【技術領域】
[0003] 本發明總的涉及半導體裝置，并且特別涉及具有堆疊的存儲器的CPU。
【背景技術】
[0004] 諸如蜂窩電話、便攜式計算機、個人數字助理（PDA)和MP3播放器的移動消費電子 產品的出現，增加了對緊湊的高性能存儲裝置的需求。從使用盡可能最小的裝置以限定的 運行速度所能提供的數據位的數量的角度來說，這些存儲裝置受到越來越嚴格的約束。在 本上下文中，術語"最小"通常指的是由存儲裝置在"橫向"X/Y平面中占用的橫向區域，該 "橫向"Χ/Υ平面例如是由印刷電路板或模塊板的主表面限定的平面。
[0005] 由于在由裝置占用的區域方面的約束，微芯片設計者開始垂直地集成他們的裝置 的數據存儲容量。因此，之前可能在橫向平面中彼此相鄰排列的多個存儲裝置，現在可以在 相對于橫向Χ/Υ平面的Ζ平面中彼此垂直堆疊，從而極大地增加了每區域（該裝置在板上 占用的區域）的存儲密度。
[0006] 通過提供堆疊的芯片之間的更有效的通信并且通過進一步減少由裝置占用的區 域，制備硅通孔（TSV)的最新發展已經促進了向垂直堆疊的半導體存儲裝置發展的趨勢。 大部分3-D堆疊技術僅關注垂直方向上的芯片級集成。一個性能瓶頸起因于在越來越快的 微處理器和主存儲器（通常為DRAM)的相對固定延遲時間之間的速度差異。為了緩解該性 能瓶頸，已試圖將存儲器I/O接口改進為與不斷加速的CPU性能保持同步。然而，另一個限 制因素是CPU和存儲器之間的距離，該距離導致信號畸變和信號完整性退化，并且增加了 由I/O信號連接產生的功率消耗。如果將存儲裝置和CPU彼此相鄰地安裝到同一個板上， 則CPU和存儲裝置之間的距離是由這些裝置的物理維度限制的。可以通過堆疊存儲裝置和 CPU來減小該距離。兩種常用堆疊布置是存儲器在CPU之上（圖1)和CPU在存儲器之上 (圖2)。圖1的布置在熱量耗散方面有缺陷，這是因為來自CPU的熱量必須通過DRAM堆疊 進行傳導以到達熱沉（heat sink)。然而，圖2的布置要求CPU使用TSV通過介于中間的 DRAM堆疊與外部裝置（經由板）通信，從而增加了 DRAM堆疊的TSV開銷并且相應地減少了 存儲容量。
[0007] CPU芯片的處理器核心在正常運行期間消耗大量的功率并且產生熱量。CPU芯片 的處理器核心會生成比該芯片較冷部分（例如分配給第2級（L2)SRAM高速緩存的區域）溫 度高約30°C (約55° F)的熱點，這并不奇怪。該高溫會對相鄰DRAM裝置的性能造成負面 影響，DRAM裝置本質上對溫度很敏感，并且其本身在運行期間消耗大量的功率。較高的溫度 導致存儲器性能的退化、需要更頻繁的刷新周期，并且增加了 DRAM裝置中的功率消耗。由 于多個發熱裸片彼此靠近并且需要共享熱沉，因此堆疊的布置加劇了散熱問題。熱量問題 是對于DRAM堆疊的最大可接受高度的一個限制性因素，從而限制了 CPU可用的存儲容量， 并且對所提供的DRAM芯片的正常運行造成了不利影響。
[0008] 調控熱量問題的一個方法是配置CPU使得熱點更均勻地分布在由處理器核心占 用的區域上。然而，這樣做增加了設計復雜性，并且可能與CPU中的優化邏輯塊布局相沖 突。此外，當將CPU和DRAM堆疊到一起時這個方法帶來的好處有限，這是因為DRAM仍然面 臨總體相同的熱量。
[0009] 因此，需要提供一種CPU和DRAM存儲器的堆疊的布置，其中堆疊的DRAM存儲器面 臨減少的熱效應。
[0010] 還需要提供一種有效散熱的CPU和DRAM存儲器的堆疊的布置。
【發明內容】
[0011] 本發明的一個目的是解決現有技術的一個或多個缺陷。
[0012] 本發明的另一個目的是提供一種具有與多個堆疊的DRAM芯片堆疊的CPU芯片的 多芯片封裝布置，其中DRAM芯片的位置和尺寸被設置為基本不覆蓋CPU芯片的處理器核 心。
[0013] 本發明的另一個目的是提供一種具有與多個堆疊的DRAM芯片堆疊的CPU芯片的 多芯片封裝布置，其中，DRAM芯片的位置和尺寸被設置為基本僅覆蓋CPU芯片的高速緩存 部分。
[0014] 在一個方面，多芯片封裝包括具有用于連接到外部裝置的電接觸的襯底。CPU裸 片布置在所述襯底上且與所述襯底通信。所述CPU裸片具有占用所述CPU裸片的第一區域 的多個處理器核心；以及占用所述CPU裸片的第二區域的SRAM高速緩存。DRAM高速緩存 布置在所述CPU裸片上且與所述CPU裸片通信。所述DRAM高速緩存包括多個堆疊的DRAM 裸片。所述多個堆疊的DRAM裸片與所述CPU裸片的第二區域基本對準。所述多個堆疊的 DRAM裸片基本不覆蓋所述CPU裸片的第一區域。
[0015] 在另一個方面，塊狀材料布置在所述CPU裸片上且與所述CPU裸片的第一區域基 本對準。
[0016] 在另一個方面，所述塊狀材料具有與所述多個堆疊的DRAM裸片的上表面基本共 面的上表面。
[0017] 在另一個方面，芯片布置在所述塊狀材料的上表面和所述多個堆疊的DRAM裸片 的上表面上，所述芯片與所述CPU裸片通信。
[0018] 在另一個方面，所述芯片與所述多個DRAM裸片經由硅通孔（TSV)與所述CPU裸片 通信。
[0019] 在另一個方面，至少一些TSV穿過所述塊狀材料。
[0020] 在另一個方面，熱沉布置在所述多個堆疊的DRAM裸片的上表面上。
[0021] 在另一個方面，熱沉布置在所述CPU裸片的第一區域的上表面上。
[0022] 在另一個方面，熱沉布置在所述塊狀材料的上表面上。
[0023] 在另一個方面，熱沉布置在所述塊狀材料的上表面和所述多個堆疊的DRAM裸片 的上表面上。
[0024] 在另一個方面，至少一個裸片布置在所述CPU裸片上且與所述CPU裸片的第一區 域基本對準，所述至少一個裸片包括至少一個附加的處理器核心。
[0025] 在另外的方面，多芯片封裝包括具有用于連接到外部裝置的電接觸的襯底。DRAM 高速緩存布置在所述襯底上且與所述CPU裸片通信。所述DRAM高速緩存包括多個堆疊的 DRAM裸片。塊狀材料布置在所述襯底上。CPU裸片布置在所述DRAM高速緩存和所述襯底 上。所述CPU裸片與所述襯底通信。所述CPU裸片包括占用所述CPU裸片的第一區域的多 個處理器核心；以及占用所述CPU裸片的第二區域的SRAM高速緩存。所述多個堆疊的DRAM 裸片與所述CPU裸片的第二區域基本對準。所述塊狀材料與所述CPU裸片的第一區域基本 對準。
[0026] 在另一個方面，所述塊狀材料具有與所述多個堆疊的DRAM裸片的上表面基本共 面的上表面。
[0027] 在另一個方面，所述襯底和所述多個DRAM裸片經由硅通孔（TSV)與所述CPU裸片 通信。
[0028] 在另一個方面，至少一些TSV穿過所述塊狀材料。
[0029] 在另一個方面，熱沉布置在所述CPU裸片的上表面上。
[0030] 在另一個方面，至少一個裸片布置在所述塊狀材料的上表面上且與所述CPU裸片 的第一區域基本對準。所述至少一個裸片包括至少一個附加的處理器核心。
[0031] 根據下面的描述、附圖和所附權利要求，本發明實施例的附加和/或可選的特征、 方面和優點將變得顯而易見。
【專利附圖】
【附圖說明】
[0032] 圖1是根據現有技術實施例的存儲器在CPU之上的堆疊布置的示意圖；
[0033] 圖2是根據現有技術實施例的CPU在存儲器之上的堆疊布置的示意圖；
[0034] 圖3是根據一個實施例的CPU芯片的示意圖；
[0035] 圖4是根據第一實施例的存儲器在CPU之上的堆疊布置的示意側視圖；
[0036] 圖5是圖4的堆疊布置的透視圖；
[0037] 圖6是圖4的堆疊布置的分解視圖；
[0038] 圖7是根據第二實施例的存儲器在CPU之上的堆疊布置的示意側視圖；
[0039] 圖8是根據第三實施例的存儲器在CPU之上的堆疊布置的示意側視圖；以及
[0040] 圖9是根據第四實施例的CPU在存儲器之上的堆疊布置的示意側視圖。
【具體實施方式】
[0041] 總的參考圖3-6,將根據第一實施例描述多芯片封裝（MCP) 100。在襯底104上安 裝CPU芯片102,該襯底104經由球柵陣列106連接到外部裝置（未示出）。可以預見的是， 可替代地，襯底104可以使用任何其他適當形式的電接觸（例如引腳）電連接到外部裝置。 CPU芯片102包括處理器區域108,處理器區域108包含兩個核心處理器110,每個核心處理 器110具有其相應的第1級（LI)高速緩存112。可以預見的是，可替代地，CPU芯片102可 以具有單個核心處理器110或者具有多于兩個的核心處理器110。CPU芯片102還包括非 核心區域114,該非核心區域114被用作高速緩存區域并且包括第2級（L2) SRAM高速緩存 116和關聯電路以及其它設備。可預見的是，可選擇其他已知類型的存儲器用于L2高速緩 存116,或者該非核心區域可替代地可以包括用于支持核心處理器110的其他邏輯電路。處 理器區域108和非核心區域114中的每一個可占用CPU芯片102約一半的面積，然而應理 解，每個區域的比例可根據CPU芯片102的期望性能特征而變化。使用用于將每個DRAM芯 片118附著到相鄰芯片的任何適合的已知方法，將多個DRAM芯片118堆疊在CPU芯片102 的上表面120上。盡管在各個實施例中示出了三個或四個DRAM芯片118,但應理解，可以 根據需要堆疊任何數量的DRAM芯片118,以實現針對特定MCP 100的期望存儲容量。DRAM 芯片118的大小約為CPU芯片102的非核心區域114的大小，并且DRAM芯片118被堆疊在 CPU芯片102的非核心區域114上，使得在堆疊 DRAM芯片118時，該DRAM芯片118基本上 僅覆蓋非核心區域114并且基本上沒有覆蓋處理器區域108。因此，底部的DRAM芯片118 僅與CPU芯片102的相對較冷的非核心區域114接觸，而不是與CPU芯片102的相對較熱的 處理器區域108接觸。在該布置中，較少的熱量從CPU芯片102傳導到DRAM芯片118的堆 疊，其結果是降低了溫度并且提高了 DRAM芯片118的性能，以及使得在熱量對性能的影響 變為不可接受之前能夠堆疊更多數量的DRAM芯片118。如果期望增加處理器能力，則可將 具有一個或多個附加核心處理器110的裸片128堆疊到CPU芯片102的處理器區域108的 上方。在CPU芯片102的處理器區域108的上方堆疊包含附加處理器110的至少一個裸片 128,可使非核心區域114能夠占用CPU芯片102的更大比例的區域，從而使得更大的DRAM 芯片118能夠堆疊到CPU芯片102上而不會覆蓋處理器區域108。
[0042] 在芯片102的處理器區域108上布置一層塊狀材料122,例如塊狀硅。塊狀材料 122充當間隔裝置，以創建形狀更一致的封裝，并且還可以提供其他功能。塊狀材料122的 熱傳導性可改善由核心處理器110在運行期間產生的熱量的耗散，以及可在將封裝組件 140應用到整個裝配件之后，將熱沉（圖5)布置在塊狀材料122的上表面上，以便進一步 增強其散熱性能。如果塊狀材料122的上表面與DRAM芯片118的堆疊的上表面大致共面 (如圖4所示），也可以在DRAM芯片118的堆疊的上表面上布置熱沉130。
[0043] 在該配置中，CPU芯片102可使用從CPU芯片102的非核心區域114(其位于DRAM 芯片118正下方）延伸出去的硅通孔（TSV) 126(圖6所示），與每個DRAM芯片118通信，其 結果是獲得允許在DRAM芯片118與SRAM高速緩存116之間快速通信的短信號路徑。CPU 芯片102經由球柵陣列106與外部裝置通信。在該布置中，可經由到達熱沉的沒有經過其 他設備的熱路徑來對核心處理器110和DRAM芯片118直接進行散熱。盡管該布置導致每 個DRAM芯片118的區域減小，但DRAM芯片118與核心處理器110的改進的熱絕緣使得能 夠堆疊更多的DRAM芯片118。因此，可在保持可接受的運行溫度的同時，保持或增加存儲容 量，其進而導致DRAM芯片118的性能和可靠性提高。
[0044] 現參考圖7,除了省略了塊狀材料122之外，根據第二實施例的MCP200與圖3的 MCP 100類似。對應的部分被給予對應的附圖標記，并且將不再詳細描述。在該配置中，可 選地，可在處理區域108和頂部DRAM芯片118的上表面124之上直接放置單獨的熱沉232、 234,從而相對于圖1和2的配置對核心處理器110和DRAM芯片118提供了改進的散熱。
[0045] 現參考圖8,根據第三實施例的MCP 300與圖3的MCP 100類似。對應的部分被 給予對應的附圖標記，并且將不再詳細描述。塊狀材料122層的高度與DRAM芯片118的堆 疊的高度近似相等，以便于封裝MCP 300。在DRAM芯片118和塊狀材料122的上方堆疊附 加的芯片326,芯片326可以是具有相對較低的熱敏性以及相對較低的生熱性的芯片，例如 MEMS芯片或基于隨機邏輯的芯片。CPU芯片102可經由穿過塊狀材料122的TSV 126與芯 片326通信，從而減少DRAM芯片118的TSV開銷。可預見的是，另外地或者可替代地，可在 DRAM芯片118和塊狀材料122的上方堆疊多個芯片或者諸如常用熱沉338的其他組件。
[0046] 現參考圖9,根據第四實施例的MCP 400與圖3的MCP 100類似。對應的部分被 給予對應的附圖標記，并且將不再詳細描述。在本實施例中，將芯片326安裝到最靠近襯 底104的位置。可預見的是，可以使用多個芯片326。DRAM芯片118堆疊在芯片326的部 分的上方，并且塊狀材料122堆疊在芯片326的剩余區域上。將CPU芯片102安裝到DRAM 芯片118和塊狀材料122的上方，使得CPU芯片102的非核心區域114基本覆蓋DRAM芯片 118以及處理器區域108。可預見的是，可在CPU芯片102的處理器區域108之上或之下堆 疊附加的核心處理器110。如果在處理器區域108之下堆疊附加的核心處理器110,則可以 相應地減少塊狀材料122的厚度。CPU芯片102可使用穿過塊狀材料的TSV 126與襯底通 信，以便減少DRAM芯片118的TSV開銷。可選地，可將熱沉安裝到CPU芯片102上，以對核 心處理器110和DRAM芯片118兩者提供散熱。
[0047] 對本發明的上述實施例的修改和改進對于本領域技術人員來說可能是顯而易見 的。上文的描述意在提供示例而非用于限制。因此，本發明的范圍旨在通過所附權利要求 的范圍來進行唯一限定。
【權利要求】
1. 一種多芯片封裝，包括： 具有用于連接到外部裝置的電接觸的襯底； 在所述襯底上布置的且與所述襯底通信的CPU裸片； 所述CPU裸片包括： 占用所述CPU裸片的第一區域的多個處理器核心；以及 占用所述CPU裸片的第二區域的SRAM高速緩存；以及 在所述CPU裸片上布置的且與所述CPU裸片通信的DRAM高速緩存， 所述DRAM高速緩存包括多個堆疊的DRAM裸片， 所述多個堆疊的DRAM裸片與所述CPU裸片的第二區域基本對準；以及 所述多個堆疊的DRAM裸片基本不覆蓋所述CPU裸片的第一區域。
2. 根據權利要求1所述的多芯片封裝，還包括： 在所述CPU裸片上布置的且與所述CPU裸片的第一區域基本對準的塊狀材料。
3. 根據權利要求2所述的多芯片封裝，其中： 所述塊狀材料具有與所述多個堆疊的DRAM裸片的上表面基本共面的上表面。
4. 根據權利要求3所述的多芯片封裝，還包括： 在所述塊狀材料的上表面和在所述多個堆疊的DRAM裸片的上表面上布置的芯片，所 述芯片與所述CPU裸片通信。
5. 根據權利要求4所述的多芯片封裝，其中： 所述芯片和所述多個DRAM裸片經由硅通孔（TSV)與所述CPU裸片通信。
6. 根據權利要求5所述的多芯片封裝，其中至少一些TSV穿過所述塊狀材料。
7. 根據權利要求1所述的多芯片封裝，還包括在所述多個堆疊的DRAM裸片的上表面上 布置的熱沉。
8. 根據權利要求1所述的多芯片封裝，還包括在所述CPU裸片的第一區域的上表面上 布置的熱沉。
9. 根據權利要求2所述的多芯片封裝，還包括在所述塊狀材料的上表面上布置的熱 沉。
10. 根據權利要求3所述的多芯片封裝，還包括在所述塊狀材料的上表面和在所述多 個堆疊的DRAM裸片的上表面上布置的熱沉。
11. 根據權利要求1所述的多芯片封裝，還包括在所述CPU裸片上布置的且與所述CPU 裸片的第一區域基本對準的至少一個裸片，所述至少一個裸片包括至少一個附加的處理器 核心。
12. -種多芯片封裝，包括： 具有用于連接到外部裝置的電接觸的襯底； 在所述襯底上布置的且與CPU裸片通信的DRAM高速緩存，所述DRAM高速緩存包括多 個堆疊的DRAM裸片； 在所述襯底上布置的塊狀材料；以及 在所述DRAM高速緩存與所述襯底上布置的CPU裸片，所述CPU裸片與所述襯底通信， 所述CPU裸片包括： 占用所述CPU裸片的第一區域的多個處理器核心；以及 占用所述CPU裸片的第二區域的SRAM高速緩存； 所述多個堆疊的DRAM裸片與所述CPU裸片的第二區域基本對準；以及 所述塊狀材料與所述CPU裸片的第一區域基本對準。
13. 根據權利要求12所述的多芯片封裝；其中： 所述塊狀材料具有與所述多個堆疊的DRAM裸片的上表面基本共面的上表面。
14. 根據權利要求12所述的多芯片封裝；其中： 所述襯底和所述多個DRAM裸片經由硅通孔（TSV)與所述CPU裸片通信。
15. 根據權利要求14所述的多芯片封裝，其中至少一些TSV穿過所述塊狀材料。
16. 根據權利要求12所述的多芯片封裝，還包括在所述CPU裸片的上表面上布置的熱 沉。
17. 根據權利要求12所述的多芯片封裝，還包括在所述塊狀材料的上表面上布置的且 與所述CPU裸片的第一區域基本對準的至少一個裸片，所述至少一個裸片包括至少一個附 加的處理器核心。
【文檔編號】G11C11/401GK104094402SQ201280068123
【公開日】2014年10月8日 申請日期:2012年11月29日 優先權日:2011年12月1日
【發明者】潘弘柏 申請人:考文森智財管理公司