存儲器和存儲器讀取方法
【專利摘要】公開了一種用于從存儲器讀取通過SPI總線所通信的數據的方法，該存儲器包括NAND單元陣列。該方法包括：順序地接收該NAND單元陣列的塊地址、字線地址和位線地址；以及緊接在位線地址被完全輸入之后，開始輸出記錄在該NAND單元陣列上的數據。在這點上，通過一個輸入端來接收所述地址。
【專利說明】存儲器和存儲器讀取方法
【技術領域】
[0001]本發明涉及一種存儲器和從該存儲器讀取數據的方法，且更具體地，涉及一種用于經由一個輸入端來接收地址輸入并包括NAND單元陣列的存儲器、以及從該存儲器讀取數據的方法。
【背景技術】
[0002]串行外圍接口(SPI)總線可用作以下接口，其用于與包括NOR單元陣列的存儲器設備相通信。SPI總線已由摩托羅拉(Motorola)建議并被廣泛使用。SPI總線為一個主設備與一個或多個從屬設備之間的通信標準，并通常使用IMHz至IOOMHz的時鐘頻率。從屬設備包括三態輸出端，并允許全雙工數據通信。從屬設備通常可包括一個時鐘端、一個輸入端、一個輸出端和一個片選端。
[0003]當SPI總線用于包括NOR單元陣列的存儲器時，該存儲器可操作為從屬設備。在這種情況下，指令、地址和數據可經由包括于該存儲器的一個輸入端來輸入。由于數據通過利用大單元電流而以字或字節為單位被讀取，包括NOR單元陣列的存儲器具有非常短的隨機讀取時間。因而，如果讀指令和地址經由SPI總線而被輸入至具有NOR單元陣列的存儲器，則所存儲的數據可以在該地址被完全輸入之后被立即輸出。
[0004]然而，即使當SPI總線用于包括NOR單元陣列的存儲器時，如果時鐘速度非常高，例如，等于或高于70MHz，則數據也可以在從地址被完全輸入開始的預定時間之后被輸出。
【發明內容】
[0005]技術問題
[0006]根據本發明的實施例，串行外圍接口(SPI)總線用于控制包括NAND單元陣列的存儲器。
[0007]基本上，包括NAND單元陣列的存儲器的讀取過程以頁為單位來執行。由于訪問第一頁的時間例如約為數百納秒，相比于包括NOR單元陣列的存儲器，隨機讀取時間相對非常長(用于訪問第一頁的上述時間可根據技術水平來降低)。因而，如果通過利用SPI總線來讀取具有NAND單元陣列的存儲器，則存儲在一地址處的數據可在從該地址被輸入開始、經過預定時間之后被輸出。
[0008]照這樣，根據本發明的實施例，當具有NAND單元陣列的存儲器經由SPI總線被讀取時，提供了一種方法，其“緊接在”讀指令和地址被輸入“之后”輸出數據。這里，“緊接
在......之后”是指與當地址被完全輸入時的時鐘緊鄰的時鐘的時間點。而且，提供了一
種利用該方法的存儲器。
[0009]根據本發明另一個實施例，當具有NAND單元陣列的存儲器經由SPI總線被讀取時，提供了一種在從讀指令和地址被輸入開始預定時間之后輸出數據的方法、以及利用該方法的存儲器。
[0010]本發明的范圍不限于此。[0011]技術方案
[0012]為了解決上述問題，根據本發明的實施例，當具有NAND單元陣列的存儲器由串行外圍接口(SPI)總線來控制時，由于NAND單元陣列的地址經由一個輸入端來輸入，所以利用了以下事實，即，直到地址被完全輸入為止，可以保證相當大數量的自由時間。例如，如果NAND單元陣列的地址包括總共24位，則可以利用該地址在總共24個時鐘期間被輸入的事實。
[0013]可花費一預定時間來將所需電壓提供至每個單元，以讀取包括NAND單元陣列的存儲器的第一頁。通過對用于利用SPI總線來將地址輸入到包括NAND單元陣列的存儲器的時間與上述預定時間進行重疊，數據可緊接在該地址被完全輸入之后被讀取。
[0014]根據本發明的一方面，提供了一種用于讀取寫入NAND單元陣列中的數據的方法，該NAND單元陣列包括于存儲器中，該方法包括:順序地接收該NAND單元陣列的塊地址、字線地址和位線地址的輸入；以及緊接在位線地址被完全輸入之后，開始輸出寫入該NAND單元陣列中的數據。所述輸入的順序接收經由一個輸入端來執行。
[0015]根據本發明另一個方面，提供了一種用于讀取寫入NAND單元陣列中的數據的方法，該NAND單元陣列包括于存儲器中，該方法包括:順序地接收該NAND單元陣列的塊地址和字線地址的輸入；開始驅動在與該塊地址對應的塊中包括的字線；接收該NAND單元陣列的位線地址的輸入；以及緊接在從位線地址被完全輸入開始、預定數量的虛設位的時段之后，開始輸出寫入該NAND單元陣列中的數據。該塊地址、該字線地址和該位線地址經由一個輸入端來輸入。該預定數量的虛設位的時段可對應于例如8個或更多個時鐘。
[0016]根據本發明另一個方面，提供了一種存儲器，包括:第一輸入端；NAND單元陣列；以及控制邏輯，被配置以從該第一輸入端接收該NAND單元陣列的地址的輸入，并且輸出寫入該地址處的數據。在這種情況下，該控制邏輯被配置以順序地接收在該地址中包括的塊地址、字線地址和位線地址的輸入；并且緊接在該位線地址被完全輸入之后，開始輸出寫入該地址處的數據。該塊地址、字線地址和位線地址可以按照所列出的次序而順序地被輸入。
[0017]有益效果
[0018]根據本發明的實施例，當經由串行外圍接口(SPI)總線來讀取具有NAND單元陣列的存儲器時，數據可緊接在讀指令和地址被輸入之后被輸出。替換地，數據可在從所述地址被輸入開始、經過預定時間之后被輸出。
[0019]本發明的范圍不限于此。
【專利附圖】
【附圖說明】
[0020]圖1為示出了根據本發明實施例的存儲器的引腳結構的圖。
[0021]圖2為示出了根據本發明實施例的存儲器的內部結構的示意圖。
[0022]圖3為根據本發明實施例的包括NAND單元陣列的存儲器的讀取過程的時序圖。
[0023]圖4為示出了根據本發明實施例的存儲器所包括的NAND單元陣列的一部分的圖。
[0024]圖5為示出了根據本發明實施例的包括NAND單元陣列的存儲器的讀取過程的圖。
[0025]圖6為用于描述根據本發明另一個實施例的驅動字線的方法的圖。
[0026]圖7為用于描述根據本發明另一個實施例的對位線進行預充電的方法的圖。
[0027]圖8為根據本發明另一個實施例的包括NAND單元陣列的存儲器的讀取過程的時 序圖。
【具體實施方式】
[0028]下文中，將通過參考附圖解釋本發明的實施例來詳細描述本發明。然而，本發明可通過許多不同的形式來實施，而不應被解釋為限于本文提出的實施例；更確切說，這些實施例被提供以使本公開將全面且完整，并將向本領域技術人員完全地傳達本發明的構思。本文所用術語的目的在于描述具體實施例，而并非意在限制本發明。除非上下文另外清楚地表明，否則本文所使用的單數形式“一”、“一個”和“該”意圖包括復數形式。
[0029]根據本發明實施例的非易失性存儲器設備可指代，即使當電力被切斷時也能夠保存數據的存儲器設備。例如，非易失性存儲器設備可包括閃速存儲器、電可擦除可編程只讀存儲器(EEPROM)、相變隨機存取存儲器(PRAM)、磁性隨機存取存儲器(MRAM)、或電阻式隨機存取存儲器(RRAM)。該閃速存儲器還可指代浮柵存儲器、電荷捕捉存儲器、或硅-氧化物-氮化物-氧化物-硅(SONOS)存儲器，并且上述名稱并不限制實施例的范圍。
[0030]圖1為示出了根據本發明實施例的存儲器I的引腳結構的圖。
[0031]參考圖1，SCKlOl為時鐘輸入端，用于接收至存儲器I的時序信號的輸入。SI 103為一端子，用于接收至存儲器I的例如指令、地址或數據的輸入。VCC107為一端子，用于輸入電源電壓，且GND108為一端子，用于接收相對于VCC107的參考電壓的輸入。S0104為一端子，用于輸出來自存儲器I的數據。
[0032]CS#102為一端子，用于接收存儲器選擇信號的輸入。如果用于不選擇存儲器I的信號被輸入，則S0104可處于高阻抗狀態。H0LD#106可用于中斷存儲器I和另一個設備之間的通信，或輸出存儲器I的數據。W#107可用于凍結存儲器I的反編程或反擦寫區域的大小，或可用于輸出存儲器I的數據。
[0033]存儲器I可作為利用串行外圍接口(SPI)總線來進行通信的從屬設備，而SCK101、CS#102、SI103和S0104可分別對應于SPI總線的一時鐘端、一片選端、一輸入端以及一輸出端。
[0034]圖2為示出了根據本發明實施例的存儲器I的內部結構的示意圖。
[0035]存儲器I可包括輸入/輸出(I / O)接口 100、控制邏輯200、模擬塊300、單元陣列400、地址解碼器塊510、520和530、以及復用器610、620和630。
[0036]輸入/輸出接口 100可連接于以上結合圖1描述的多種引腳端子。控制邏輯200可從輸入/輸出接口 100接收例如時鐘、地址、數據、或片選信號的輸入，并可對其進行分析以控制地址解碼器塊510、520和530、模擬塊300、或輸入/輸出板(pad) 100。模擬塊300可包括一電路，用于提供電力至單元陣列400和地址解碼器塊510、520和530，并可由控制邏輯200來控制。
[0037]根據本發明的實施例，單元陣列400可形成為NAND單元陣列，并可具有行和列的二維(2D)矩陣結構。每個行可稱為一字線，而每個列可稱為一位線。并且，單元陣列400可劃分為N個塊400_0至400_N-1。
[0038]對存儲器I輸入的地址可指定單元陣列400的某個區域，并可包括塊地址、字線地址和位線地址。塊解碼器(510)、行解碼器(520)和列解碼器(530)可分別解碼塊地址、字線地址和位線地址，以選擇塊、字線和位線。一個或多個復用器610、620和630可被置于內部路徑上，以用于在存儲器I中傳輸輸入數據和輸出數據。
[0039]圖3為根據本發明實施例的包括NAND單元陣列的存儲器的讀取過程的時序圖。
[0040]下文中“ [a，b] ”是指時序圖中時間點a和時間點b之間的時段。
[0041]圖3所示的四個信號包括:SCK101、CS#102和SI103的信號，其輸入至存儲器；以及S0104的信號，其從存儲器輸出。如果片選信號經由CS#102在時間點tl被輸入，則時鐘從時間點t2經由SCKlOl開始被輸入。然后，指令信號經由SI103在8個時鐘([t2，t3])期間被輸入。其后，24位地址經由SI103在24個時鐘期間被輸入([t3，t4])。如果輸入指令信號指示讀取數據(‘00000011’)，則“緊接在”24位地址被完全輸入“之后”，存儲于該
輸入地址的數據經由S0104被輸出。這里，“緊接在......之后”是指與當地址被完全輸入
時的時鐘緊鄰的時鐘。并且，經由SCKlOl輸入的時鐘不具有隨時間經過而增加的長度，并且在時間點tl之后以相等間隔被反復輸入。
[0042]為了讀取存儲于NAND單元陣列中的數據，OV的電壓可被輸入至對應于該輸入地址的存儲器單元的柵極，且約4.5V或約5.0V的電壓可施加至其他存儲器單元的柵極。并且，在約1.0V和約1.8V之間的電壓可施加至存儲器單元的位線。存儲器單元的字線可連接于的存儲器單元的柵極，且存儲器單元的位線可連接于存儲器單元的漏極。當數據讀取自一般的NAND單元陣列時，字線在地址被完全輸入之后開始被驅動并且位線開始被預充電。在這種情況下，花費預定時間以達到所需電壓電平。盡管所花費的時間可根據技術水平而變化，但是例如，可能花費約80納秒(ns)至約100納秒的時間。因而，在一般的NAND單元陣列中，該數據可能沒有如圖3所圖示地“緊接在” 24位地址被完全輸入“之后”被輸出。然而，根據本發明的實施例，圖3的時序圖可被滿足。為此，可使用以下參考圖4和5所描述的方法。
[0043]圖4為示出了根據本發明實施例的存儲器所包括的NAND單元陣列的一部分的圖。
[0044]NAND單元陣列可劃分為多個塊，而圖4示出了多個塊之中的兩個塊的結構，例如，第一塊41和第二塊42。這里，假設通過輸入至該存儲器的上述塊地址來選擇第一塊41。并且，圖4示出了多個節點的電壓，需要所述電壓來讀取第一塊41的字線WL143。
[0045]為了讀取寫入所選擇的第一塊41的字線WL143中的數據，OV可施加至字線WL143,電壓Vread可施加至其他字線,而電壓Vpre-Vt可施加至多個位線BLO至BL(C-1)之中要讀取的位線。電壓Vread可為例如約4.5V或約5.0V，而電壓Vpre可為例如在約1.0V和約1.8V之間的電壓。電壓Vt可為η-溝道金屬氧化物半導體場效應晶體管(NMOS)的閾值電壓。
[0046]這里，WLO至 WL(R-1)可稱為 NAND 串(string)。例如，R = 16，且 C=4225，其中 C為常數，其表示位線的數量。然而，以上值可根據實施例來改變。
[0047]在圖4中，作為未選擇的塊的第二塊42的所有字線可被保持在低狀態，而第二塊42的串選擇線SSL和GSL可通過接地晶體管Trl和Tr2保持于接地狀態(OV)。因而，電流不流過第二塊42的NAND串。
[0048]包括塊地址、字線地址和位線地址的地址可被輸入至存儲器，并且在這種情況下，塊地址、字線地址和位線地址可順序地輸入。如果所輸入的塊地址和字線地址分別指定圖4所圖示的第一塊41和字線WL143，則為了準備讀取寫入字線WL143中的數據，NAND單元陣列的多個節點的電壓需要改變和/或保持為圖4所示的上述電壓。[0049]為了實現圖4所示的電壓，每個字線可被驅動，并且每個位線可被預充電。在圖5中示出了驅動字線和預充電位線的方法。
[0050]圖5為示出了根據本發明實施例的包括NAND單元陣列的存儲器的讀取過程的圖。
[0051]參考圖5，輸入至存儲器的地址[n2，n5]可包括:12位塊地址[n2，n3]、4位字線地址[n3，n4]和8位位線地址[n4，n5]。如果存儲器在時間點n0通過CS#102被選擇，則時鐘從時間點nl經由SCKlOl被輸入，并且存儲器讀指令在時間段[nl，n2]中的8個時鐘期間被輸入。從當位線地址[π4，η5]被完全輸入時的時間點η5開始，數據被輸出。
[0052]為了讀取與所輸入的塊地址[η2，η3]、字線地址[η3，η4]和位線地址[η4，η5]對應的被寫入存儲器單元中的數據，如以上結合圖4所述地，包括該存儲器單元的塊的字線可被驅動，而對應于該存儲器單元的位線可被預充電。
[0053]替換地，根據本發明的實施例，為了讀取所有存儲器單元之中、由塊地址[η2，η3]和字線地址[η3，η4]指定的一個或多個存儲器單元，如以上結合圖4所述地，包括該所有存儲器單元的塊的字線可被驅動，而對應于一個或多個存儲器單元的位線可被預充電。為此，只需要所輸入地址[η2，η5]中的塊地址[η2，η3]和字線地址[η3，η4]。
[0054]然而，在圖5中，由于地址[η2, η5]經由僅僅一個輸入端(即，SI103 (圖5中未示出))而輸入，所以塊地址[η2，η3]和字線地址[η3，η4]可在位線地址[η4，η5]完全輸入之前而被完全輸入。因而，在當位線地址[η4, η5]被完全輸入時的時間點η5之前,字線可開始被驅動(nlO)，而位線可開始被預充電(nlO)。替換地，緊接在當字線地址[n3，n4]被完全輸入時的時間點n4之后，字線可開始被驅動，且位線可開始被預充電。這里，“緊接在......之后”是指時間點nlO，此時在時間點n4之后經過一個時鐘。
[0055]一般地，例如當在NAND單元陣列中字線開始被驅動且位線開始被預充電之后、經過數百納秒的時間時，可達到用于讀取NAND單元陣列的電壓。然而，根據本發明的實施例，由于在位線地址[n4，η5]被完全輸入之前字線開始被驅動且位線開始被預充電(nlO)，所以NAND單元陣列的數據可緊接在位線地址[n4，n5]被完全輸入之后被讀取。
[0056]根據本發明的另一個實施例，在位線地址[n4，n5]被完全輸入之前，字線可開始被驅動且位線可開始被預充電約80納秒至約100納秒，并因此，NAND單元陣列的數據可緊接在位線地址[n4，n5]被完全輸入之后被讀取。
[0057]在圖5中示出了隨著時間經過的由字線地址[n3，n4]選擇的字線(所選字線)的電壓變化502、和隨著時間經過的其他未選擇的字線(未選字線，通過字線(password-line))的電壓變化501。在從字線開始被驅動的時間點nlO開始、經過時間Atl之后，所選字線的電壓達到電壓Vread。
[0058]并且，圖5示出了 NAND單元的位線的電壓變化503。在從位線開始被預充電的時間點nlO開始、經過時間At2之后，所選位線的電壓達到電壓Vpre0
[0059]如果寫入所選字線中的數據被完全讀取，則由塊地址[n2，n3]指定的塊的所有字線和位線的電壓可改變為參考電壓，例如，0V。
[0060]圖6為用于描述根據本發明另一個實施例的驅動字線的方法的圖。
[0061]參考圖6，如果塊地址[n2，n3]被完全輸入，則即使在字線地址[n3，n4]被完全輸入之前，也可確定哪個塊具有要被驅動的字線。因而，包括于由塊地址[n2，n3]指定的塊中的所有字線的電壓可在時間點η9(501，502)增加至電壓Vread。然后，如果字線地址[n3，n4]被完全輸入，則只有由字線地址[n3，n4] (502)選擇的字線的電壓可降低至參考電壓(例如，0V)。在這種情況下，用于開始降低該電壓的時間點可為時間點nlO。在這種情況下，在從用于開始降低該電壓的時間點nlO開始、經過時間At3之后，所選字線的電壓達到參考電壓。
[0062]一般地，圖6中用于降低所選字線的電壓所花費的時間Λ t3小于圖5中用于增加未選字線的電壓所花費的時間AU。因而，如果字線通過利用圖6的方法來驅動，則相比于圖5方法，讀取NAND單元陣列所需的電壓可更早地達到。
[0063]圖7為用于描述根據本發明另一個實施例的對位線進行預充電的方法的圖。
[0064]參考圖7，如果塊地址[n2，n3]被輸入，則即使在字線地址[n3，n4]被完全輸入之前，也可確定哪個塊具有要被預充電的位線。因而，包括于由塊地址[n2，n3]指定的塊中的所有位線的電壓可在時間點η8增加至電壓V_H1。在位線的電壓增加至電壓V_H1之后，位線的電壓可被降低至電壓Vpre。如上所述，在字線地址[n3，n4]被完全輸入之后，位線的電壓在時間點nlO可開始被降低，但時間點不限于nlO。在這種情況下，在從時間點nlO開始、經過了時間Λ t4之后，位線的電壓達到電壓Vpre。
[0065]一般地，圖7中用于降低位線的電壓所花費的時間Λ t4小于圖5中用于增加位線的電壓所花費的時間At2。因而，如果位線通過利用圖7的方法來預充電，則相比于圖5的方法，讀取NAND單元陣列所需的電壓可更早地達到。
[0066]將容易理解的是，圖6和7的方法可分別或一同執行。
[0067]圖8為根據本發明另一個實施例的包括NAND單元陣列的存儲器的讀取過程的時序圖。
[0068]圖8示出的四個信號包括:信號SCKlOl、CS#102和SI 103，其被輸入至存儲器；以及信號S0104，其被從存儲器輸出。如果片選信號在時間點tl經由CS#102被輸入，則時鐘經由SCKlOl開始被輸入。SCKlOl可具有高的時鐘速度，例如等于或高于70MHz的時鐘速度。然后，指令信號在預定時間期間(例如，在8個時鐘([t2，t3])期間)經由SI103被輸入。其后，24位地址經由SI103在24個時鐘期間被輸入([t3，t4])。如果輸入指令信號指示讀取數據，則在從24位地址被完全輸入開始、經過對應于預定虛設位(du_y bit)(例如，8個虛設位)的時間([t4，t5])之后，存儲于該輸入地址的數據經由S0104被輸出。
[0069]當時鐘速度高時，圖8的方法是合適的。返回參考圖5至7，從字線開始被驅動的時間點n2至位線地址[n4，n5]被完全輸入的時間點n5，花費了 24個時鐘。合適地，用于讀取NAND單元陣列的準備在該24個時鐘的時間期間完成。如上所述，一般地，可花費約80納秒至約100納秒用于該準備(根據實施例，可花費更短的時間)。如果時鐘速度非常高、并因而經過七個時鐘所花費的時間小于例如100納秒，則緊接在位線地址[n4，n5]被完全輸入的時間點n5之后，數據不可被讀取。例如，如果時鐘速度等于或高于約70MHz(= I /(100納秒/ 7))，則經過七個時鐘所花費的時間小于100納秒。因而，如圖8所圖示的，由于上述100納秒可通過在地址被完全輸入之后提供用于預定虛設位(例如，8個虛設位([t4，t5]))的切斷時間來實現，所以數據可緊接在時間點t5之后被輸出。
[0070]圖8的方法可與圖5至7的方法相組合。
[0071]圖2的控制邏輯200可控制模擬塊300，以調整圖5至7中的用于驅動字線并預充電位線的時序。[0072]顯然的是，可以在本發明范圍內，根據圖1所圖示的存儲器的引腳結構來修改根據本發明實施例的存儲器的引腳結構。即，存儲器I可僅包括6個端子，諸如SCK101、CS#102、SI103、S0104、VCC107 和 GND108，或可進一步包括 W#105 和 H0LD#106。
[0073]現在，將結合圖1至8來描述本發明的實施例。
[0074]本發明方法的實施例涉及一種讀取被寫入包括于該存儲器I的NAND單元陣列400中的數據的方法。該方法包括:順序地接收NAND單元陣列400的塊地址[n2，n3]、字線地址[n3，n4]和位線地址[n4，n5]的輸入。其后，緊接在位線地址[n4，n5]被完全輸入之后，該寫入NAND單元陣列400中的數據開始被輸出。更詳細地，由塊地址[n2，n3]、字線地址[n3，n4]和位線地址[n4，n5]指定的數據開始被輸出。在這種情況下，所述輸入的順序接
收可經由SI103來執行。這里，“緊接在......之后”可指代與位線地址[n4，n5]的最后
一位被輸入的時鐘緊鄰的時鐘。
[0075]該方法可進一步包括:在位線地址[n4，n5]被完全輸入之前，開始驅動在與塊地址[n2，n3]對應的塊中包括的字線。替換地，該方法可進一步包括:在該數據開始被輸出之前80納秒，開始驅動在與塊地址[n2，n3]對應的塊中包括的字線。在這種情況下，該驅動可包括將該塊中的所有字線的電壓增加至預定的第一電壓(Vread)，并然后將與字線地址[n3，n4]對應的字線的電壓降低至預定的第二電壓(GND)。
[0076]該方法可進一步包括:在位線地址[n4，n5]被完全輸入之前，開始預充電在與塊地址[n2，n3]對應的塊中包括的位線。替換地，該方法可進一步包括:在數據開始被輸出之前80納秒，開始預充電在與塊地址[n2，n3]對應的塊中包括的位線。在這種情況下，預充電包括將該塊中的位線的電壓增加至預定的第三電壓(V_H1)，并然后降低至預定的第四電壓(Vpre) ο
[0077]本發明的另一個實施例涉及一種讀取被寫入包括于該存儲器I的NAND單元陣列400中的數據的方法。該方法包括:順序地接收NAND單元陣列400的塊地址[n2，n3]和字線地址[n3，n4]的輸入。其后，包括于與塊地址[n2，n3]對應的塊的字線可開始被驅動。然后，該方法可進一步包括:接收NAND單元陣列400的位線地址[n4，n5]的輸入；以及在從位線地址[n4，η5]被完全輸入開始、預定數量的虛設位的時段之后，開始輸出寫入NAND單元陣列400中的數據。更詳細地，由塊地址[η2，η3]和字線地址[η3，η4]、位線地址[η4，η5]指定的數據可開始被輸出。在這種情況下，塊地址[η2，η3]、字線地址[η3，η4]和位線地址[η4，η5]可經由SI 103被輸入。
[0078]該方法可進一步包括:在位線地址[η4，η5]被完全輸入之前，開始對包括于該塊的位線進行預充電。并且，預定數量的虛設位的時段可對應于8個時鐘。
[0079]本發明另一個實施例涉及存儲器1，其包括:SI 103 ；NAND單元陣列400 ;以及控制邏輯200，被配置以從SI103接收NAND單元陣列400的地址[n2，n5]的輸入并輸出寫入地址[n2，n5]處的數據。在這種情況下，該控制邏輯200被配置以順序地接收包括于地址[n2，n5]的塊地址[n2，n3]、字線地址[n3，n4]和位線地址[n4，n5]的輸入；并緊接在位線地址[n4，n5]被完全輸入之后，開始輸出寫入該地址[n2，n5]處的數據。
[0080]替換地，控制邏輯200可被配置以緊接在從位線地址[n4，n5]被完全輸入開始、預定數量的虛設位的時段之后，開始輸出寫入該地址[n2，n5]處的數據。
[0081]在這種情況下，控制邏輯200可被配置以在位線地址[η4，η5]被完全輸入之前，開始驅動包括于與塊地址[n2，n3]對應的塊的字線。
[0082]在這種情況下，控制邏輯200可被配置以在位線地址[n4，n5]被完全輸入之前，開始預充電包括于與塊地址[n2，n3]對應的塊的位線。
[0083]根據本發明實施例的存儲器可用于例如計算機、蜂窩電話、移動設備、個人數字助理(PDA)、導航設備，或家用電器。
[0084]盡管本發明已經結合其示例性實施例而特別地示出和描述，但是本領域的普通技術人員將理解，可在其中作出形式和細節上的多種變化，而不脫離如以下權利要求所定義的本發明的精神和范圍。
[0085]應在描述性的意義上，而并非出于限制意圖來考慮所述示例性實施例。因此，本發明的范圍不是由本發明的詳細描述、而是由權利要求來定義，并且該范圍內的所有區別將被理解為包括在本發明中。
【權利要求】
1.一種用于讀取寫入NAND單元陣列中的數據的方法，該NAND單元陣列包括于存儲器中，該方法包括: 順序地接收該NAND單元陣列的塊地址、字線地址和位線地址的輸入；以及 緊接在位線地址被完全輸入之后，開始輸出寫入該NAND單元陣列中的數據， 其中，該接收輸入經由一個輸入端來執行。
2.根據權利要求1的方法，進一步包括:在位線地址被完全輸入之前，開始驅動在與該塊地址對應的塊中包括的字線。
3.根據權利要求2的方法，進一步包括:在該數據開始被輸出之前至少幾十納秒處，開始驅動在與該塊地址對應的塊中包括的字線。
4.根據權利要求2或3的方法，其中，該驅動包括:將該塊中所有字線的電壓增加至預定第一電壓，并然后將與該字線地址對應的字線的電壓降低至預定第二電壓。
5.根據權利要求1的方法，進一步包括:在位線地址被完全輸入之前，開始對在與該塊地址對應的塊中包括的位線進行預充電。
6.根據權利要求5的方法， 進一步包括:在該數據開始被輸出之前至少幾十納秒處，開始對在與該塊地址對應的塊中包括的位線進行預充電。
7.根據權利要求5或6的方法，其中，該預充電包括:將該塊中位線的電壓增加至預定第一電壓，并然后降低至預定第二電壓。
8.一種用于讀取寫入NAND單元陣列中的數據的方法，該NAND單元陣列包括于存儲器中，該方法包括: 順序地接收該NAND單元陣列的塊地址和字線地址的輸入； 開始驅動在與該塊地址對應的塊中包括的字線； 接收該NAND單元陣列的位線地址的輸入；以及 緊接在從位線地址被完全輸入開始、預定數量的虛設位的時段之后，開始輸出寫入該NAND單元陣列中的數據， 其中，該塊地址、該字線地址和該位線地址經由一個輸入端來輸入。
9.根據權利要求8的方法，進一步包括:在位線地址被完全輸入之前，開始對在該塊中包括的位線進行預充電。
10.根據權利要求8的方法，其中，該預定數量的虛設位的時段對應于8個時鐘。
11.一種存儲器，包括: 第一輸入端； NAND單元陣列；以及 控制邏輯，被配置以從該第一輸入端接收該NAND單元陣列的地址的輸入，并且輸出寫入該地址處的數據， 其中，該控制邏輯被配置以順序地接收在該地址中包括的塊地址、字線地址和位線地址的輸入；并且緊接在該位線地址被完全輸入之后，開始輸出寫入該地址處的數據。
12.根據權利要求11的存儲器，其中，該控制邏輯被配置以在位線地址被完全輸入之前，開始驅動在與該塊地址對應的塊中包括的字線。
13.根據權利要求11的存儲器，其中，該控制邏輯被配置以在位線地址被完全輸入之前，開始對在與該塊地址對應的塊中包括的位線進行預充電。
14.根據權利要求11的存儲器，其中，該控制邏輯被配置以緊接在從位線地址被完全輸入開始、預定數量的虛設位的時段之后，開始輸出寫入該地址處的數據。
15.根據權利要求14的存儲器，其中，該預定數量的虛設位的時段對應于8個時鐘。
【文檔編號】G11C16/26GK103688312SQ201280026820
【公開日】2014年3月26日 申請日期:2012年3月22日 優先權日:2011年4月1日
【發明者】黃泰善, 樸仁宣 申請人:中小企業銀行