一種輻射加固設計的靜態隨機存儲單元的制作方法
【專利摘要】本發明公開了一種輻射加固設計的靜態隨機存儲單元，包括依次連接的第一存取NMOS晶體管、第一差分串聯電壓開關邏輯單元、第二差分串聯電壓開關邏輯單元和第二存取NMOS晶體管，其中：該第一差分串聯電壓開關邏輯單元與該第二差分串聯電壓開關邏輯單元構成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間；該第一存取NMOS晶體管的柵端與字線連接，源端或漏端與位線相連接；該第二存取NMOS晶體管的柵端與字線連接，源端或漏端與位線反相連接。本發明在提高靜態隨機存儲單元抗輻照性能的同時，能有效減小輻射加固設計帶來的面積的消耗，與DICE結構的輻射加固設計的靜態隨機存儲單元相比，面積減小了17％。
【專利說明】一種輻射加固設計的靜態隨機存儲單元
【技術領域】
[0001]本發明涉及集成電路【技術領域】，更具體地涉及一種輻射加固設計的靜態隨機存儲單元。
【背景技術】
[0002]按照數據存儲方式，半導體存儲器分為動態隨機存儲器(DRAM)、非易失性存儲器和靜態隨機存儲器(SRAM)。SRAM能夠以一種簡單而且低功耗的方式實現快速的操作速度，并且，與DRAM相比，SRAM不需要周期性刷新存儲的信息，所以設計和制造相對容易，因而SRAM在數據存儲領域得到廣泛應用。但是在空間、宇航等應用領域中，大量存在的高能粒子、宇宙射線等產生的福射效應，如單粒子翻轉等，將會造成SRAM中靜態隨機存儲單元數據的丟失，由此破壞SRAM的正常工作，且隨著集成特征電路尺寸的不斷減小，輻射效應對于靜態隨機存儲單元的影響隨之加重。為滿足空間、宇航等應用領域的特殊需求，對靜態隨機存儲單元的輻射加固設計變得尤為重要。
[0003]已知傳統的靜態隨機存儲單元為6管單元，如圖1所示，6管單元包括:第一、第二驅動NMOS晶體管310、320，第一、第二負載PMOS晶體管315、325，其中第一驅動NMOS晶體管310與第一負載PMOS晶體管315構成第一反相器31，第二驅動NMOS晶體管320與第二負載PMOS晶體管325構成第二反相器32,第一反相器輸出與第二反相器輸入相連,第二反相器輸出與第一反相器輸入相連，由此構成交叉耦合的鎖存器，該鎖存器連接在正電源電壓(VCC)和電源地(GND)之間；兩只存取NMOS晶體管340、341，其漏極分別與第一反相器輸出312、第二反相器輸出322相連，其源極分別與位線301、位線反302連接，其柵極均與字線330連接。當對6管單元進行讀/寫操作時，字線330轉換至高電壓，兩對互補位線讀出/寫入數據。
[0004]傳統結構的6管單元在輻射環境下，由于輻射效應的影響，尤其在單粒子事件發生時，如果鎖存器的任一存儲節點發生瞬態翻轉時，都可能會導致鎖存器數據的翻轉，從而發生數據錯誤。
[0005]如圖2所示，圖2是DICE結構的輻射加固設計的靜態隨機存儲單元，其包括:4個PMOS管、NMOS管輸入不同的反相器，第一反相器41、第二反相器42、第三反相器43、第四反相器44，第一反相器包括一驅動NMOS管410及一負載PMOS管415，第二反相器包括一驅動NMOS管420及一負載PMOS管425，第三反相器包括一驅動NMOS管430及一負載PMOS管435，第四反相器包括一驅動NMOS管440及一負載PMOS管445，且這4個反相的輸出412、413、414、415按圖2所示，分別與相應的反相器的PMOS管、NMOS管輸入相連接，由此構成了一組包含4個存儲節點的鎖存器；4只存取NMOS晶體管440、441、442、443，其漏極分別與第一反相器輸出412、第二反相器輸出413相連、第三反相器輸出414、第四反相器輸出415相連，其源極分別與位線401、位線反402、位線401、位線反402連接，其柵極均與字線430連接。與傳統的6管單元相比，其通過增加一組(2個)冗余的鎖存點，構成了 4節點的冗余鎖存，進而增強了該存儲單元的穩定性，從而表現出較好的抗輻照性能，但是其面積是傳統 六管單元的2倍，這將大大制約存儲器的規模。
【發明內容】
[0006](一)要解決的技術問題
[0007]有鑒于此，本發明的主要目的在于提供一種輻射加固設計的靜態隨機存儲單元，在提高靜態隨機存儲單元抗輻照性能的同時，有效減小輻射加固設計帶來的面積的消耗。
[0008]( 二 )技術方案
[0009]為達到上述目的，本發明提供了一種輻射加固設計的靜態隨機存儲單元，該靜態隨機存儲單元包括依次連接的第一存取NMOS晶體管103、第一差分串聯電壓開關邏輯單元
1、第二差分串聯電壓開關邏輯單元2和第二存取NMOS晶體管203，其中:該第一差分串聯電壓開關邏輯單元I與該第二差分串聯電壓開關邏輯單元2構成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間；該第一存取NMOS晶體管103的柵端與字線102連接，源端或漏端與位線101相連接；該第二存取NMOS晶體管203的柵端與字線102連接，源端或漏端與位線反201相連接。
[0010]上述方案中，所述第一差分串聯電壓開關邏輯單元I包括第一輸入PMOS晶體管104、第二輸入PMOS晶體管106、第一負載NMOS晶體管105和第二負載NMOS晶體管107，其中:第一輸入PMOS晶體管104的源端或漏端與第一負載NMOS晶體管105的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第一輸出端outlO ;第二輸入PMOS晶體管106的源端或漏端與第二負載NMOS晶體管107的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第二輸出端outll ;第一輸入PMOS晶體管104的柵端為第一差分串聯電壓開關邏輯單元I的第一輸入端inlO ;第二輸入PMOS晶體管106的柵端為第一差分串聯電壓開關邏輯單元I的第二輸入端inll。
[0011]上述方案中，所述第一負載NMOS晶體管105的柵端接第一差分串聯電壓開關邏輯單元I的第二輸出端outll，所述第二負載NMOS晶體管107的柵端接第一差分串聯電壓開關邏輯單元I的第一輸出端outlO。
[0012]上述方案中，所述一第二差分串聯電壓開關邏輯單元2包括第三輸入PMOS晶體管204、第四輸入PMOS晶體管206、第三負載NMOS晶體管205和第四負載NMOS晶體管207，其中:第三輸入PMOS晶體管204的源端或漏端與第三負載NMOS晶體管205的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第一輸出out20 ;第四輸入PMOS晶體管206的源端或漏端與第四負載NMOS晶體管207的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第二輸出out21 ;第三輸入PMOS晶體管204的柵端為第二差分串聯電壓開關邏輯單元2的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯電壓開關邏輯單元2的第二輸入in21。
[0013]上述方案中，所述第三負載NMOS晶體管205的柵端接第二差分串聯電壓開關邏輯單元2的第二輸出out21，所述第四負載NMOS晶體管207的柵端接第二差分串聯電壓開關邏輯單兀2的第一輸出out20。
[0014]上述方案中，所述第一差分串聯電壓開關邏輯單元I的第一輸入端inlO與所述第二差分串聯電壓開關邏輯單元2的第一輸出out20相連接，所述第一差分串聯電壓開關邏輯單元I的第二輸入端inll與所述第二差分串聯電壓開關邏輯單元2的第二輸出out21相連接，所述第一差分串聯電壓開關邏輯單元I的第一輸出端OUtlO與所述第二差分串聯電壓開關邏輯單元2的第一輸入in20相連接，所述第一差分串聯電壓開關邏輯單元I的第二輸出端outll與所述第二差分串聯電壓開關邏輯單元2的第二輸入in21相連接，由此所述第一差分串聯電壓開關邏輯單元I與所述第二差分串聯電壓開關邏輯單元2構成交叉耦合的鎖存器。
[0015]上述方案中，所述第一存取NMOS晶體管103的漏端或源端與所述第一差分串聯電壓開關邏輯單元I的第一輸入端inlO相連接，所述第二存取NMOS晶體管203的漏端或源端與所述第一差分串聯電壓開關邏輯單元I的第二輸入端inll相連接。
[0016]上述方案中，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述字線102與電源地線垂直。
[0017]上述方案中，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述述位線101與電源地線平行。
[0018]上述方案中，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述述位線反201與電源地線平行。
[0019](三)有益效果
[0020]從上述技術方案可以看出，本發明提供的輻射加固設計的靜態隨機存儲單元，采用2個差分串聯電壓開關邏輯單元構成鎖存器結構，與傳統的6管單元相比具有額外的2個冗余存儲節點，即總共4個存儲節點(outl0、outll、out20、out21)，其中任何一個存儲節點都受其他2個存儲節點的控制。因此，當其中任意一個存儲節點在單粒子事件中發生翻轉時，其他存儲節點發生翻轉的概率大大降低，能有效提高該靜態隨機存儲單元的抗輻照性能。再者，本發明提供的輻射加固設計的靜態隨機存儲單元，與DICE結構的輻射加固設計的靜態隨機存儲單元相比，其面積也減小了 17%，能有效減小輻射加固設計帶來的面積的消耗。
【專利附圖】
【附圖說明】
[0021]通過附圖形象而詳細地對上述
【發明內容】
進行描述，以使本發明的特點和優點變得更加清晰，這些附圖包括:
[0022]圖1示出的是傳統的六管靜態隨機存儲單元的電路圖；
[0023]圖2示出的是基于DICE結構的輻射加固設計的靜態隨機存儲單元的電路圖；
[0024]圖3示出的是依照本發明實施例的輻射加固設計的靜態隨機存儲單元的電路圖。
【具體實施方式】
[0025]為使本發明的目的、技術方案和優點更加清楚明白，在下文中，通過參照附圖，本發明的一個實施例將被詳細地描述。但是，本發明可以以許多不同的形式加以實施，并不應限定于這里給出的實例，該實例的提供是為了使本公開是徹底的和完整的，并且向熟悉本領域的人員全面地傳達本發明的思想。
[0026]如圖3所示，圖3示出的是依照本發明實施例的輻射加固設計的靜態隨機存儲單元的電路圖，該靜態隨機存儲單元包括依次連接的第一存取NMOS晶體管103、第一差分串聯電壓開關邏輯單元1、第二差分串聯電壓開關邏輯單元2和第二存取NMOS晶體管203，其中:
[0027]第一差分串聯電壓開關邏輯單元I，其包括一第一輸入PMOS晶體管104，一第二輸入PMOS晶體管106，一第一負載NMOS晶體管105，一第二負載NMOS晶體管107 ;第一輸入PMOS晶體管104的源端或漏端與第一負載NMOS晶體管105的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第一輸出端outlO ;第二輸入PMOS晶體管106的源端或漏端與第二負載NMOS晶體管107的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第二輸出端outll ;第一輸入PMOS晶體管104的柵端為第一差分串聯電壓開關邏輯單兀I的第一輸入端inio ;第二輸入PMOS晶體管106的柵端為第一差分串聯電壓開關邏輯單元I的第二輸入端inll ;第一負載NMOS晶體管105的柵端接第一差分串聯電壓開關邏輯單元I的第二輸出端outll ;第二負載NMOS晶體管107的柵端接第一差分串聯電壓開關邏輯單元I的第一輸出端outlO。
[0028]在上述第一輸入PMOS晶體管104的源端或漏端與第一負載NMOS晶體管105的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第一輸出端outlO時，既可以是第一輸入PMOS晶體管104的源端與第一負載NMOS晶體管105的源端或漏端相連接，也可以是第一輸入PMOS晶體管104的漏端與第一負載NMOS晶體管105的源端或漏端相連接。同樣，在第二輸入PMOS晶體管106的源端或漏端與第二負載NMOS晶體管107的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元I的第二輸出端outll時，既可以是第二輸APMOS晶體管106的源端與第二負載NMOS晶體管107的源端或漏端相連接，也可以是第二輸入PMOS晶體管106的漏端與第二負載NMOS晶體管107的源端或漏端相連接。
[0029]第二差分串聯電壓開關邏輯單元2，其包括一第三輸入PMOS晶體管204，一第四輸APMOS晶體管206，一第三負載NMOS晶體管205，一第四負載NMOS晶體管207 ;第三輸入PMOS晶體管204的源端或漏端與第三負載NMOS晶體管205的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第一輸出out20 ;第四輸入PMOS晶體管206的源端或漏端與第四負載NMOS晶體管207的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第二輸出out21 ;第三輸入PMOS晶體管204的柵端為第二差分串聯電壓開關邏輯單元2的第一輸入in20 ;第四輸入PMOS晶體管206的柵端為第二差分串聯電壓開關邏輯單元2的第二輸入in21 ;第三負載NMOS晶體管205的柵端接第二差分串聯電壓開關邏輯單元2的第二輸出out21 ;第四負載NMOS晶體管207的柵端接第二差分串聯電壓開關邏輯單元2的第一輸出out20。
[0030]在上述第三輸入PMOS晶體管204的源端或漏端與第三負載NMOS晶體管205的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第一輸出out20時，既可以是第三輸入PMOS晶體管204的源端與第三負載NMOS晶體管205的源端或漏端相連接，也可以是第三輸入PMOS晶體管204的漏端與第三負載NMOS晶體管205的源端或漏端相連接。同樣，在第四輸入PMOS晶體管206的源端或漏端與第四負載NMOS晶體管207的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元2的第二輸出out21時，既可以是第四輸入PMOS晶體管206的源端與第四負載NMOS晶體管207的源端或漏端相連接，也可以是第四輸入PMOS晶體管206的漏端與第四負載NMOS晶體管207的源端或漏端相連接。
[0031]第一差分串聯電壓開關邏輯單元I的第一輸入端inlO與第二差分串聯電壓開關邏輯單元2的第一輸出out20相連接；第一差分串聯電壓開關邏輯單元I的第二輸入端inll與第二差分串聯電壓開關邏輯單兀2的第二輸出out21相連接；第一差分串聯電壓開關邏輯單元I的第一輸出端outlO與第二差分串聯電壓開關邏輯單元2的第一輸入in20相連接；第一差分串聯電壓開關邏輯單元I的第二輸出端outll與第二差分串聯電壓開關邏輯單元2的第二輸入in21相連接；由此第一差分串聯電壓開關邏輯單元I與第二差分串聯電壓開關邏輯單元2構成交叉耦合的鎖存器，該鎖存器連接在正電源電壓和電源地之間。
[0032]第一存取NMOS晶體管103，其漏端或源端與第一差分串聯電壓開關邏輯單元I的第一輸入端inlO相連接，其柵端與字線102連接，其源端或漏端與位線101連接。
[0033]第二存取NMOS晶體管203，其漏端或源端與第一差分串聯電壓開關邏輯單元I的第二輸入端inll相連接，其柵端與字線102連接，其源端或漏端與位線反201連接。
[0034]在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述字線102與電源地線垂直，所述述位線101與電源地線平行，所述述位線反201與電源地線平行。
[0035]當對該靜態隨機存儲單元進行寫“I”操作時，位線101為高電平，位線反201為低電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開，位線101上的高電平及位線反201上的低電平將分別接入到第一差分串聯電壓開關邏輯單元I的第一輸入端inlO及第二輸入端inll上,第一差分串聯電壓開關邏輯單兀I的第一輸出端outlO及第二輸出端outll將分別得到低電平和高電平；根據靜態隨機存儲單元的連接關系，第二差分串聯電壓開關邏輯單元2的第一輸入in20及第二輸入in21將分別得到低電平和高電平，第二差分串聯電壓開關邏輯單元2的第一輸出out20及第二輸出out21將分別得到高電平和低電平，且分別與第一差分串聯電壓開關邏輯單元I的第一輸入端inlO及第二輸入端inll上的高電平與低電平耦合，靜態隨機存儲單元完成寫“I”操作；當字線102為低電平時，第一差分串聯電壓開關邏輯單元I及第二差分串聯電壓開關邏輯單元2構成鎖存器結構，保持寫入的“ I”數據。
[0036]當對該靜態隨機存儲單元進行寫“O”操作時，位線101為低電平，位線反201為高電平，字線102為高電平，第一存取NMOS晶體管103及第二存取NMOS晶體管203均打開，位線101上的低電平及位線反201上的高電平將分別接入到第一差分串聯電壓開關邏輯單兀I的第一輸入端inlO及第二輸入端inll上,第一差分串聯電壓開關邏輯單兀I的第一輸出outlO及第二輸出端outll將分別得到高電平和低電平；根據靜態隨機存儲單元的連接關系，第二差分串聯電壓開關邏輯單元2的第一輸入in20及第二輸入in21將分別得到高電平和低電平，第二差分串聯電壓開關邏輯單元2的第一輸出out20及第二輸出out21將分別得到低電平和高電平，且分別與第一差分串聯電壓開關邏輯單元I的第一輸入端inlO及第二輸入端inll上的低電平與高電平耦合，靜態隨機存儲單元完成寫“O”操作；當字線102為低電平時，第一差分串聯電壓開關邏輯單元I及第二差分串聯電壓開關邏輯單元2構成鎖存器結構，保持寫入的“O”數據。
[0037]若該靜態隨機存儲單元鎖存數據為“I”時，即第一差分串聯電壓開關邏輯單元I的第二輸出端outll及第二差分串聯電壓開關邏輯單元2的第一輸出out20為高電平，第一差分串聯電壓開關邏輯單元I的第一輸出端outlO及第二差分串聯電壓開關邏輯單元2的第二輸出out21為低電平，考慮在輻射環境中發生單粒子事件時，假設高能粒子作用在第二差分串聯電壓開關邏輯單元2的第一輸出out20上，第一輸出out20由高電平翻轉為低電平，由于第一差分串聯電壓開關邏輯單兀I的第一輸出端outlO上的高電平及第二輸出端outll上的低電平均未發生翻轉，其將作用于第二差分串聯電壓開關邏輯單元2上，恢復第二差分串聯電壓開關邏輯單元2的第一輸出out20為高電平。
[0038]基于0.2 μ m工藝實現的該輻射加固設計的靜態隨機存儲單元，對其進行HSPICE單粒子仿真測試，可得其單粒子翻轉閾值為160MeV.cm2/mg,而基于DICE結構的輻射加固設計的靜態隨機存儲單元單粒子翻轉閾值僅為9MeV.cm2/mg，傳統的六管靜態隨機存儲單元單粒子翻轉閾值僅為3MeV.cm2/mg0因此，本發明提供的輻射加固設計的靜態隨機存儲單元，在提高靜態隨機存儲單元抗輻照性能的同時，也有效減小了輻射加固設計帶來的面積的消耗。
[0039] 以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，并不用于限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【權利要求】
1.一種輻射加固設計的靜態隨機存儲單元，其特征在于，該靜態隨機存儲單元包括依次連接的第一存取NMOS晶體管(103)、第一差分串聯電壓開關邏輯單元(I)、第二差分串聯電壓開關邏輯單元(2)和第二存取NMOS晶體管(203)，其中: 該第一差分串聯電壓開關邏輯單元(I)與該第二差分串聯電壓開關邏輯單元(2)構成交叉耦合的鎖存器，該鎖存器連接于正電源電壓VCC和電源地GND之間； 該第一存取NMOS晶體管(103)的柵端與字線(102)連接，源端或漏端與位線(101)相連接； 該第二存取NMOS晶體管(203)的柵端與字線(102)連接，源端或漏端與位線反(201)相連接。
2.根據權利要求1所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述第一差分串聯電壓開關邏輯單元(I)包括第一輸入PMOS晶體管(104)、第二輸入PMOS晶體管(106)、第一負載NMOS晶體管(105)和第二負載NMOS晶體管(107)，其中: 第一輸入PMOS晶體管(104)的源端或漏端與第一負載NMOS晶體管(105)的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元的第一輸出端(outlO)； 第二輸入PMOS晶體管(106)的源端或漏端與第二負載NMOS晶體管(107)的源端或漏端相連接，構成第一差分串聯電壓開關邏輯單元的第二輸出端(outll)； 第一輸入PMOS晶體管(104)的柵端為第一差分串聯電壓開關邏輯單兀的第一輸入端(inlO)； 第二輸入PMOS晶體管(106)的柵端為第一差分串聯電壓開關邏輯單元的第二輸入端(inll) ο
3.根據權利要求2所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述第一負載NMOS晶體管(105)的柵端接第一差分串聯電壓開關邏輯單元的第二輸出端(outll)，所述第二負載NMOS晶體管(107)的柵端接第一差分串聯電壓開關邏輯單元的第一輸出端(outlO)。
4.根據權利要求1所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述一第二差分串聯電壓開關邏輯單元(2)包括第三輸入PMOS晶體管(204)、第四輸入PMOS晶體管(206)、第三負載NMOS晶體管(205)和第四負載NMOS晶體管(207)，其中: 第三輸入PMOS晶體管(204)的源端或漏端與第三負載NMOS晶體管(205)的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元的第一輸出(out20)； 第四輸入PMOS晶體管(206)的源端或漏端與第四負載NMOS晶體管(207)的源端或漏端相連接，構成第二差分串聯電壓開關邏輯單元的第二輸出(out21)； 第三輸入PMOS晶體管(204)的柵端為第二差分串聯電壓開關邏輯單元的第一輸入(in20)； 第四輸入PMOS晶體管(206)的柵端為第二差分串聯電壓開關邏輯單元的第二輸入(in21)。
5.根據權利要求4所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述第三負載NMOS晶體管(205)的柵端接第二差分串聯電壓開關邏輯單元的第二輸出(out21)，所述第四負載NMOS晶體管(207)的柵端接第二差分串聯電壓開關邏輯單元的第一輸出(out20)。
6.根據權利要求2或4所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述第一差分串聯電壓開關邏輯單元的第一輸入端(inlO)與所述第二差分串聯電壓開關邏輯單元的第一輸出(out20)相連接，所述第一差分串聯電壓開關邏輯單元的第二輸入端(inll)與所述第二差分串聯電壓開關邏輯單元的第二輸出(out21)相連接，所述第一差分串聯電壓開關邏輯單元的第一輸出端(outlO)與所述第二差分串聯電壓開關邏輯單元的第一輸入(in20)相連接，所述第一差分串聯電壓開關邏輯單元的第二輸出端(outll)與所述第二差分串聯電壓開關邏輯單元的第二輸入(in21)相連接，由此所述第一差分串聯電壓開關邏輯單元(I)與所述第二差分串聯電壓開關邏輯單元(2)構成交叉耦合的鎖存器。
7.根據權利要求6所述的輻射加固設計的靜態隨機存儲單元，其特征在于，所述第一存取NMOS晶體管(103)的漏端或源端與所述第一差分串聯電壓開關邏輯單元的第一輸入端(inlO)相連接，所述第二存取NMOS晶體管(203)的漏端或源端與所述第一差分串聯電壓開關邏輯單元的第二輸入端(inll)相連接。
8.根據權利要求1所述的輻射加固設計的靜態隨機存儲單元，其特征在于，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述字線(102)與電源地線垂直。
9.根據權利要求1所述的輻射加固設計的靜態隨機存儲單元，其特征在于，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述述位線(101)與電源地線平行。
10.根據權利要求1所述的輻射加固設計的靜態隨機存儲單元，其特征在于，在該靜態隨機存儲單元及在包含多個該靜態隨機存儲單元的陣列中，所述述位線反(201)與電源地線平行。
【文檔編號】G11C11/413GK103903645SQ201210587094
【公開日】2014年7月2日 申請日期:2012年12月28日 優先權日:2012年12月28日
【發明者】吳利華, 于芳 申請人:中國科學院微電子研究所