專利名稱：半導體芯片的制作方法
技術領域：
本發明涉及ー種在LSI中代表的薄膜器件、即內置有多個RAM(隨機存取存儲器)和邏輯電路的半導體芯片(半導體集成電路)中，有效適用于搭載RAM的測試電路和邏輯電路的測試電路時的技木，進而涉及ー種用于確定RAM的救濟方法的技木。本發明是ー種有效適用于例如內置有RAM和CPU(中央處理裝置)的系統LSI (大規模集成電路)等的邏輯LSI的技術。
背景技術：
近年來，隨著搭載了 RAM、CPU等的稱作系統LSI的邏輯LSI的高性能化，搭載在芯片內的RAM的種類及其搭載規模正在増大。在這種RAM部分中，在芯片內特別是布線和晶體管密集，容易產生故障，因此一般搭載在發生故障時可進行置換的預備電路即救濟電路來實現成品率的提聞。在該系統LSI的救濟電路設計中，存在如下問題，即隨著搭載規模的増加而產生的測試時間的增加、隨著搭載RAM數量的増加而產生的用于測試器連接的外部輸入輸出引腳數量的増加，從而會謀求減少這些問題的救濟設計。因此，以往開發出使用搭載在芯片內部的電路進行RAM部分的好壞判斷的BIST (Built-in Self Test :自建內測)(專利文獻I)，進而開發出自動實施到救濟階段的BISR(Built-in Self R印air :內建自救濟)。另外，在芯片內搭載著百種以上的各種各樣的RAM的系統LSI中，作為考慮到隨著搭載救濟電路而產生的芯片面積增加和提高成品率的折中的設計方法，目前提出有I/O組救濟方式(專利文獻2)和用于合理化組數的成品率計算方法(專利文獻3)，其目的在于防止救濟時所需的救濟保險絲的過量搭載而產生的芯片面積增加，上述I/O組救濟方式將按各RAM實施的I/O救濟集中在若干個RAM組中，對各RAM組實施I/O救濟。專利文獻I日本特開平8-262116號公報專利文獻2日本特開2006-236551號公報專利文獻3日本特開2007-305670號公報非專利文獻IMultiple Word/Bit Line Redundancy for SemiconductorMemories, IEEE Journal of Solid-State Circuits，Vol，SC—13，No. 5，PP. 698—703，1978非專利文獻 2Repair yield simulation with iterative critical areaanalysis for different types of failure，IEEE International Symposium on Defectand Tolerance in VLSI Systems，pp.305-313，2002.
發明內容
一般來說，公眾所知曉的RAM的救濟方式為以包含故障部位的1/0為單位置換為救濟電路的I/o救濟、以列(Column :列方向，以下記為Col)為單位進行的Col救濟、以及以行(Row :行方向，以下記為Row)為單位進行的Row救濟。在這些救濟方式中，為了確定最合適的救濟方式，需要考慮作為對象的RAM的I/O數量、各I/O的存儲單元陣列的形狀、更要考慮RAM的規模。例如各I/O的存儲單元陣列為縱長形的RAM時，在縱向搭載救濟電路能提高可救濟的概率，因此在縱向單位進行救濟的Col救濟是有效的。但是，在這其中RAM的規模小或者缺陷密度低時，在RAM內部發生故障的概率低，因此即使可救濟的概率低，但救濟電路的面積增加小的Row救濟能更為有利。另外，在RAM的規模小且I/O數量多吋，I/O救濟與 Col救濟相比，其救濟電路的面積增加變小，因此I/O救濟能成為最適合的救濟方式。因此，為了在搭載各種各樣的RAM的系統LSI中合理化芯片救濟效率，優選以下方式(這里記為“多個救濟方式混裝組救濟”)能夠將具有I/O救濟、Col救濟、Row救濟這些不同的救濟方式的RAM搭載在同一個芯片內，對于這些RAM,將搭載相同救濟方式的RAM集中在若干個組中進行救濟。但是，所述的專利文獻2、3等現有技術中，只限于I/O組救濟，不存在一個芯片內進行多個方式的組救濟的救濟電路的發明。另外，在多個救濟方式混裝組救濟中，為了利用由救濟設計的合理化而產生的救濟效率提高來使產品利潤率最大化，需要對每個RAM確定是否搭載救濟電路，進而確定對哪ー個RAM分配怎樣的救濟方式，然后確定使這些RAM中的哪些RAM成組化，但用于實現這些要求的具體救濟設計方法并沒有公開出來。因此，本發明是鑒于以上所述的問題點而提出的，其第一目的在于提供一種實現“多個救濟方式混裝組救濟”的救濟電路。其第二目的在于提供為ー種使產品利潤率合理化的救濟設計方法。本發明的上述目的和其他目的、以及新特征將會從本說明書的記載和附圖中得到明確。簡單說明本申請所公開的發明中具有代表性的技術方案的概要如下。S卩，具有代表性的技術方案的概要的特征在于在搭載有多個RAM的半導體芯片中，多個RAM的每ー個能設定多個救濟方式，且多個RAM的每ー個具有可從多個救濟方式中按各RAM進行選擇來設定救濟方式以使優良芯片面積最小的救濟電路。具體而言，相對于任意組合RAM種類、尺寸等的RAM，使用RAM硬宏生成方法，該RAM硬宏生成方法可任意選擇搭載1/0救濟、Row救濟、Col救濟等的救濟電路的若干個或均不搭載。根據本方法，可在同一個芯片內搭載具有不同救濟方式的RAM。另外,本方法已經確定了 1/0救濟方式，也能夠通過擴展成Row救濟和Col救濟而得以實現。其次，為了如上述那樣配合在同一芯片中搭載的各RAM的規格而進行測試和救濟，使用插入內建自測(BIST)電路、內建自救濟(BISR)電路以及保險絲的自動設計方法。根據本方法，即使在同一芯片內搭載具有不同救濟方式的RAM，也能夠進行測試和救濟。并且，本方法已經確定了 1/0救濟方式，也能夠通過擴展成Row救濟和Col救濟來得以實現。BIST電路和BISR電路的系統開銷與芯片面積的增加有夫，因此按各救濟方式提供該系統開銷為最小的電路構成。另外，1/0救濟方式已經如上述專利文獻2所示那樣被確定了。另外，本發明提供一種考慮到搭載救濟電路所帯來的芯片成品率提高和面積增加的折中的多個救濟方式混裝組救濟的救濟設計方法及其系統。簡單說明由本申請所公開的發明中具有代表性的技術方案所得到的效果如下。(I)能夠配合RAM的I/O數量、各I/O的存儲單元陣列的形狀、進而配合其規模，針對是否搭載救濟電路和救濟RAM而按各RAM選擇救濟電路方式，因此與現有的I/O組救濟相比，能夠實現救濟效率的提聞，并且能夠有助于廣品利潤率的提聞。(2)使用了邊界鎖存器，從而不需要用于獲取救濟信息的特別的硬件，因此可減小芯片面積。(3)在現有的救濟分析方式(ATE :Automatic Test Equipment :自動測試設備)中，在測試中存儲失效地址，測試結束后執行能否救濟判斷、救濟編碼生成等的救濟分析，但是，在本方法中，能夠從失效地址中得到救濟信息，因此不需要特別的順序，能夠比現有方法縮短測試時間，因此能夠削減測試成本。
(4)Col救濟、Row救濟與I/O救濟相比，其包括救濟分析在內的救濟測試時間短，因此能夠抑制隨著多個救濟方式的混裝而產生的測試時間的增加。(5)能夠從滿足功能要求的多個搭載候選RAM中選定最合適的候選及其救濟設計方式，因此能夠有助于產品利潤率的提高。
圖I是表示在本發明ー個實施方式中在半導體芯片中的多個救濟方式混裝組救濟的概念的圖。圖2是表不在本發明ー個實施方式中具有Row救濟方式的救濟電路的RAM—例的圖。圖3是表不在本發明ー個實施方式中具有Col救濟方式的救濟電路的RAM—例的圖。圖4是表示在本發明ー個實施方式中BIST電路和BISR電路的概略的圖。圖5是表不在本發明ー個實施方式中具有Row救濟或Col救濟時的電橋電路的ー例的圖。圖6是表不在本發明ー個實施方式中具有Row救濟或Col救濟時的電橋電路的另一例的圖。圖7是表示在本發明ー個實施方式中Row救濟時的BISR電路的詳細的圖。圖8是表示在本發明ー個實施方式中圖7的信號的說明的圖。圖9是表示在本發明ー個實施方式中可救濟時的工作概念的圖。圖10是表示在本發明ー個實施方式中不可救濟時的工作概念的圖。圖11是表示在本發明ー個實施方式中實現在半導體芯片上的多個救濟方式混裝組救濟的救濟設計系統的概念的圖。圖12是表示在本發明ー個實施方式中救濟設計系統中的運算部的處理的流程圖。圖13是表示在本發明ー個實施方式中救濟RAM組候選的組合抽取例的圖。圖14是表不在本發明ー個實施方式中優良RAM所需面積的ー覽表的圖。圖15中的(a)、(b)是表示在本發明ー個實施方式中RAM救濟組候選的分配的合理化方法的概念的圖。圖16是表示在本發明ー個實施方式中任意的搭載RAM候選內的任意救濟RAM組候選中顯示每個平均化步驟的優良芯片所需面積的圖表概略的圖。圖17是表示在本發明ー個實施方式中顯示每個救濟RAM組候選的優良芯片所需面積的圖表概略的圖。圖18是表示在本發明ー個實施方 式中顯示每個搭載RAM候選的優良芯片所需面積的合理化結果的圖表概略的圖。標號說明10 芯片20 29 RAM301/0救濟電路
31 33Row救濟電路34 39Col救濟電路40 冗余 I/O41 43 冗余 Row44 49 冗余 Col50 52保險絲101 103 RAM104 106電橋電路110 BIST 控制電路120圖形發生器131 133邊界鎖存器140比較器150 BISR 電路104-1電橋電路114-1多重失效電路131-1邊界鎖存器140-1 比較器150-1 BISR 電路104-2電橋電路114-2多重失效電路131-2邊界鎖存器140-2 比較器150-2 BISR 電路200救濟設計系統210輸入部220存儲部221設計信息存儲區域222RAM 庫
223產品 TEG測試結果存儲區域230運算部231救濟RAM組的組合計算部232搭載RAM候選的組合計算部233救濟設計評價部240顯示輸出部
具體實施例方式以下根據附圖對本發明的實施方式進行詳細說明。另外，在用于說明實施方式的 所有附圖中，原則上對相同的部件標以相同的標號，省略其反復的說明。<實施方式的概要>《多個救濟方式混裝組救濟的概念》圖I是表示在本發明ー個實施方式中半導體芯片的多個救濟方式混裝組救濟的概念的圖。在圖I中，在一個芯片10中安裝有如下部件搭載有I/O救濟電路30和冗余I/040的RAM20、搭載有Row救濟電路31和冗余Row41的RAM21、搭載有Row救濟電路32和冗余Row42的RAM22、搭載有Row救濟電路33和冗余Row43的RAM23、搭載有Col救濟電路34和冗余Col44的RAM24、搭載有Col救濟電路35和冗余Col45的RAM25、搭載有Col救濟電路36和冗余Col46的RAM26、搭載有Col救濟電路37和冗余Col47的RAM27、搭載有Col救濟電路38和冗余Col48的RAM28、搭載有Col救濟電路39和冗余Col49的RAM29。在搭載有I/O救濟時，冗余I/O如冗余1/040所示，以RAM為單位設置在Col方向上。另ー方面，在搭載有Col救濟時，冗余Col如冗余Col44 49所示，以I/O為單位設置在Col方向上。另外，在搭載有Row救濟時，冗余Row如冗余Row41 43所示那樣，以RAM為單位設置在Row方向。在圖I中，RAM20與保險絲50相連接，RAM21、RAM22、以及RAM23成組化之后與保險絲51相連接，RAM24、RAM25、RAM26、RAM27、RAM28以及RAM29成組化之后與保險絲52相連接，以該保險絲為單位實施救濟。這些保險絲50 52為非易失性存儲器的一例。在此，當串聯連接各RAM組的救濟電路時，需要設置用于保險絲輸出時進行井串行轉換的寄存器。另外，在并聯連接時，有時要實現低功率化等情況下也設置寄存器。該寄存器為易失性存儲器的一例。以下，如上述專利文獻2所示那樣已經確定了 I/O救濟方式，因此省略在此的說明。《Row救濟方式》圖2是表示具有Row救濟方式的救濟電路的RAM的一例的圖。在圖2中示出具有一組冗余Row的Row救濟方式的RAM的部分(圖I所示的搭載有Row救濟電路31和冗余Row41的RAM21)，其他部分(搭載有Row救濟電路32和冗余Row42的RAM22、搭載有Row救濟電路33和冗余Row43的RAM23)也是同樣的。作為一例，列舉出標準字數為1024字=256RowX4Col、標準I/O數為16比特、救濟單位為4Row。21為RAM，由標準Row選擇電路、標準Col選擇電路、256RowX4Col量的標準存儲單元陣列構成。31為Row救濟電路,41為冗余Row。冗余Row41由冗余Row選擇電路和4Row量的冗余存儲單元陣列構成。地址信號被賦以ad[9:0]時，Row地址相當于ad [9:2] ,Col地址相當于ad [1:0],從Row地址ad [9:2]的8比特去除低位2比特所剩下的6比特的ad[9:4]為救濟地址。((Col救濟方式》圖3是表示具有Col救濟方式的救濟電路的RAM的一例的圖。在圖3中示出Col救濟方式的RAM的部分(圖I所示的搭載有Col救濟電路34和冗余Col44的RAM24)，該Col救濟方式具有按每個I/O配成一組的冗余Col，其他部分(搭載有Col救濟電路35和冗余Col45的RAM25、搭載有Col救濟電路36和冗余Col46的RAM26、搭載有Col救濟電路37和冗余Col47的RAM27、搭載有Col救濟電路38和冗余Col48的RAM28、搭載有Col救濟電路39和冗余Col49的RAM29)也是同樣的。作為一例，列舉出標準字數和I/O數、Row和Col的地址構成與圖2相同。救濟單 位為ICol。24為RAM,由標準Col選擇電路、標準Row選擇電路、姆個I/O具有4Col量的標準存儲單元陣列構成。34為Col救濟電路，44為冗余Col。冗余Col44按每個I/O進行設置，由冗余Col選擇電路、ICol量的冗余存儲單元陣列構成。Col地址被賦以ad[l:0]吋，該2比特直接成為救濟地址。《BIST電路和BISR電路》圖4是表示BIST電路和BISR電路的概略的圖。如圖4所示，設置對各RAMlOl 103實施測試和救濟分析的電橋電路104 106。測試所需的地址、寫入數據及期望值數據由圖形發生器120生成。BIST控制電路110在測試開始前將圖形發生器120、電橋電路104 106初始化，或者在測試結束后從電橋電路104 106回收測試結果。在各RAMlOl 103和各電橋電路104 106之間輸入輸出以下各信號芯片使能信號(CE)、地址信號(ADO ADn)、以及數據輸入/數據輸出信號(DinO/DoutO Dinm/Doutm)。另外，電橋電路104 106的構成取決于RAM的字數、Row和Col的地址構成、I/0數、以及救濟方式。因此，符合各RAMlOl 103的規格來自動設計電橋電路104 106。在電橋電路104 106中包括邊界鎖存器131 133、比較器140、BISR電路150等，以后對此進行說明。《電橋電路》圖5是表示具有Row救濟或Col救濟時的電橋電路的一例的圖。在圖5中示出圖4所示的電橋電路104的部分，其他部分(電橋電路105、106)也是同樣的。電橋電路104-1包括以移位寄存器配置連接的邊界鎖存器131-1、比較器140-1、以及BISR電路150-1。BISR電路150-1作為邊界鎖存器131-1的附屬電路而設置，也將邊界鎖存器131-1用作失效地址存儲用FF。并且，根據存儲在邊界鎖存器131-1中的失效地址獲取救濟信息。不需要特別的工作來獲取救濟信息，能夠在測試執行中獲取。另外，BISR電路150-1主要由多重失效電路114-1構成，該多重失效電路114-1根據已失效的Row數(或Col數)來判斷能否救濟。多重失效電路114-1的特征為不需要用于靈活使用邊界鎖存器131-1來獲取救濟信息的特別的硬件，因此能夠減小芯片面積，進而不需要用于從失效地址獲取救濟信息的特別的順序，因此能夠降低測試成本。
圖6是表示Row救濟或Col救濟時的電橋電路的另一例的圖。圖6所示的電橋電路104-2具有與圖5相同的結構，但在BISR電路150_2中包含失效地址寄存器和多重失效電路114-2。該圖的失效地址寄存器和多重失效電路114-2適用于當不能靈活 使用邊界鎖存器131-2時例如在RAMlOl側包含邊界鎖存器131-2的情況
坐寸。《BISR電路》圖7是表示Row救濟時的BI SR電路的詳細的圖。在圖7中示出在圖2所示的RAM21中設置有圖5的電橋電路104-1時的BISR電路150的例子。圖7所示的信號的說明如圖8所示。作為一例，列舉出多重失效電路114-1的輸出為救濟使能信號(rei)161、表不多個Row失效的信號(multifail) 162、以及救濟地址信息5比特(rai [5:0]) 163。根據RAM的Row數、救濟單位，改變進行參照的Row地址164，從而能夠應對結構不同的RAM。另外，也可同樣地進行Col救濟，例如也能應對圖3所示的RAM24。《可救濟時的工作概念》圖9是表示可救濟時的工作概念的圖。圖9表示在圖I的例子的工作概念中可救濟時的情況。假定Row地址F、D的Row中有故障。初始化結束時全部的寄存器被初始化。adff被fail信號所控制，每存取一次，adff就被更新一次，但若產生第一個失效則讀取已失效的地址，以后就不再更新。不管是產生ー個失效、還是多個失效，若能用冗余Row (Row地址C F)覆蓋,則multifail = Oirei = I,測試結束后將rei、rai [5:0]作為救濟信息取出。另外，這些信息存儲在寄存器中，因此也能夠通過移位工作來取出。《不可救濟時的工作概念》圖10是表示不可救濟時的工作概念的圖。圖10表示在圖I的例子的工作概念中不可救濟時的情況。假定Row地址4、8、C、F的Row中有故障。去除低位2比特的Row地址ad[9:4]始終與adff [9:4]進行比較。產生第二個以后的失效時比較結果不同的情況下(dif_ad =I)，在已分配到進行第一個失效的修復的冗余Row(Row地址0 3)中不能修復新的失效，因此變為不可救濟，multifail = I。《救濟設計系統》圖11是表示實現半導體芯片中的多個救濟方式混裝組救濟的救濟設計系統的概略的圖。如圖11所示，本實施方式的救濟設計系統200具有輸入部210、存儲部220、運算部230、以及顯示輸出部240。在存儲部220中具有設計信息存儲區域221、RAM庫222、以及產品 TEG測試結果存儲區域223。在運算部230中具有救濟RAM組的組合計算部231、搭載RAM候選的組合計算部232、以及救濟設計評價部233。該救濟設計系統200使用電腦系統構筑，存儲部220由HDD、存儲器等裝置實現，運算部230由CPU等裝置實現，輸入部210由鍵盤、鼠標等裝置實現，顯示輸出部240由顯示器、打印機等裝置實現。運算部230的救濟RAM組的組合計算部231、搭載RAM候選的組合計算部232、以及救濟設計評價部233通過執行CPU存儲在HDD等的救濟RAM組的組合計算程序、搭載RAM候選的組合計算程序、以及救濟設計評價程序來得以實現。救濟RAM組的組合計算部231是獲取在設計信息存儲區域221中作為計算參數而設定的RAM組數、并抽取救濟方式候選的組合的部分，搭載RAM候選的組合計算部232是從RAM庫222中獲取基于產品功能規格書所選出的可搭載的RAM的候選、并抽取搭載RAM候選的組合的部分。救濟設計評價部233是根據以下各數據計算出救濟設計評價結果的部分，即存儲在設計信息存儲區域221中的按每個邏輯部和RAM種類的設計布局模擬(CAA)結果；從產品功能規格書獲取的存儲在設計信息存儲區域221中的邏輯面積、每個RAM的面積、救濟置換電路、冗余存儲單元陣列、BIST電路的面積的計算式、保險絲比特數及其面積(或者面積計算式)；以及存儲在產品*TEG測試結果存儲區域223中的平均缺陷密度數據。在救濟設計評價部233中，除上述以外，也可以根據以下各數據按從救濟RAM組的組合計算部231和搭載RAM候選的組合計算部232中抽取出的姆個組合來計算救濟設計評價結果，所述各數據為從產品功能規格書獲取的存儲在設計信息存儲區域221中的邏輯面積、每個RAM的面積、保險絲的単位及其面積、搭載在芯片上的保險絲面積的計算式、每個救濟方式的救濟置換電路面積計算式、冗余存儲單元陣列面積計算式、以及BIST電路面 積計算式；存儲在產品 TEG測試結果存儲區域223中的邏輯部的故障率、以及每個存儲部失效比特模式的故障率數據。在本實施方式的救濟設計系統200上連接CAA布局模擬裝置、設計數據庫、以及測試功能組件的測試裝置等，將設計布局模擬(CAA)結果和設計信息發送給設計信息存儲區域221，將設計信息發送給RAM庫222，將制造測試結果信息發送給產品*TEG測試結果存儲區域223。根據本實施方式的救濟設計系統200進行救濟方式的評價，從該評價結果中確定最合適的救濟方式。以下在各實施方式中對最合適的救濟方式的救濟設計進行具體的說明。《實施方式I》在本實施方式I中，使用圖11對多個救濟方式混裝的救濟設計合理化方法進行說明。搭載有I/O救濟、Col救濟、Row救濟時所需的救濟電路、冗余存儲單元陣列、BIST電路的面積各不相同，救濟后的芯片成品率也隨各救濟方式的不同而不同。因此，RAM的最佳救濟方式需要考慮隨著搭載救濟電路而產生的RAM面積的增加和成品率提高的折中而確定。為此，作為考慮到這些的指標值定義了如式(I)所示的優良RAM所需面積。GAeamji — A RAM—n/Y RAM—n式⑴在此，GAeam n(cm2)表示RAM_n的優良RAM所需面積，A' EAM n(cm2)表示搭載救濟電路后的RAM_n的面積(即RAM、救濟電路、冗余存儲單元陣列、BIST電路的面積的總和值)，
Vm_n(% )表示救濟后的RAM_n的芯片成品率，優良RAM所需面積GAkam n為最小的救濟方式成為以任意RAM為對象時的最佳救濟方式。但是，在多個救濟方式混裝組救濟中，對所有RAM采用了最佳救濟方式時芯片整體的組救濟方式并不一定是最合適的，因此需要合理化芯片整體的組救濟方式。例如，在搭載100個相同規模的存儲器的芯片中，Row救濟時優良RAM所需面積為最小的RAM為2個、I/O救濟時優良芯片所需面積為最小的RAM為98個、救濟組為2個的情況下，與分為只有2個RAM所屬的Row救濟的組和98個RAM所屬的I/O組相比較，即使2個RAM的最佳救濟方式為Row救濟方式，也將這2個RAM作為I/O救濟方式、將100個RAM分為2個I/O救濟組更關系到芯片整體的救濟效率的合理化。因此，在多個救濟方式混裝組救濟中，為使作為芯片整體的優良芯片所需面積為最小而需要合理化組數。因此，如式(2)所示，定義優良芯片所需面積，考慮謀求該值為最小的救濟設計方式。
GAcIiip 一 (> 々一^ RAM^Gr.i + )づ ^NoRep_RAMii + ^Logic + バ Fuse )/ ab(JT ァ RAM_Gr.I X]j[ -^oRep_ RAMii X ^Logic X ^ Fuse )式⑵ /=1在此，GAehip (cm2)表示優良芯片所需面積，A'麵i (cm2)表示每個RAM組(RAM_Gr. i)的RAM和搭載用于其救濟的電路(冗余電路、救濟電路、BIST電路)的總面積，Ano EeP—EAmi (cm2)表示每個不搭載救濟電路的RAM(RAMii)的芯片面積，k' Fuse(cm2)表示保險絲的面積，ALogic(cm2)表不邏輯部(A'
RAM—Gr. i ヽ \o Re p—RAMii ヽ A Fuse以外的區域)的芯片面積，
VEMfci (% )表示每個RAM組(RAM_Gr. i)的救濟后的成品率，
Yno Re p_EAMi i (% )表示每個
不搭載救濟電路的RAM(RAMii)的成品率，V Fuse(% )表示保險絲的成品率，YLogic(% )表示邏輯部的成品率。在此，即使每個RAM組(RAM_Gr. i)的搭載救濟電路后的芯片面積A' EAMG,, (cm2),保險絲的面積A' Fuse(cm2)、每個RAM組(RAM_Gr. i)的救濟后的成品率Y' KAM—fci(%)、以及保險絲的成品率Y' F_(%)是相同RAM組的結果，也會根據搭載的救濟方式而使值發生變化。每個RAM組(RAM_Gr. i)的救濟后的成品率Y'(% )、不搭載救濟電路的每個RAM(RAMii)的成品率Yn。Ee p EAMii(% )、邏輯部的成品率YLogic(% )、以及保險絲的成品率
VFuse(% )可由式⑶或式(4)計算出。Yram Gr j — exp(—Z)0 X ^cRAMc )_Gr.iYNo Ee p EAMii — exp (-DOXAcno Ee p EAMii)YLogic = exp (-DO X Kchogic)Y1 Fuse = exp (-DO X Ac' Fuse)式(3)Yram _ Gr i = exp(-Daw X Aramc ) + REPram _ Gr iYNo Ee p—RAMii — exP (_DramXANo Ee p EAMii)YLogic = exp(-DLogicXALogic)式(4)Y' Fuse = exp (-DL0gicXA' Fuse)在此，式(3)的DO表示從產品 TEG測試結果存儲區域223獲取的平均缺陷密度(個/ cm )，Aceamc^ Acno Ee p—麵…AcLogic、 Ac' Fuse分別表示從設計信息存儲區域221獲取的以下各數據 .所屬于RAM組(RAM_Gr. i)的每個RAM的RAM部分的臨界區域(除去冗余電路、救濟電路、BIST電路)、不搭載救濟電路的每個RAM(RAMii)的臨界區域、邏輯部的臨界區域、以及保險絲的臨界區域，REPeam g, i表示在所屬于RAM組(RAM_Gr. i)的RAM中發生故障時可救濟的故障的發生率。
另外，式⑷的Deam和隊_。分別表示使用從產品 TEG測試結果存儲區域223獲取的RAM部和Logic部的救濟前的故障率Fkam、FLogic并根據式(5)計算出的致命缺陷密度(個/ cm )，Aramc、ANo Re p—RAMii、ALogic、 以及A' Fuse分別表示從設計信息存儲區域221所獲取的所屬于RAM組(RAM_Gr. i)的RAM部分的面積(除去冗余電路、救濟電路、BIST電路)、不搭載救濟電路的每個RAM(RAMii)的面積、邏輯部的面積以及保險絲的面積。Deam — -In (I-Feam) /Aeam式(5)DLogic = _ln(l-FLogic)/ALogic在此，Aeam表示RAM的總面積(除去冗余電路、救濟電路、BIST電路)。除此之外，也可以將包括冗余電路、救濟電路以及BIST電路的RAM的總面積賦給Akam，將救濟后的故障率賦給Feam而求得Dmm。例如在非專利文獻I、非專利文獻2等中公開了包括有REPeam i計·算方法的救濟成品率的計算方法。在設計多個救濟方式搭載組救濟時，需要確定如下情況搭載和不搭載救濟電路的RAM的分類、以搭載救濟電路的RAM為對象的救濟RAM成組化，以及每個組的救濟方式，需要根據這些的合理化來選定優良芯片所需面積為最小的方式。以下，使用圖12、圖13、圖14以及圖15對該實施方式I的概要進行說明。圖12是表示在救濟設計系統200中運算部230的處理的流程圖。[步驟300]將RAM組數和成品率計算參數作為計算參數而設定。成品率計算參數是使用于如式(3)或式(4)所示的成品率預測計算的參數，從以下的2個參數組中選擇任一組。一組為與式(3)對應的參數，設定存儲于設計信息存儲區域221中的臨界區域以及存儲于產品 TEG測試結果存儲區域223中的平均缺陷密度。另ー組為與式(4)對應的參數，設定存儲于設計信息存儲區域221中的面積，以及存儲于產品 TEG測試結果存儲區域223中的邏輯部、RAM的實際故障率。[步驟301]根據在步驟300中設定的救濟組數，將每個救濟RAM組的救濟方式的組合全部抽取。例如，將RAM組數設定為3時，每個救濟RAM組的救濟方式的組合成為如圖13所示那樣。圖13是表示救濟RAM組候選的組合抽取例的圖。在圖13的例中，例如組合I中，I/O救濟的組數為0，Row救濟的組數為3，Col救濟的組數為0，其他如圖13所示的那樣。[步驟302]使用產品規格功能書的信息，從存儲于RAM庫222的RAM中，將滿足設計規格的多個搭載RAM候選的組合全部抽取。[步驟303]從步驟302中抽取出的搭載RAM候選的組合中選擇任意的候選。[步驟304]從步驟301中抽取出的救濟RAM組的組合中選擇任意的候選。[步驟305]以在步驟303中選擇出的任意的搭載RAM候選、在步驟304中選擇出的任意的救濟RAM組候選為對象，實施RAM的成組化，使得優良芯片所需面積為最小。[步驟306]將在步驟305中所實施的針對任意的搭載RAM候選、任意的救濟RAM組候選的救濟RAM成組化結果、以及優良RAM所需面積存儲于救濟設計評價部233中。[步驟307]以在步驟301中抽取出的所有的救濟RAM組候選為對象，調查是否實施了(分配完成)RAM的成組化。未實施時，返回到步驟304。[步驟308]以在步驟302中抽取出的所有的搭載RAM候選為對象，調查是否實施了(分配完成)RAM的成組化。未實施時，返回到步驟303。
[步驟309]向輸出顯示部240輸出、顯示救濟RAM成組化結果和優良RAM所需面積。在步驟305中，作為使優良芯片所需面積為最小的方法，下面，使用圖14、圖15來說明搭載和不搭載救濟電路的RAM的確定以及對救濟RAM組的分配合理化方法。圖14是表示優良RAM所需面積的ー覽表的圖。圖15是表示RAM救濟組候選的分配的合理化方法的概念的圖。 首先，使用式(I)，按每個RAM計算出不搭載救濟電路時的優良RAM所需面積、和每個救濟方式的優良RAM所需面積，謀求優良RAM所需面積為最小的方式。圖14是對于RAMA, B、C所計算出的優良RAM所需面積的結果，在RAMA中I/O救濟時、在RAMB中無救濟時、在RAMC中Row救濟時，優良RAM所需面積成為最小。在此，優良RAM所需面積在無救濟時為最小的RAMB表示搭載救濟電路所帶來的RAM面積的增加的代價比成品率提高更大，意味著不搭載救濟電路是更為有利的情形。因此，RAMB分類為不搭載救濟電路的RAM。其次，以搭載救濟電路的RAM為對象，進行對救濟RAM組的分配合理化。在此，首先，以包含于救濟RAM組候選的救濟方式為對象，按每個RAM對優良RAM所需面積為最小的救濟方式進行選擇、分類。圖15表示在步驟304中選擇出的任意的救濟RAM組候選為I/O救濟2組(Gr. I和Gr. 2)和Row救濟I組(Gr. 3)的情況。在這種情況下，在圖14中計算出的優良RAM所需面積中，比較I/O救濟和Row救濟的RAM的值，選擇較小的一方。例如，在圖14的情況下，如圖15的(a)所示，將救濟RAMA分配為I/O救濟方式的組，將RAMC分配為Row救濟方式的組。之后，如圖15的(b)所示，進行對RAM的救濟方式的分配，以使各組的優良RAM組所需面積平均化。這時，比較最合適的優良RAM所需面積和采用其以外的救濟方式時的優良RAM所需面積，從而使得從它們的差為最小的RAM開始移動。S卩，在圖15的例子中，首先，在優良RAM所需面積相同的Gr. I和Gr. 2之間進行平均化，使得優良芯片所需面積為最小，然后，進行包括Gr. 3在內的平均化。這時，每使RAM組移動一次，每個救濟RAM組的冗余存儲單元陣列面積、救濟電路面積、保險絲面積就會產生變化，因此，按每次移動來計算移動后的優良芯片所需面積。平均化的完成(RAM的移動停止)判斷可考慮如下的情況例如，移動后的優良芯片所需面積比移動前變大的情況，或者移動后的優良芯片所需面積連續N次比移動前變大的情況等。當然也可以是其他的方法。《實施方式2》本實施方式2與上述實施方法I相比，其用于實施對救濟RAM組的分配合理化的方法不同。即，對救濟設計系統200中的運算部230的其他例進行說明，該運算部230如上述實施方式I所示，用于實施對救濟RAM組的分配合理化。作為用于實施對救濟RAM組的分配合理化的平均化方法，在上述實施方式I中，采用了使從救濟方式之間的優良RAM所需面積的差小的RAM開始移動的方式，但是，除此之外也可以使用隨機多初始值局部搜索法(Random Multi-start Local Research)、遺傳算法、以及模擬退火算法等的移動方式。《實施方式3》
本實施方式3是相對于上述實施方式I和實施方式2的其他例。即，在上述實施方式I和實施方式2中，定義了優良芯片所需面積，為使該值為最小而進行了平均化，但如果是使用了芯片面積和成品率的指標值，就不必限于該值，其中該芯片面積和成品率考慮到了隨著救濟電路搭載而產生的冗余存儲單元陣列、救濟電路、以及保險絲面積的增減。《實施方式4》本實施方式4是相對于上述實施方式I 3的其他例。即，在上述實施方式I和實施方式2中，作為選擇不搭載救濟電路的RAM的方法，使用了優良RAM所需面積，但是除此之外也可以考慮用戶任意指定的方法。例如，用戶任意指定在功能規格書中不允許搭載救濟電路的RAM的情況、從救濟對象中除去某一基準以下的規模的RAM的方法等。《實施方式5》本實施方式5是相對于上述實施方式I 4的其他例。S卩，根據圖16、圖17、圖18來說明上述實施方式I 4所示的用于輸出顯示優良芯片所需面積最小化方法結果的救濟 設計系統200的顯示輸出部240的輸出顯示的其他例。圖16是表不顯不搭載RAM候選-救濟RAM組候選(任意的搭載RAM候選a中任意的救濟RAM組候選b)的每個平均化步驟的優良芯片所需面積的圖表400的概略的圖。該圖表400是表示對救濟RAM組候選的分配合理化的計算推移的圖表，能夠按每個RAM候選、每個救濟RAM組候選進行顯示輸出。圖17是表示顯示姆個救濟RAM組候選(在任意的搭載RAM候選a中的救濟RAM組候選)的優良芯片所需面積的圖表410的概略的圖。優良芯片所需面積顯示例如每個救濟RAM組候選的最小優良芯片所需面積等這些指定值。在使用了最小值時，在任意的搭載RAM候選a中，能夠選出救濟RAM組候選為最合適的存儲結構。圖表410按每個搭載RAM候選制作。另外，圖18是表示顯示每個搭載RAM候選的優良芯片所需面積的合理化結果的圖表420的概略的圖。各搭載RAM候選的優良芯片所需面積顯示圖17所示的每個搭載RAM候選的優良芯片所需面積中的例如各自的最小值等這些指定值。在顯示了最小值時，能夠在所有的搭載RAM候選中選擇最合適的RAM候選及其救濟RAM組候選。《實施方式的概要和實施方式I 5的效果》根據以上說明的實施方式的概要和實施方式I 5，提供ー種實現“多個救濟方式混裝組救濟”的I/O救濟、Row救濟、Col救濟的救濟電路和救濟設計方法，從而能夠得到以下的效果。(I)能夠配合RAM的I/O數量、各I/O的存儲單元陣列的形狀、進而配合其規模，針對是否搭載救濟電路和救濟RAM而按每個RAM選擇救濟電路方式，因此與現有的I/O組救濟相比，能夠實現救濟效率的提聞，并且能夠有助于廣品利潤率的提聞。(2)使用了邊界鎖存器，從而不需要用于獲取救濟信息的特別硬件，因此可減小芯片面積。(3)在現有的救濟分析方式(ATE :Automatic Test Equipment :自動測試設備)中，在測試中存儲失效地址，測試結束后執行能否救濟判斷、救濟編碼生成等的救濟分析，在該方法中，能夠從失效地址中得到救濟信息，因此不需要特別的順序，能夠比現有方法縮短測試時間，因此能夠削減測試成本。
(4)Col救濟、Row救濟與I/O救濟相比，其包括救濟分析在內的救濟測試時間短，因此能夠抑制隨著多個救濟方式的混裝而產生的測試時間的增加。(5)能夠從滿足功能要求的多個搭載候選RAM中選定最合適的候選及其救濟設計方式，因此能夠有助于產品利潤率的提高。以上，根據實施方式具體說明了由本發明人完成的發明，但本發明不限于上述實施方式，當然，在不超出其要_的范圍內可進行各種變更。產業上的可利用性本發明涉及ー種在LSI中代表的薄膜器件、即在內置有多個RAM和邏輯電路的半導體芯片中有效適用于搭載RAM的測試電路和邏輯電路的測試電路時的技木，進而涉及一 種用于確定RAM的救濟方法的技術，例如可用于內置有RAM和CPU的系統LSI等的邏輯LSI。
權利要求
1.一種半導體芯片，搭載有多個RAM，其特征在于， 上述多個RAM的每一個能設定多個救濟方式， 上述多個RAM的每一個具有救濟電路，該救濟電路從上述多個救濟方式中按每個RAM進行選擇來設定救濟方式，以使優良芯片面積為最小。
2.根據權利要求I所述的半導體芯片，其特征在于， 上述多個救濟方式包括行救濟、列救濟以及I/O救濟， 作為上述救濟電路而具有行救濟電路、列救濟電路以及I/O救濟電路。
3.根據權利要求I所述的半導體芯片，其特征在于， 設定上述救濟方式的救濟信息存儲在包含保險絲的非易失性存儲器或包含寄存器的易失性存儲器中， 上述救濟電路采用組救濟，該組救濟將救濟方式相同的RAM組成一個以上的組來共享上述救濟信息。
4.根據權利要求I所述的半導體芯片，其特征在于， 在上述救濟電路中包含有BIST電路和BISR電路， 上述BIST電路包括圖形發生器和按上述每個RAM設置的電橋電路， 上述BISR電路并設或內置在上述電橋電路中。
5.根據權利要求4所述的半導體芯片，其特征在于， 內置上述BISR電路的上述電橋電路按照上述各RAM的規格和救濟方式來準備。
6.根據權利要求5所述的半導體芯片，其特征在于， 上述電橋電路具有在與上述RAM之間設置的邊界鎖存器電路， 用于行救濟和列救濟的上述電橋電路的地址部的上述邊界鎖存器電路作為失效地址寄存器而工作， 用于I/O救濟的上述電橋電路的數據部的上述邊界鎖存器電路作為失效數據寄存器而工作。
7.根據權利要求3所述的半導體芯片，其特征在于， 上述救濟信息包括由指示置換對象的區域的一個以上的比特所組成的救濟地址；和I比特的救濟使能信號。
8.根據權利要求6所述的半導體芯片，其特征在于， 用于上述行救濟和上述列救濟的電橋電路具有檢測多個地址是否失效的多重失效電路，僅限于一個失效或不跨置換對象區域的多個失效時將失效地址的一部分分配給救濟地址。
9.根據權利要求6所述的半導體芯片，其特征在于， 用于上述I/O救濟的電橋電路具有檢測多個I/O是否失效的多重失效電路，僅限于一個失效，將失效數據的編碼信號分配給救濟地址。
全文摘要
本發明提供一種半導體芯片。在搭載有多個RAM的芯片(10)中考慮到搭載救濟電路而產生的芯片成品率提高和面積增加的折中。提供一種救濟電路，能夠對于其芯片內的RAM分別選擇是否搭載救濟電路以及在搭載時選擇I/O救濟、Col救濟、以及Row救濟中的一個或多個救濟方式，將這些救濟電路搭載RAM分為多個RAM組，按每個RAM組實施救濟，實現“多個救濟方式混裝組救濟”。另外，提供一種在可搭載的多個RAM候選中薄膜內的優良芯片獲取數為最大的救濟方式及其RAM成組化方法的評價方法。可實現“多個救濟方式混裝組救濟”的救濟電路和用于使產品利潤率合理化的救濟設計方法。
文檔編號G11C29/44GK102855942SQ201210336300
公開日2013年1月2日 申請日期2010年5月12日 優先權日2009年5月13日
發明者松本千鶴, 山崎樞, 中尾教伸, 齊藤良和 申請人:瑞薩電子株式會社