專利名稱：用于雙軌存儲器中轉(zhuǎn)換電能的方法及器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及用于雙軌存儲器中轉(zhuǎn)換電能的方法及器件。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲器(SRAM)是使用不需要刷新的雙穩(wěn)態(tài)電路存儲數(shù)據(jù)位的一種易失性半導(dǎo)體存儲器。存儲器單元，例如，SRAM，由于其存儲一個信息位可以被稱為位單元，由兩個交叉連接反相器的邏輯狀態(tài)表示。存儲器陣列包括以行和列布置的多個位單元。存儲器陣列中的每個位單元通常包括與電源電壓和參考(例如，地)電壓的連接。位線上的邏輯信號控制從位單元的讀取和向位單元的寫入，字線控制位線與反相器的連接，否則字線是浮置的。位線可以連接至存儲器陣列的一行中的位單元，不同的字線提供給不同的行。位線對可以連接至每一列位單元。對于位單元的讀取操作，相對應(yīng)的位線可以預(yù)充電至高(例如，至邏輯高值‘I’)，并且相對應(yīng)的字線可以是有效的(asserted)。位線的最終值可以相當(dāng)于存儲在位單元的信息位的邏輯值。為了將‘I’寫入位單元，可以將相對應(yīng)的位線中的一個(可表示為BL，BL可用于表示位線)，設(shè)為‘I’，以及將另一位線(可表示為BLB，BLB可以用于表示位線)設(shè)為‘0’，并且可以使字線為有效。為了寫入邏輯低值，替代地，BL和BLB可以分別被設(shè)為‘0’和‘1’，并且可以使字線為有效。位線對BL，BLB可以稱為互補位線對。應(yīng)當(dāng)理解，雖然如此，BL和BLB的值不需是另一個的邏輯互補，例如，如在上述的讀取操作中，BL和BLB都設(shè)為‘I’。為了改善存儲器的存取性能(例如，寫入性能)，目前已經(jīng)使用了雙軌電源技術(shù)。在雙軌電源方法中，電源電壓CVDD(其可以表示“單元VDD”)可以提供給位單元。CVDD可以在一些情形下(例如對于第一類型的存儲器操作)具有第一電壓電平(例如，電源電壓VDD)，并且可以在其他情形下(例如對于第二類型的存儲器操作)具有第二電壓電平
發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種存儲器件，包括:以行和列布置的位單元的陣列；多個互補位線對，所述陣列的每列可通過對應(yīng)的互補位線對選擇；多根電源線，每根電源線連接至相對應(yīng)列中的所述位單元；以及多個電壓控制電路，連接至所述陣列的各列，每個電壓控制電路被配置成響應(yīng)于與相對應(yīng)列對應(yīng)的互補位線對的邏輯電平，設(shè)置所述多根電源線中的一根相對應(yīng)電源線的電壓電平。在可選實施方式中，所述位單元的陣列是靜態(tài)隨機(jī)存取存儲器(SRAM)陣列。在可選實施方式中，每個電壓控制電路設(shè)置為與在相對應(yīng)列一端的位單元相鄰。
在可選實施方式中，所述多個電壓控制電路是多個第一電壓控制電路，所述器件進(jìn)一步包括連接至所述陣列的各列的多個第二電壓控制電路；其中所述多個第二電壓控制電路中的每一個被配置成響應(yīng)于與相對應(yīng)列對應(yīng)的互補位線對的邏輯電平，為所述多根電源線中的一根相對應(yīng)電源線設(shè)置電壓電平；其中所述多個第二電壓控制電路中的每一個設(shè)置為與相對應(yīng)列另一端部的位單元相鄰。在可選實施方式中，所述位單元的陣列是位單元的第一陣列，所述器件進(jìn)一步包括以行和列布置的位單元的第二陣列，所述第一陣列和所述第二陣列具有相同的列數(shù)，所述第二陣列中的每一列可通過對應(yīng)的互補位線對選擇，每根電源線連接至在相對應(yīng)列中的所述第二陣列的位單元；其中每個電壓控制電路連接至所述第二陣列中的一列，并且所述第一陣列和所述第二陣列中的與每一相同電壓控制電路連接的列相同；其中每個電壓控制電路設(shè)置為與在相對應(yīng)列一端的所述第二陣列的位單元相鄰。在可選實施方式中，每個電壓控制電路可被配置成對于寫入操作和讀取操作選擇性地在相對應(yīng)的電源線處分別提供第一電壓電平和第二電壓電平，以存取所述位單元的陣列。在可選實施方式中，每個電壓控制電路連接至電源電壓，并且所述第二電壓電平實質(zhì)上等于所述電源電壓。在可選實施方式中，每個電壓控制電路包括:與非門NAND邏輯電路，包括連接至與相對應(yīng)列對應(yīng)的位線對中的相對應(yīng)位線的第一輸入節(jié)點和第二輸入節(jié)點；以及第一PMOS晶體管，包括連 接至所述NAND邏輯電路的輸出節(jié)點的柵極，以及連接至電源電壓的源極，以及連接至與相對應(yīng)列對應(yīng)的電源線的漏極。在可選實施方式中，每個電壓控制電路進(jìn)一步包括NMOS晶體管，所述NMOS晶體管包括連接至與相對應(yīng)列對應(yīng)的電源線的源極以及連接至所述電源電壓的漏極。在可選實施方式中，每個電壓控制電路的所述NMOS晶體管進(jìn)一步包括連接至預(yù)定電壓的柵極。在可選實施方式中，所述預(yù)定電壓是電源電壓。在可選實施方式中，每個電壓控制電路的所述NMOS晶體管進(jìn)一步包括連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極。在可選實施方式中，每個電壓控制電路進(jìn)一步包括第二 PMOS晶體管，所述第二PMOS晶體管包括連接至所述電源電壓的源極，連接至與相對應(yīng)列對應(yīng)的電源線的漏極，以及連接至所述第二 PMOS晶體管漏極的柵極。在可選實施方式中，每個電壓控制電路進(jìn)一步包括:反相器，所述反相器具有連接至所述NAND邏輯電路的所述輸出節(jié)點的輸入節(jié)點；第一NMOS晶體管，包括連接至與相對應(yīng)列對應(yīng)的電源線的漏極，以及連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極；第二 NMOS晶體管，包括連接至所述反相器的輸出節(jié)點的柵極，連接至所述第一 NMOS晶體管的源極的漏極，以及連接至地節(jié)點的源極；以及電容器，連接在所述第二 NMOS晶體管的所述漏極和所述地節(jié)點之間。在可選實施方式中，所述電容器由金屬-絕緣體-金屬(MIM)或者金屬-氧化物-金屬(MOM)結(jié)構(gòu)形成。在可選實施方式中，每個電壓控制電路進(jìn)一步包括:第一 NMOS晶體管，包括連接至與相對應(yīng)列對應(yīng)的電源線的源極，以及連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極；第二 NMOS晶體管，包括連接至與相對應(yīng)列對應(yīng)的位線對中的第一位線的柵極，以及連接至所述第一NMOS晶體管的所述源極的漏極；第三NMOS晶體管，包括連接至所述位線對中的第二位線的柵極，以及連接至所述第一 NMOS晶體管的所述源極的漏極；以及第二 PMOS晶體管，包括連接至所述第二 NMOS晶體管和所述第三NMOS晶體管的源極的漏極，以及連接至地節(jié)點的柵極，以及連接至所述地節(jié)點的源極。根據(jù)本發(fā)明的另一個方面，還提供了一種包括電源結(jié)構(gòu)的存儲器件，所述電源結(jié)構(gòu)包括:與非門NAND邏輯電路，包括第一輸入節(jié)點和第二輸入節(jié)點以及輸出節(jié)點；第一 MOS晶體管，包括連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極，連接至電源電壓的源極以及連接至電源線的漏極，所述第一 MOS晶體管為PMOS晶體管；第二 MOS晶體管，包括連接至所述電源線的第一端，以及連接至所述電源電壓的第二端；以及調(diào)節(jié)器電路，連接至所述NAND邏輯電路的所述輸出節(jié)點并且連接至所述電源線，所述調(diào)節(jié)器電路被配置成基于在所述NAND邏輯電路的所述輸出節(jié)點的電壓調(diào)節(jié)在所述電源線的電壓特性。在可選實施方式中，存儲器件進(jìn)一步包括:以行和列布置的位單元的陣列；以及配置成選擇所述陣列中的相對應(yīng)列的第一位線和第二位線；其中所述NAND邏輯電路的所述第一輸入節(jié)點和所述第二輸入節(jié)點分別連接至所述第一位線和第二位線。在可選實施方式中，所述第二 MOS晶體管是NMOS晶體管，并且所述第一端和所述第二端分別是源極端和漏極端，所述第二 MOS晶體管進(jìn)一步包括連接至所述電源電壓的柵極。在可選實施方式中，所述第二 MOS晶體管是PMOS晶體管，并且所述第一端和所述第二端分別是源極端和漏極端，所述第二 MOS晶體管進(jìn)一步包括連接至所述第二 MOS晶體管的所述漏極端的柵極。在可選實施方式中，所述調(diào)節(jié)器電路包括:反相器，具有連接至所述NAND邏輯電路的所述輸出節(jié)點的輸入節(jié)點；第三MOS晶體管，包括連接至所述電源線的漏極，以及連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極，所述第三MOS晶體管為NMOS晶體管；第四MOS晶體管，包括連接至所述反相器的輸出節(jié)點的柵極，連接至所述第三MOS晶體管的源極的漏極，以及連接至地節(jié)點的源極，所述第四MOS晶體管為NMOS晶體管；以及電容器，連接在所述第三MOS晶體管的所述漏極和預(yù)定電壓之間。在可選實施方式中，所述調(diào)節(jié)器電路包括:第三MOS晶體管，包括連接至所述電源線的漏極以及連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極，所述第三MOS晶體管為NMOS晶體管；第四MOS晶體管，包括連接至所述NAND邏輯電路的所述第一輸入節(jié)點和所述第二輸入節(jié)點中的一個的柵極，以及連接至所述第三MOS晶體管的源極的漏極，所述第四MOS晶體管為NMOS晶體管；第五MOS晶體管，包括連接至所述第一輸入節(jié)點和所述第二輸入節(jié)點中的另一個的柵極，以及連接至所述第三MOS晶體管的所述源極的漏極，所述第五MOS晶體管為NMOS晶體管；以及第六MOS晶體管，包括連接至所述第四MOS晶體管和所述第五MOS晶體管的源極的漏極，連接至地節(jié)點 的柵極，以及連接至所述地節(jié)點的源極，所述第六MOS晶體管為PMOS晶體管。
根據(jù)本發(fā)明的又一個方面，還提供了一種為存儲器陣列提供電源的方法，所述存儲器陣列具有以多行和多列布置的多個存儲單元，每列具有連接至所述列中的所述位單元的互補位線對，所述方法包括以下步驟:響應(yīng)于與所述多列中一列對應(yīng)的位線對中具有高邏輯電平的位線以及所述位線對中具有低邏輯電平的另一位線，將連接至所述列的所述位單元的電源線的電壓設(shè)置為第一電壓電平；以及響應(yīng)于對所述位線對中具有所述高邏輯電平的兩位線，將所述電源線的電壓設(shè)置為第二電壓電平。
下面根據(jù)附圖中元件進(jìn)行的描述將使本發(fā)明變得更清楚，其中附圖元件僅用于舉例說明的目的并且不必按比例繪制。圖1是根據(jù)本發(fā)明的一些實施方式的靜態(tài)隨機(jī)存取存儲器(SRAM)位單元的電路圖。圖2A-圖2C是根據(jù)各種實施方式的連接至電壓控制電路的SRAM陣列的示意圖。圖2A:電壓控制電路為SRAM陣列的各個列控制電壓；圖2B:用于SRAM陣列的每列的多個電壓控制電路；圖2C:電壓控制電路為SRAM陣列的多列控制電壓。圖3A-圖3B是根據(jù)一些實施方式的電壓控制電路的電路圖。圖4是根據(jù)一些實施方式的調(diào)節(jié)器電路的電路圖。圖5是根據(jù)一些實施方式的另一調(diào)節(jié)器電路的電路圖。
圖6是可根據(jù)一些實施方式使用的NAND電路的電路圖。圖7是根據(jù)一些實施方式的SRAM陣列的一列連接電壓控制電路的框圖。圖8A-圖8B是根據(jù)一些實施方式的SRAM位單元的布局的平面(俯視)圖。圖8A:定向為平行參考電壓(如VSS)線的位線；圖8B:定向為垂直VSS線的位線。圖9是根據(jù)一些實施方式的處理流程圖。
具體實施例方式對于一些示例性實施例的描述旨在結(jié)合附圖進(jìn)行閱讀，附圖被認(rèn)為是整個書面描述的一部分。除非另有說明，關(guān)于附接、連接或類似的術(shù)語，比如“連接的”和“互連的”，指兩結(jié)構(gòu)通過中間結(jié)構(gòu)直接或者間接固定或者互相連接的關(guān)系，以及兩者可移動或者嚴(yán)格的連接或者關(guān)聯(lián)。同樣地，除非以其他方式明確描述，關(guān)于電連接或類似的術(shù)語，例如，“耦合的”，“連接的”以及“互連的”指兩結(jié)構(gòu)通過中間結(jié)構(gòu)直接或者間接的相互通信的關(guān)系。圖1是根據(jù)本發(fā)明的一些實施方式的靜態(tài)隨機(jī)存取存儲器(SRAM)位單元的電路圖。SRAM位單元100包括通過字線WL偏置的一對存取晶體管M5和M6并且分別提供對由電源線CVDD供電的交叉連接反相器102a和102b的存取。當(dāng)在那些相對應(yīng)晶體管的柵極端處的字線信號被置為高時，存取晶體管M5和M6分別將在位線BL和BLB上的信號傳輸給交叉連接反相器的節(jié)點。反相器102a包括上拉(PU)PMOS晶體管Ml和下拉(PD)NMOS晶體管M2，并且反相器102b包括上拉PMOS晶體管M3和下拉NMOS晶體管M4。這種結(jié)構(gòu)稱為6T (6個晶體管)SRAM結(jié)構(gòu)。位單元中的晶體管可以由平面金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，絕緣體上硅(SOI) MOSFET,鰭式(3D) MOSFET,鰭式 SOI MOSFET,多鰭式 M0SFET，或者它們的一些組合形成。圖2A是根據(jù)一些實施方式的存儲器的示意圖。存儲器200包括以行和列布置的位單元(例如SRAM位單元)的陣列205。在圖2A表示的實例中，陣列205包括Nk行和Nc列，其第一行中的位單元表示為210-1-1，210-1-2等，并且第一列中的位單元表示為210-1-1，210-2-1 等。行表示為 215-1,215-2,...，215-NR 并且列表示為 220-1，220-2，...，220_NC?？梢允褂貌煌瑪?shù)量的行和列。位線對與每一列相關(guān)聯(lián)。第i列中的位線表示為BL-1-a和BLB-1-a。陣列205的每列可通過相應(yīng)的位線對選擇。例如，為了讀取列220-2和具體行中的位單元，位線BL-2-a和BLB-2-a可被預(yù)充電到高電平，并且此外用于該具體行的字線可以置為有效(為了圖示方便字線沒有在圖2A中示出)。電源線連接至各列中的位單元。與列220-1,220-2等相對應(yīng)的電源線被表示為CVDD-l-a，CVDD_2_a等。位線對(BL_l_a，BLB-1-a)，(BL-2-a, BLB-2-a)等可以相對應(yīng)于圖1中的位線(BL，BLB)，電源線CVDD_l_a，CVDD-2-a等可以相對應(yīng)于圖1中的電源線CVDD，如圖1描繪的圖2的陣列205中的單個位單元。電壓控制電路220-1，220-2，...，220-NC (共同為電壓控制電路220)連接至陣列205的相對應(yīng)列。連接至每列的電壓控制電路被配置成:基于與該列相對應(yīng)的位線對，控制與該列相對應(yīng)的電源線的電壓電平。每個電壓控制電路連接至電源節(jié)點VDD。在雙軌SRAM的實施中，電壓控制電路220可以將用于各列的電源線(即在這些列中的位單元的電源線)控制為具有實質(zhì)上等于VDD的第一電壓電平(例如對于讀取操作)或者控制為具有第二電壓電平，例如小于VDD的電壓電平(例如對于寫入操作)。在一些實施方式中，對于寫入操作提供小于VDD的電壓電平(例如，小于VDD至少30mV)給位單元可支持各種寫入輔助技術(shù)以改善寫入性能。電壓控制電路220的內(nèi)部細(xì)節(jié)在下面進(jìn)一步描述。每個電壓控制電路可設(shè)置為與在相對應(yīng)列端部的位單元相鄰，例如，與行215-1 (如圖2A中)或者行215-NR中的位單元相鄰。每對相鄰的電壓控制電路之間的間隔可以實質(zhì)上等于相鄰列中的位單 元之間的單元間距。例如，電壓控制電路220-1和220-2之間的間隔可以實質(zhì)上等于位單元210-1-1和210-1-2的間距。因此，電壓控制電路可以有效使用空間并且在芯片面積方面占用相對較小的面積。在一些實施方式中，電壓控制電路220可以嵌入SRAM陣列中。SRAM陣列中和電壓控制電路中的半導(dǎo)體器件可以使用相同的制造工藝制造，例如，對于制造工藝中的N型輕摻雜漏極(NLDD)和P型輕摻雜漏極(PLDD)或者口袋摻雜(pocket doping)步驟中使用相同的光刻掩模。嵌入的SRAM工藝通常包括邏輯部分和SRAM部分。邏輯部分典型地包括NLDD和PLDD，用于調(diào)節(jié)器件或者調(diào)整設(shè)置，例如，高閥值電壓Vt (對應(yīng)于第一掩模MASK-1和第一工藝Process-Ι)，標(biāo)準(zhǔn)電壓Vt (對應(yīng)于第二掩模MASK-2和第二工藝Process-2)等。關(guān)于SRAM部分，對于執(zhí)行/備用以及讀取/寫入邊緣優(yōu)化，產(chǎn)品可以采用單獨的SRAM LDD工藝。根據(jù)各種實施方式的電壓控制電路可使用邏輯LDD工藝或者SRAM LDD工藝。圖2B是類似于器件200a但是具有連接至陣列205中每列的一對電壓控制電路的存儲器件200b的示意圖。圖2B中的各種元件與圖2A中的元件類似，為了圖示方便圖2B中沒有示出參考標(biāo)號。對于列220-1，電壓控制電路220a-l和220b_l基于位線BL_l_b和BLB-1-b的電壓控制電源線CVDD-1-b的電壓電平。
在SRAM操作中，在每個讀取或者寫入周期期間可以僅選擇一行和部分列來讀取或者寫入。其他單元可以保持為備用或者“虛擬(du_y)”模式。例如，在一些實例中，如果列的總數(shù)NC為128，在寫入周期可以僅大約32位改變狀態(tài)(例如，從O變至I或者從I變至O)。被寫入行中的其他位可以為虛擬讀取模式，其中字線被導(dǎo)通(置為有效)并且位線BL，BLB預(yù)充電到高，但是沒有數(shù)據(jù)改變狀態(tài)或者作為輸出提供。在各種實施方式中，基于列的電壓控制電路為單個CVDD電壓需求服務(wù)。在單行不同的列中，可提供不同的電壓給寫入位(降低的電壓CVDD)，該寫入位與經(jīng)歷虛擬讀取的非選擇位(電壓可以是VDD或者更高)相對。圖2C是類似于器件200a但是具有連接至陣列205a的各個列以及連接至陣列205b的各個列的電壓控制電路220的存儲器件200c的示意圖。圖2C中的各種元件與圖2A中的元件類似并且為了圖示方便沒有在圖2C中示出。對于陣列205a和205b的列220-1，電壓控制電路220-1和220-1基于位線BL-1-c和的電壓控制電源線CVDD-1的電壓電平。置于陣列205a和205b之間的電壓控制電路220可以降低成本(例如，由于電壓控制電路的數(shù)量減少)并且有效使用空間以節(jié)省芯片面積。圖3A和圖3B分別是根據(jù)一些實施方式的電壓控制電路300a和300b的電路圖。電壓控制電路300a和300b可以為圖2A-2C中示出的電壓控制電路的實施實例。在圖3A中，與非門NAND門310具有連接至位線BL和BLB的輸入節(jié)點并且具有輸出節(jié)點315。NAND門310可以是實施邏輯與非操作(NAND操作)的任何電路。這種NAND電路的一個實例在下面的圖6中進(jìn)一步描述。PMOS晶體管M7具有連接至節(jié)點315的柵極M7-G，連接至電源電壓VDD的源極M7-S，以及連接至節(jié)點390a的漏極M7-D，節(jié)點390a是電壓控制電路300a的輸出節(jié)點并且可以是連接至位單元的電源線(例如，如圖1中的電源線CVDD，如圖2A中的電源線CVDD-1-a，等等)。NMOS晶體管M8具有連接至預(yù)定電壓(例如，VDD)的柵極M8-G，連接至VDD的漏極M8-D，以及連接至節(jié)點390a的源極M8-S。對于讀取周期，BL和 BLB都設(shè)為‘I’，并且在節(jié)點315的NAND輸出為‘0’。PMOS晶體管M7導(dǎo)通(用作閉合的開關(guān))并在其源極端和漏極端之間傳導(dǎo)電流。在本實例中接高的NMOS晶體管M8也是導(dǎo)通的，但是相比于PMOS晶體管M7可能呈現(xiàn)出更大的對電流的阻抗。因此，這種情況下晶體管M7可以將節(jié)點390a充電至相當(dāng)于(或者實質(zhì)上相當(dāng)于)VDD的電壓。在讀取周期期間，晶體管M8的漏極端和源極端可以為相同或者實質(zhì)上相同的電壓電平，因此在那些源極端和漏極端之間可以沒有電流流動。對于寫入周期，位線(BL或者BLB)中的一個設(shè)為‘I’并且另一個設(shè)為‘O’。在節(jié)點315處的NAND門輸出為‘1’，斷開晶體管M7。NMOS晶體管M8是導(dǎo)通的，但是可提供電壓降使節(jié)點390a具有小于VDD的電壓，例如，大約VDD的70_90%。經(jīng)過M8的電壓降可與經(jīng)過電阻器的電壓降相似。假設(shè)M8表示電阻Rl并且節(jié)點390a表示電阻R2。對于M8的電壓降比率可以表示為R1/(R1+R2)。因而，剩余的電壓降(即，對于節(jié)點390a)可以為VDD*(1-(R1))/(R1+R2)。因此，電源線CVDD(其可以為節(jié)點390a)用于寫入操作的電壓電平可以比用于讀取操作的電壓電平低，并且基于位線的電壓選擇電壓電平。在一些實施方式中，作為替代，晶體管M8的柵極可以連接至NAND門310的輸出。在這種實例中，對于寫入周期節(jié)點315處的NAND輸出為‘I’，晶體管M8導(dǎo)通并且使電流在其漏極端和源極端之間流動。
可選的調(diào)節(jié)器電路320可調(diào)節(jié)節(jié)點390a的特性，例如，從讀取周期期間在該節(jié)點的一個電壓電平轉(zhuǎn)換到寫入周期期間的另一電壓電平的轉(zhuǎn)換速率。這種調(diào)節(jié)可以基于NAND門310的輸出315。調(diào)節(jié)器320的細(xì)節(jié)在下面的圖4和圖5中進(jìn)一步討論。圖3B的電壓控制電路300b在若干方面與圖3A的電壓控制電路300a類似，在此僅討論區(qū)別。PMOS晶體管M9具有連接至電源電壓VDD的源極M9-S，以及都連接至節(jié)點390b的漏極M9-D和柵極M9-G。節(jié)點390b可以為類似于圖3A的節(jié)點390a的電源線CVDD。在一些實施方式中，柵極M9-G可以連接至預(yù)定電壓(例如，在0.2*VDD到0.8*VDD的范圍內(nèi))。這種預(yù)定電壓可以給電路設(shè)計者提供自由度以調(diào)節(jié)M9的最終阻抗并因此控制CVDD電壓電平。0.2*VDD的預(yù)定電壓可相當(dāng)于低阻抗設(shè)置，并且0.8*VDD的預(yù)定電壓可以相當(dāng)于高阻抗設(shè)置。如上有關(guān)圖3A描述的，對于讀取周期，PMOS晶體管M7導(dǎo)通。節(jié)點390b被拉至VDD，PMOS晶體管M9截止。對于寫入周期，PMOS晶體管M7截止，導(dǎo)致PMOS晶體管M9部分導(dǎo)通。在該狀態(tài)下，晶體管M9在其源極端和漏極端之間傳導(dǎo)電流，并且電壓降可使得節(jié)點390b處的電壓低于VDD，例如，大約VDD的70-85%。電壓控制電路300b在寫入周期期間提供的CVDD電壓電平可以低于由電壓控制電路300a提供的CVDD電壓電平。圖4是根據(jù)一些實施方式的調(diào)節(jié)器電路的電路圖。調(diào)節(jié)器電路420可以為圖3A-3B中穩(wěn)壓器320的實施實例。反相器430具有作為輸入的節(jié)點315。NMOS晶體管MlO具有連接至節(jié)點390的漏極M10-D，節(jié)點390可以為節(jié)點390a和390b。晶體管MlO的柵極MlO-G連接至節(jié)點315。NMOS晶體管Mll具有連接至反相器430的輸出431的柵極M11-G，連接至晶體管MlO的源極MlO-S的漏極M11-D，以及連接至參考電壓節(jié)點(例如，地節(jié)點)的源極M11-S。電容器440連接在晶體管MlO的源極MlO-S和預(yù)定電壓(可以為地電壓)之間。電容器440可以由金屬-絕緣體-金屬(MIM)或者金屬-氧化物-金屬(MOM)結(jié)構(gòu)形成并且可以為MOSFET電容器(例如，在相對大的有源區(qū)上的大柵電極/柵極介電層)。
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可以結(jié)合圖7理解調(diào)節(jié)器電路420的工作，圖7示出了連接至SRAM陣列205的列220-j的電壓控制電路220-j，其中j可以為I和Nc之間的整數(shù)，包括I和Nc。電壓控制電路220-j基于位線BL和BLB控制電源線CVDD的電壓電平。CVDD可以為具有總耦合電容CmertaI的金屬電源線，總稱合電容Cmertal包括金屬線電容,金屬島狀物電容(metal islandcapacitance),以及接觸件與柵極的電容。金屬線電容指CVDD線(例如整個列)和相鄰位線BL，BLB之間的耦合電容。金屬島狀物電容取決于CVDD線的金屬層，即，無論CVDD線是在下面圖8A-8B進(jìn)一步討論的金屬-1層還是金屬-2層。如果CVDD位于金屬-1層之上的金屬-2層，金屬島狀物電容指Ml島狀物和相鄰的Ml層之間的耦合電容。如果CVDD位于金屬-1層，由于金屬-1層可被直接連接至接觸件并且連接至上拉(PU)晶體管的源極端，因此可以忽略金屬島狀物電容。接觸件至柵極的電容指PU源極接觸件和CM0SFET器件的柵極之間的耦合電容。電源線CVDD連接至上拉器件I3U-1，PU-2，...，PU-NR。返回參照圖1，由于PMOS晶體管可以將在位單元的數(shù)據(jù)存儲節(jié)點處的電壓拉高，因此PMOS晶體管Ml和M3稱為上拉(PU)晶體管。每個上拉器件PU-1，, I3U-NR可以為諸如Ml的晶體管。I3U-1可以對應(yīng)于圖1的晶體管M1，并且PU-2可以對應(yīng)于圖1的晶體管M3。金屬電源線CVDD可具有電容Cl，并且Cl = Cmetal+ (Cpu s) (N_位)，其中Cpu s為每個PU器件的源極節(jié)點電容，所述I3U器件包括源極-結(jié)電容，輕摻雜漏極(LDD)-柵極重疊電容，以及柵極-源極耦合電容；并且N位是連接至電源線的位單元的數(shù)量(在本實例中，1位=Ne)。在讀取周期期間，節(jié)點315為低，并且NMOS晶體管MlO截止。NMOS晶體管Mll導(dǎo)通，通過提供接地的路徑將電容器440放電。由于電容器440沒有與節(jié)點390連接，因此調(diào)節(jié)器電路420不起作用。可選的調(diào)節(jié)器電路420在寫入周期期間提供具有電容C2的電容器440，電容C2與電容Cl并聯(lián)。在電容器440不與Cl并聯(lián)連接的情況下，與金屬電源線相對應(yīng)的電荷由Q=C*V = C1*CVDD給出。由于V = Q/C，當(dāng)提供并聯(lián)連接的電容器440時，在寫入周期期間節(jié)點390處的電勢由Q/C = C1*CVDD/(C1+C2)給出，其中(C1+C2)相對應(yīng)于電容Cl和C2的并聯(lián)連接。因此，對于寫入周期，CVDD乘以Cl/(C1+C2)的比值，并且由于調(diào)節(jié)器電路420中的電容器440，在寫入周期期間節(jié)點390處的電壓降低。以這種方式，在節(jié)點390處的電壓從讀取周期期間的電壓電平VDD轉(zhuǎn)換至寫入周期期間的低電壓電平的轉(zhuǎn)換可以加速。圖5是根據(jù)一些實施方式的另一種調(diào)節(jié)器電路的電路圖。調(diào)節(jié)器電路520可以為圖3A-3B中穩(wěn)壓器320的實施實例。NMOS晶體管M12具有連接至節(jié)點390的漏極M12-D，節(jié)點390可以為節(jié)點390a或者390b。晶體管M12的柵極M12-G連接至節(jié)點315。NMOS晶體管M13和M14具有連接至晶體管M12的源極M12-S的相應(yīng)漏極M13-D和M14-D，并且具有分別連接至BL和BLB的柵極M13-G和M14-G。PMOS晶體管M15具有分別連接至晶體管M13的源極M13-S和晶體管M14的源極M14-S的漏極M15-D，并且具有都接地的柵極M15-G和源極M15-S?？赏ㄟ^首先考慮如果沒有調(diào)節(jié)器電路520會發(fā)生什么來理解調(diào)節(jié)器電路520的工作。假設(shè)節(jié)點390對于讀取周期具有電壓VDD并且對于寫入周期具有電壓CVDDmite?；仡欕娫淳€CVDD(其可 以為節(jié)點390)具有電容Cl并且電荷、電容、電壓以及電流由Q =OV = I*t(其中I為放電電流并且t為放電時間)關(guān)聯(lián)，因此其遵循AQ = C1*AV =Cl* (VDD-CVDDwrite) = Ipu leakage*t，其中Ipu leakage是流經(jīng)圖7的PU器件的電流。因此，沒有調(diào)節(jié)器電路520，放電時間(用于讀取周期的第一電壓電平VDD和用于寫入周期的低電壓電平之間的 CVDD 轉(zhuǎn)換時間)為 t = Cl* (VDD-CVDDwrite)/Ipu leakage0包括調(diào)節(jié)器電路520的情況下，在寫入周期期間，電流IMgulatOT從節(jié)點390經(jīng)晶體管M12(由于在寫入周期期間節(jié)點315為低因此M12是導(dǎo)通的)，NMOS晶體管M13和M14中之一(由于在寫入周期期間BL和BLB具有互補值M13和M14之一被保證是導(dǎo)通的)，以及PMOS晶體管M15(M15具有接低的柵極M15-G)流到地。在這種情況下，由調(diào)節(jié)器電路520提供另外的放電路徑，因此總的放電電流=Ipujeakage+Iregulator。那么^Q =C1*AV = Cl*(VDD-CVDDwrite) = (IPU—leakage+Ir哪latJ*t，并且 t = Cl*(VDD-CVDDwrite)/(Ipuleakage+IMgulatJ，該放電時間比前面沒有調(diào)節(jié)器電路520情形下的放電時間短。因此，由于調(diào)節(jié)器電路520提供了附加的放電路徑，所以減少了放電時間。如果存儲器陣列進(jìn)入休眠模式，晶體管M13和M14如下阻止不期望的電流泄漏。在休眠模式中，位線BL和BLB可以都降至低電壓。結(jié)果，節(jié)點315(NAND門310的輸出節(jié)點)為高，并且NMOS晶體管M12導(dǎo)通。在這種情況下，NMOS晶體管M13和M14截止或斷開，并因此切斷了電流泄漏路徑。根據(jù)仿真，在一些實例中，寫入周期的電壓CVDDmite可以在0.55*VDD和0.75*VDD之間，并且質(zhì)量可以取決于調(diào)節(jié)器電路中晶體管的特性，例如，寬度-長度比值以及閥值電壓V圖6是根據(jù)一些實施方式可以使用的NAND門邏輯電路310的電路圖。如果BL為低并且BLB為高，那么PMOS晶體管M16截止并且NMOS晶體管M17導(dǎo)通，并且節(jié)點315被M17拉高。如果BL為高并且BLB為低，那么晶體管M16和M17分別是導(dǎo)通和截止的，并且節(jié)點315被M16拉高。如果BL和BLB都為高，那么NMOS晶體管M18和M19是導(dǎo)通的，并且節(jié)點315通過那些晶體管提供的接地的路徑拉低。如果BL和BLB都為低，那么節(jié)點315被拉高，并且由于晶體管M18和M19是截止的因此沒有接地的路徑。各種其它NAND門電路也可以使用。圖8A-圖8B是根據(jù)一些實施方式的SRAM位單元的布局的平面(頂視)圖。在圖8A的布局800a中，字線WL在第一金屬層(例如，金屬_1層)形成。電源線CVDD，位線BL和BLB，以及參考電壓線VSSl和VSS2在第一金屬層上的第二金屬層(例如，金屬_2層)形成。N阱810a以及P阱812a和814a如圖8A中所示形成。在圖8B的布局800b中，CVDD和位線BL，BLB在第一金屬層(例如，金屬-1層)形成。字線WL和參考電壓線VSS I和VSS2在第一金屬層上的第二金屬層(例如，金屬-2層)形成。N講810b以及P講812b和814b如圖8B中所示形成 。圖8A和圖8B中的CVDD線可由如上所述的電壓控制電路控制。金屬線816a和816b可分別形成在布局800a和800b中以提供電容器440。本發(fā)明的實施方式可提供對各種類型SRAM的電源線的電壓控制，SRAM包括單端口(SP) SRAM,兩端口 SRAM (SP SRAM作為寫入端口，附加的級聯(lián)NM0SFET形成讀取端口)，雙端口 SRAM，以及基于一對交叉連接反相器的任何類型的SRAM。同樣地，實施方式可以提供對所需的其它類型存儲器的電壓控制。圖9是根據(jù)一些實施方式的處理流程圖。所述處理可以是給存儲器陣列供電的方法。存儲器陣列可以具有以行和列布置的多個存儲單元，每列具有連接至該列中的位單元的互補位線對。在工藝900開始之后，在910響應(yīng)于與多列中一列相對應(yīng)的位線對中的具有高邏輯電平的一位線以及所述位線對中的具有低邏輯電平的另一位線，將連接至所述的位單元的電源線的電壓被設(shè)置為第一電壓電平。在920響應(yīng)于所述位線對中具有高邏輯電平的兩位線，將電源線的電壓設(shè)置為第二電壓電平。在一些實施方式中，存儲器件包括以行和列布置的位單元陣列，多個互補位線對，多個電源線，以及多個電壓控制電路。陣列的每列可通過相對應(yīng)的互補位線對選擇。每個電源線連接至相對應(yīng)列中的位單元。電壓控制電路連接至陣列的各個列。每個電壓控制電路被配置成，響應(yīng)于與對應(yīng)列相對應(yīng)的互補位線對的邏輯電平，設(shè)置所述多條電源線中的對應(yīng)電源線的電壓電平。在一些實施方式中，存儲器的電源結(jié)構(gòu)包括NAND邏輯電路，第一和第二金屬氧化物半導(dǎo)體(MOS)晶體管，以及調(diào)節(jié)器電路。NAND邏輯電路包括第一和第二輸入節(jié)點和輸出節(jié)點。第一MOS晶體管包括連接至NAND門電路的輸出節(jié)點的柵極，連接至電源電壓的源極，以及連接至電源線的漏極。第一 MOS晶體管可以為PMOS晶體管。第二 MOS晶體管包括連接至電源線的第一端，以及連接至電源電壓的第二端。調(diào)節(jié)器電路被連接至NAND電路的輸出節(jié)點并且被連接至電源線。調(diào)節(jié)器電路被配置成基于NAND電路輸出節(jié)點處的電壓調(diào)節(jié)電源線處的電壓特性。
在一些實施方式中，存儲器陣列可以具有以行和列布置的多個存儲器單元，每列具有連接至該列的互補位線對。連接至多列中一列的位單元的電源線的電壓被設(shè)置為第一電壓電平以響應(yīng)于與所述列相對應(yīng)的位線對中的具有高邏輯電平的一位線以及所述位線對中的具有低邏輯電平的另一位線。該電源線的電壓被設(shè)置為第二電壓電平以響應(yīng)于所述位線對中的具有高邏輯電平的兩位線。盡管本文圖示和描述了實例，由于本領(lǐng)域技術(shù)人員可在權(quán)利要求的等效范圍內(nèi)作各種修改和結(jié)構(gòu)變化， 因此實施方式不限于所描述和示出的細(xì)節(jié)。
權(quán)利要求
1.一種存儲器件，包括: 以行和列布置的位單元的陣列； 多個互補位線對，所述陣列的每列可通過對應(yīng)的互補位線對選擇； 多根電源線，每根電源線連接至相對應(yīng)列中的所述位單元；以及多個電壓控制電路，連接至所述陣列的各列，每個電壓控制電路被配置成響應(yīng)于與相對應(yīng)列對應(yīng)的互補位線對的邏輯電平，設(shè)置所述多根電源線中的一根相對應(yīng)電源線的電壓電平。
2.如權(quán)利要求1所述的存儲器件，其中所述位單元的陣列是靜態(tài)隨機(jī)存取存儲器(SRAM)陣列。
3.如權(quán)利要求1所述的存儲器件，其中每個電壓控制電路設(shè)置為與在相對應(yīng)列一端的位單元相鄰。
4.如權(quán)利要求3所述的存儲器件，其中所述多個電壓控制電路是多個第一電壓控制電路，所述器件進(jìn)一步包括連接至所述陣列的各列的多個第二電壓控制電路； 其中所述多個第二電壓控制電路中的每一個被配置成響應(yīng)于與相對應(yīng)列對應(yīng)的互補位線對的邏輯電平，為所述多根電源線中的一根相對應(yīng)電源線設(shè)置電壓電平； 其中所述多個第二電壓控制電路中的每一個設(shè)置為與相對應(yīng)列另一端部的位單元相鄰。
5.如權(quán)利要求3所述的存儲器件，其中所述位單元的陣列是位單元的第一陣列，所述器件進(jìn)一步包括以行和 列布置的位單元的第二陣列，所述第一陣列和所述第二陣列具有相同的列數(shù)，所述第二陣列中的每一列可通過對應(yīng)的互補位線對選擇，每根電源線連接至在相對應(yīng)列中的所述第二陣列的位單元； 其中每個電壓控制電路連接至所述第二陣列中的一列，并且所述第一陣列和所述第二陣列中的與每一相同電壓控制電路連接的列相同； 其中每個電壓控制電路設(shè)置為與在相對應(yīng)列一端的所述第二陣列的位單元相鄰。
6.如權(quán)利要求1所述的存儲器件，其中每個電壓控制電路可被配置成對于寫入操作和讀取操作選擇性地在相對應(yīng)的電源線處分別提供第一電壓電平和第二電壓電平，以存取所述位單元的陣列。
7.一種包括電源結(jié)構(gòu)的存儲器件，所述電源結(jié)構(gòu)包括: 與非門NAND邏輯電路，包括第一輸入節(jié)點和第二輸入節(jié)點以及輸出節(jié)點； 第一 MOS晶體管，包括連接至所述NAND邏輯電路的所述輸出節(jié)點的柵極，連接至電源電壓的源極以及連接至電源線的漏極，所述第一 MOS晶體管為PMOS晶體管； 第二 MOS晶體管，包括連接至所述電源線的第一端，以及連接至所述電源電壓的第二端；以及 調(diào)節(jié)器電路，連接至所述NAND邏輯電路的所述輸出節(jié)點并且連接至所述電源線，所述調(diào)節(jié)器電路被配置成基于在所述NAND邏輯電路的所述輸出節(jié)點的電壓調(diào)節(jié)在所述電源線的電壓特性。
8.如權(quán)利要求7所述的存儲器件，進(jìn)一步包括: 以行和列布置的位單元的陣列；以及 配置成選擇所述陣列中的相對應(yīng)列的第一位線和第二位線；其中所述NAND邏輯電路的所述第一輸入節(jié)點和所述第二輸入節(jié)點分別連接至所述第一位線和第二位線。
9.如權(quán)利要求7所述的存儲器件，其中所述第二MOS晶體管是NMOS晶體管，并且所述第一端和所述第二端分別是源極端和漏極端，所述第二 MOS晶體管進(jìn)一步包括連接至所述電源電壓的柵極。
10.一種為存儲器陣列提供電源的方法，所述存儲器陣列具有以多行和多列布置的多個存儲單元，每列具有連接至所述列中的所述位單元的互補位線對，所述方法包括以下步驟: 響應(yīng)于與所述多列中一列對應(yīng)的位線對中具有高邏輯電平的位線以及所述位線對中具有低邏輯電平的另一位線，將連接至所述列的所述位單元的電源線的電壓設(shè)置為第一電壓電平；以及 響應(yīng)于對所述位線對中具有所述高邏輯電平的兩位線，將所述電源線的電壓設(shè)置為第二電 壓電平。
全文摘要
本發(fā)明公開了一種存儲器件，包括以行和列布置的位單元的陣列、多個互補位線對、多根電源線以及多個電壓控制電路。陣列中的每列可通過相對應(yīng)的互補位線對選擇。每根電源線連接至相對應(yīng)列中的位單元。電壓控制電路相應(yīng)地連接至陣列中的各列。響應(yīng)于與相對應(yīng)列對應(yīng)的互補位線對的邏輯電平，每個電壓控制電路被配置成設(shè)置所述多根電源線中的一根相對應(yīng)電源線的電壓電平。本發(fā)明還公開了用于雙軌存儲器中轉(zhuǎn)換電能的方法及器件。
文檔編號G11C11/413GK103226970SQ20121020277
公開日2013年7月31日 申請日期2012年6月15日 優(yōu)先權(quán)日2012年1月27日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司