一種三維陣列存儲器裝置及其操作方法

專利名稱：一種三維陣列存儲器裝置及其操作方法
技術領域：
本發明是有關于一種高密度存儲器裝置，且特別是有關于一種利用存儲器單元的多平面排列形成的三維陣列存儲器裝置及其操作方法。
背景技術：
隨著集成電路中，裝置的臨界尺寸縮小至一般制造存儲器單元技術的界限，設計者已不斷地在尋找疊層存儲器單元的多平面的技術，用以使存儲器單元具有更多的儲存空間，以及使每比特花費更低的成本。舉例來說，在Lai,et al. ,uA Multi-Layer StackableThin-Film Transistor (TFT) NAND-Type Flash Memory，，，IEEE Intr I Electron DevicesMeeting，ll_13Dec. 2006 以及 Jung et al. ,“Three Dimensionally Stacked NANDFlash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”， IEEE Intr I Electron Devices Meeting，ll-13Dec. 2006中，薄膜晶體管技術已被應用于電荷捕捉存儲器技術中。此外，在Johnson et al.,“512_Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells，，IEEE J. of Solid-State Circuits, vol. 38, no. 11,Nov. 2003中，交點陣列(cross-point array)技術也已被應用于反熔絲(anti-fuse)存儲器中。Johnson et al.的設計中描述，在字線與位線的多平面中，提供存儲器元件于交點上。存儲器元件包括P+多晶硅陽極連接至字線，以及η-多晶硅陰極連接至位線，陽極與陰極被反熔絲材料所分離。在Lai,et al. > Jung, et al.及Johnson et al.所描述的工藝中，每一存儲器層都具有特定的光刻步驟。因此，隨著層的數量增加，用以制造存儲器裝置所需的特定光刻步驟也隨之增加。所以，雖然使用三維陣列達到了高密度的效益，但更高的制造成本也限制了此技術的使用。在Tanaka et al.，“Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory，，，2007Symposium on VLSI TechnologyDigest of Technical Papers ;12_14June 2007, pages :14-15 中描述了另一種結構，此結構提供垂直與非門(NAND)存儲器單元至電荷捕捉存儲器技術中。Tanaka et al.描述的結構，包括多柵極場效晶體管結構，此結構具有垂直通道用以操縱例如是NAND柵極，NAND柵極利用娃 _ 氧-氮-氧-娃(silicon-oxide-nitride-oxide-silicon, S0N0S)電荷捕捉技術，用以在每一柵極/垂直通道接口制造一儲存區。此存儲器結構是基于柱狀半導體材料排列為垂直通道，以形成多柵極存儲器單元，多柵極存儲器單元具有低選擇性柵極鄰近于襯底，及高選擇性柵極位于頂部。多個水平控制柵極，利用與柱狀半導體材料交叉的平面電極層而形成。用以控制柵極的平面電極層不需要特定的光刻步驟，因此可以降低成本。然而，每一垂直存儲器單元仍需要許多特定的光刻步驟。此外，以此方式形成的控制柵極數量會受到限制，此限制是由例如是垂直通道的導電性、用以編程或擦除的工藝等因素所決定。2010年9月I日提出專利申請的美國臨時申請號61/379，297、2011年I月20日提出專利申請的美國臨時申請號61/434，685及2011年I月21日提出專利申請的美國申請號12/011，717教導垂直與非門存儲器單元，上述申請案是結合于本案作為參考數據。這些申請案揭露一種存儲器陣列，此存儲器陣列具有源極線與接地選擇線，在與非門的兩端對應于特定裝置。本發明是提供一種三維集成電路存儲器結構，此結構具有低制造成本，且包括可信賴、體積非常小的存儲器元件。

發明內容
本發明是有關于一種三維存儲器陣列的多種實施例，三維存儲器陣列需要一選擇線與由選擇線控制的裝置，選擇線介于源極線與存儲器單元之間。選擇裝置將與非門存儲器單元串與一位線或源極線隔絕。三維存儲器陣列在一源極線末端與一位線末端之間，具有與非門存儲器單元串的疊層。在源極線末端，源極線耦接至與非門存儲器單元串的不同平面位置。在位線末端，位線耦接至與非門存儲器單元串的不同疊層。接地選擇線控制晶體管選擇性地將位于源極線末端的與非門存儲器單元串疊層與源極線隔絕。串選擇線控制 晶體管選擇性地將位于位線末端的與非門存儲器單元串疊層與位線隔絕。位于源極線末端的二極管將與非門存儲器單元串疊層與源極線電性隔絕。由于二極管所做的電性隔絕，接地選擇線控制晶體管不需要在源極線末端，選擇性地將與非門存儲器單元串疊層與源極線電性隔絕。根據本發明的一方面，提出一種包括集成電路襯底及非易失性存儲器單元的三維陣列的存儲器裝置，非易失性存儲器單元的三維陣列位于該集成電路襯底上。三維陣列包括非易失性存儲器單元的多個與非門串的疊層、一選擇線及多個二極管。與非門串的疊層具有兩端，包括第一端與第二端。第一端與第二端其中之一端耦接于位線，第一端與第二端的另一端耦接于源極線。選擇線僅位于與非門串的第一端，而不位于與非門串的第二端。選擇線選擇性地將與非門串電性連接于位線與源極線其中之一。選擇線垂直地排列于疊層之上，且具有與疊層共形的表面。多個二極管體耦接與非門串至其他位線與源極線，使得選擇線與二極管位于與非I 串的相反端。根據本發明的一實施例，包括多條字線垂直地排列于疊層之上，且具有與疊層共形的表面。字線將非易失性存儲器單元建立于疊層的表面與字線的表面的交點上。選擇線是位于位線及源極線其中之一，與字線之間。根據本發明的一實施例，源極線電性連接于與非門串的疊層的不同水平面位置。根據本發明的一實施例，位線電性連接于與非門串的不同疊層。根據本發明的一實施例，二極管為半導體p-n結。根據本發明的一實施例，二極管為肖特基金屬半導體結。根據本發明的一實施例，與非門串的疊層平行于集成電路襯底。 根據本發明的一實施例，與非門串的疊層垂直于集成電路襯底。根據本發明的一實施例，存儲器單元具有接口區域，位于疊層與字線之間，接口區域包括一通道層、一電荷捕捉層及一阻隔層。根據本發明的一實施例，源極線的一第一材料形成二極管的第一節點，與非門串的疊層的一第二材料形成二極管的第二節點。根據本發明的另一方面，提出一種包括集成電路襯底及非易失性存儲器單元的三維陣列的存儲器裝置，非易失性存儲器單元的三維陣列位于該集成電路襯底上。三維陣列包括非易失性存儲器單元的多個與非門串的疊層、一選擇線及多個二極管。與非門串的疊層具有兩端，包括一第一端與一第二端。第一端與第二端其中之一端耦接于位線，第一端與第二端的另一端耦接于源極線。多個選擇裝置僅位于與非門串的第一端，而不位于與非門串的第二端，選擇裝置·選擇性地將與非門串電性連接于位線與源極線其中之一。多個二極管耦接與非門串至其他位線與源極線，使得選擇裝置與二極管位于與非I 串的相反端。根據本發明的一實施例，包括多條字線，垂直地排列于疊層之上，且具有與疊層共形的表面。字線將非易失性存儲器單元建立于疊層的表面與字線的表面的交點上。選擇裝置是位于位線及源極線其中之一，與通過字線所建立的存儲器裝置之間。根據本發明的一實施例，源極線電性連接于與非門串的疊層的不同水平面位置。根據本發明的一實施例，位線電性連接于與非門串的不同疊層。根據本發明的一實施例，二極管為半導體p-n結。根據本發明的一實施例，二極管為肖特基金屬半導體結。根據本發明的一實施例，與非門串的疊層平行于集成電路襯底。根據本發明的一實施例，與非門串的疊層垂直于集成電路襯底。根據本發明的一實施例，存儲器單元具有接口區域，位于疊層與字線之間，接口區域包括一通道層、一電荷捕捉層及一阻隔層。根據本發明的一實施例，源極線的一第一材料形成二極管的第一節點，與非門串的疊層的一第二材料形成二極管的第二節點。根據本發明的另一方面，提出一種包括集成電路襯底及非易失性存儲器單元的三維陣列的存儲器裝置，非易失性存儲器單元的三維陣列位于該集成電路襯底上。三維陣列包括非易失性存儲器單元的多個與非門串的疊層及多個二極管。與非門串的疊層具有兩端，包括一第一端與一第二端。第一端耦接于位線，第二端耦接于源極線。多個二極管耦接與非門串至源極線。僅二極管提供源極線與與非門串的第二端之間的電流控制。根據本發明的一實施例，包括多條字線與選擇裝置。字線垂直地排列于疊層之上，且具有與疊層共形的表面。字線將非易失性存儲器單元建立于疊層的表面與字線的表面的交點上。通過位線，使得選擇裝置位于與非門串的第一端。選擇裝置選擇性地將與非門串電性連接于位線。選擇裝置是位于位線及通過字線所建立的存儲器裝置之間。根據本發明的一實施例，源極線電性連接于與非門串的疊層的不同水平面位置。
根據本發明的一實施例，位線電性連接于與非門串的不同疊層。根據本發明的一實施例，二極管為半導體p-n結。根據本發明的一實施例，二極管為肖特基金屬半導體結。根據本發明的一實施例，與非門串的疊層平行于集成電路襯底。根據本發明的一實施例，與非門串的疊層垂直于集成電路襯底。根據本發明的一實施例，存儲器單元具有接口區域，位于疊層與該多條字線之間，接口區域包括一通道層、一電荷捕捉層及一阻隔層。根據本發明的一實施例，源極線的一第一材料形成二極管的第一節點，與非門串的疊層的一第二材料形成二極管的第二節點。 根據本發明的另一方面，提出一種操作三維與非門非易失性存儲器的方法。此方法包括提供一編程偏壓排列序列至三維非易失性存儲器的與非門串中，使得二極管耦接于非易失性存儲器的與非門串與源極線之間。在編程過程中，二極管不依賴與非門串與源極線之間的選擇裝置，而保留了與非門串的一升壓通道。三維存儲器裝置包括多個脊狀疊層，以多個半導體材料條排列而成，半導體材料條被絕緣材料所分離，在一實施例中該多個疊層成串，可透過譯碼電路耦接至感測放大器。半導體材料條在脊狀疊層的側邊具有側表面。在一實施例中多條導線排列作為字線，可耦接至列譯碼器，并垂直延伸上覆于多個脊狀疊層。導線具有與疊層一致的表面(例如是底面)。此共形的結構在接口區域形成多層陣列，接口區域位于疊層上的半導體材料條的側表面與導線之間。存儲器元件位于半導體材料條的側表面與導線之間的接口區域。存儲器元件可編程，例如是可編程電阻結構或如下實施例所述的電荷捕捉結構。結合共形的導線，存儲器元件與在特定接口的疊層間的半導體材料條形成存儲器單元的疊層。因而形成了三維存儲器陣列結構。多個脊狀疊層與多個導線使得存儲器單元可自我排列。舉例來說，多個脊狀疊層中的半導體材料條可以單一刻蝕掩模定義，形成交替的溝道，溝道可深入疊層地垂直排列于半導體材料條的側表面，或排列于由刻蝕所造成的錐形側表面。可利用一層或多層材料，以整片沉積工藝形成存儲器元件于多個疊層上，及其他非特定排列步驟的工藝形成存儲器元件。同樣地，多條導線可以單一刻蝕掩模，利用共形沉積于形成存儲器單元的一層或多層材料之上。因此，可利用多個疊層中，半導體材料條的唯一排列步驟與多條導線的唯一排列步驟，形成三維自排列存儲器單元。本發明同樣基于能帶隙工業娃-氧-氮-氧-娃(bandgap engineered SONOS,BE-S0N0S)技術，揭示一種三維埋沒通道無接點與非門閃存結構。本發明提出一種用于極高密度三維與非門閃存實際的電路設計結構。為了對本發明的上述及其他方面與優點有更佳的了解，下文特舉范例性實施例，并配合所附圖式，作詳細說明如下


圖I繪示依照本發明實施例的一種三維存儲器結構的透視圖，三維存儲器結構包括半導體材料條的多個平面、一存儲器層以及多條導線，半導體材料條平行于Y方向，且排列于多個脊狀疊層中，存儲器層位于半導體材料條的側表面，導線具有與脊狀疊層共形的底面，并排列于脊狀疊層之上。圖2繪示存儲器單元，沿著圖I結構的X-Z平面切割的剖面圖。圖3繪示一種存儲器單元，沿著圖I結構的X-Y平面切割的剖面圖。圖4繪示基于圖I結構的一種反熔絲半導體的示意圖。圖5繪示依照本發明實施例的一種三維存儲器結構的透視圖，三維存儲器結構包括半導體材料條的多個平面、一電荷捕捉存儲器層以及多條導線，半導體材料條平行于Y 方向，且排列于多個脊狀疊層中，電荷捕捉存儲器層位于半導體材料條的側表面，導線具有與脊狀疊層共形的底面，并排列于脊狀疊層之上。圖6繪示一種存儲器單元，沿著圖5結構的X-Z平面切割的剖面圖。圖7繪示一種存儲器單元，沿著圖5結構的X-Y平面切割的剖面圖。圖8繪示具有圖5及圖23結構的與非門閃存的示意圖。圖9繪示依照本發明另一實施例，類似于圖5的三維與非門閃存的透視圖，其中位于導線之間的存儲器層被移除。圖10繪示一種存儲器單元，沿著圖9結構的X-Z平面切割的剖面圖。圖11繪示一種存儲器單元，沿著圖9結構的X-Y平面切割的剖面圖。圖12繪示制造一種類似于圖I、圖5及圖9的存儲器單元的第一階段。圖13繪示制造一種類似于圖I、圖5及圖9的存儲器單元的第二階段。圖14A繪示制造一種類似于圖I的存儲器單元的第三階段。圖14B繪示制造一種類似于圖5的存儲器單元的第三階段。圖15繪示制造一種類似于圖I、圖5及圖9的存儲器單元的第三階段。圖16繪示制造一種類似于圖I、圖5及圖9的存儲器單元的第四階段。圖17繪示一種集成電路的示意圖，集成電路包括一種具有列、行及面譯碼電路的三維可編程電阻存儲器陣列。圖18繪示一種集成電路的示意圖，集成電路包括一種具有列、行及面譯碼電路的三維與非門閃存陣列。圖19繪示一種三維與非門閃存陣列的穿透式電子顯微鏡的部分剖面圖。圖20繪示一種在串選擇線中具有二極管的三維與非門閃存結構的透視圖，此串選擇線位于源極線結構與記憶串之間。圖21繪示一種在串選擇線中具有二極管的三維與非門閃存結構的透視圖，串選擇線位于源極線結構與記憶串之間，此圖顯示存儲器單元的兩平面，每一平面具有八個電荷捕捉單元排列于一與非門結構中。圖22繪示在如同圖21在串選擇線中具有二極管的陣列，進行編程操作的時序圖，此串選擇線位于源極線結構與記憶串之間。圖23繪示一種在串選擇線中具有二極管的三維與非門閃存結構，進行讀取操作的透視圖，此串選擇線位于源極線結構與記憶串之間。圖24繪示一種在串選擇線中具有二極管的三維與非門閃存結構，進行編程操作的透視圖，此串選擇線位于源極線結構與記憶串之間。圖25繪示一種在串選擇線中具有肖特基二極管的三維與非門閃存結構的透視圖，此串選擇線位于源極線結構與記憶串之間。
圖26繪示一種在串選擇線中具有二極管的三維與非門閃存結構的垂直通道觀點的透視圖，此串選擇線位于源極線結構與記憶串之間。圖27A、圖27B為部分三維與非門閃存陣列的TEM圖片。圖28繪示實驗量側PN 二極管的電流-電壓(IV)特性圖。圖29繪示實驗量測連接于三維非門極存儲器的多晶硅二極管的編程抑制特性圖。圖30繪示實驗量測連接于三維非門極存儲器的PN 二極管編程/擦除存儲器單元的閾值電壓分布圖，此分布為一棋盤分布。圖31繪示在串選擇線中具有二極管的三維與非門閃存結構的布線圖，此串選擇線位于源極線結構與記憶串之間。圖32繪示在串選擇線中具有二極管的三維與非門閃存結構的另一布線圖，此串選擇線位于源極線結構與記憶串之間。圖33繪示在串選擇線中具有二極管的三維與非門閃存結構的又一布線圖，此串選擇線位于源極線結構與記憶串之間。圖34繪示在串選擇線中具有二極管的三維與非門閃存結構的透視圖，此串選擇線位于源極線結構與記憶串之間。圖35繪示在串選擇線中具有二極管的三維與非門閃存結構的另一透視圖，此串選擇線位于源極線結構與記憶串之間。主要元件符號說明10、110、210、212、214 :絕緣層110A、113A、114A :表面11、12、13、14、51、52、53、54、55、56、111、112、113、114、1412、1413、1414 :半導體材料條21、22、23、24、121、122、123、124 :絕緣材料15、115、215、225、315 :疊層16、17、60、61、116、117、160、161、162、260、1159、1160、1161、1162、1425-1、1425-2、1425-n、1427 :導線18、19、118、119 :硅化層20、120、220 :溝道25,26 :有源區30、31、32、33、34、35、40、41、42、43、44、45、70、71、72、73、74、75、76、77、78、80、82、84、1169、1170、1171、1172、1173、1174、1175、1176、1182、1184、A、B、C、D、E :存儲器單元60-1、60-2、60_3 :垂直延伸83、1106、SSL :串選擇線85、88、89、1196、1197 :串選擇晶體管86、87 :源極線90、91、92、93、94、95 :區塊選擇晶體管97、397:通道介電層98、398:電荷儲存層
99、399:阻隔介電層125、126 :有源電荷捕捉區128、129、130 :源 / 漏極128a、129a、130a、1415 :區域106、107、108、864、964、BL、BLn、BLn+1、BLl、BL2、BLs :位線211、213:導電層226、1426:娃化層250:脊狀疊層 858、958 :面譯碼器859、959、CSL1、CSL2、CSL3、SL、SLs :源極線860、960 :存儲器陣列861、961 :列譯碼器862、962、WUWLmWLnJLlrt :字線863、963:行譯碼器865、867、965、967 :總線866,966 :感應放大器/輸入數據結構868、968 :偏壓安排供電電壓869、969 :狀態機871,971 :輸入數據線872、972 :輸出數據線874、974:其它電路875、975:集成電路1110、1111、1112、1113、1492、2592 : 二極管410、1410:襯底1450、1451:插塞1491 :導電材料GSL:接地選擇線HV:高電壓Lg:通道長度ML1、ML2、ML3 :金屬層SSLn, SSLn+1、SBLlri、SBLn, SBLn+1 :訊號T1、T2、T3:時段Vcc:施加電位Vpass :通道電壓Vcwl:控制字線電壓Vd:漏極偏壓Via:貫孔Vpgm:編程電壓Vref:參考電壓
具體實施例方式圖I繪示一種三維可編程電阻性存儲器2X2陣列的部分透視圖，此存儲器陣列的填充材料在圖中被移除，用以觀察構成三維陣列的半導體材料條與導線的疊層。在此圖中，僅顯示出兩平面。然而，平面的數量可增加至非常大的數量。如圖I所示，存儲器陣列形成于集成電路襯底上，集成電路襯底具有一絕緣層10在半導體或其他結構(未繪示)下層。存儲器陣列包括半導體材料條11、12、13、14的多個疊層，半導體材料條被絕緣材料21、22、
23、24分離。如圖所示，疊層呈脊狀在Y軸方向延伸，使半導體材料條11-14可配置成串。半導體材料條11與13可在一第一存儲器平面中成串。半導體材料條12與14可在一第二存儲器平面中成串。半導體材料的疊層15，例如是一反熔絲材料，在本實施例中覆蓋于半導體材料條的多個疊層，在其他實施例中至少位于半導體材料條的側壁。多條導線16、17正交于半導體材料條的疊層上。導線16、17具有與半導體材料條的疊層共形的表面，填充多個疊層所定義的溝道(例如是標號20)，且在疊層上的半導體材料條11-14的側表面及導線16、17之間的交點，定義出接口區域的多層陣列。一硅化層(例如是硅化鎢、硅化鈷、硅化鈦)18、19可形成于導線16、17的上表面。 半導體材料的疊層15可由反熔絲材料所組成，例如是二氧化硅、氮氧化硅或其他硅的氧化物，在一實施例中，疊層15具有I至5納米的厚度。也可以使用其他反熔絲材料，例如是氮化硅。半導體材料條11-14可為具有第一導電型態(例如是P型)的半導體材料。導線16、17可為具有第二導電型態(例如是η型)的半導體材料。舉例來說，半導體材料條11-14可使用P型多晶硅制造，而導線16、17可使用相對于P型多晶硅具有高度摻雜的η+型多晶硅制造。半導體材料條應具有能夠提供一空乏區足夠空間的寬度，用以操作二極管。因此，存儲器單元形成于多晶硅條與導線的交點的三維陣列中，存儲器單元包括由P-n結所形成的整流器，P-n結于陽極與陰極之間具有一可編程反熔絲層。在其他實施例中，可使用不同的可編程電阻性存儲器材料，包括過渡金屬氧化物，例如是鎢上的氧化鎢或摻雜金屬氧化物的導電條。此些材料可被編程及擦除，且可應用于在每一存儲器單元中儲存多個位的操作。圖2繪示形成于導線16與半導體材料條14交點的存儲器單元，沿著X-Z平面切割的剖面圖。有源區25、26在導線16與半導體材料條14之間，并形成于半導體材料條14的兩端。在自然狀態下，反熔絲材料的疊層15具有高電阻。在編程后，反熔絲材料分解，造成有源區25、26其中之一或兩者在反熔絲材料之間為一低電阻狀態。在本實施例中，每一存儲器單元具有兩個有源區25、26，各形成于半導體材料條14的一側。圖3繪示形成于導線16、17與半導體材料條14交點的存儲器單元，沿著X-Y平面切割的剖面圖。此圖繪示來自字線的電流路徑，字線由導線16穿過反熔絲材料的疊層15下至半導體材料條14所定義。如圖3虛線箭頭所示，電流自n+導線16流至p型半導體材料條,沿著半導體材料條流至感應放大器，感應放大器可測量電流，用以指示特定存儲器單元的狀態。在一實施例中，使用大約I納米的氧化硅化層作為反熔絲材料。一編程脈沖可包括5至7伏特脈沖，且具有大約I微秒的脈沖寬度，參照圖17所繪示，編程脈沖被芯片上的控制電路所控制。一讀取脈沖可包括I至2伏特脈沖，依照設定決定其脈沖寬度，參照圖17所繪示，讀取脈沖被芯片上的控制電路所控制。讀取脈沖可遠短于編程脈沖。
圖4繪示存儲器單元的兩平面的示意圖，其中每一平面具有六個存儲器單元。存儲器單元以二極管符號表示，且具有位于陽極與陰極之間的反熔絲材料層，反熔絲材料層以虛線表示。存儲器單元的兩平面在導線60、61與半導體材料條51、52的第一疊層、半導體材料條53、54的第二疊層及半導體材料條55、56的第三疊層的交點被定義,導線60與61作為第一字線WLn與第二字線WLn+1，第一疊層、第二疊層及第三疊層分別在陣列的第一與第二層作為疊層串BLn、BLn+1及BLn+2。存儲器單元的第一平面包括位于半導體材料條52上的存儲器單元30、31、位于半導體材料條54上的存儲器單元32、33及位于半導體材料條56上的存儲器單元34、35。存儲器單元的第二平面包括位于半導體材料條51上的存儲器單元40、41、位于半導體材料條53上的存儲器單元42、43及位于半導體材料條55上的存儲器單元44、45。如圖所示，作為字線WLn的導線60包括垂直延伸60_1、60-2、60_3，垂直延伸對應于疊層間的溝道20，如圖I所繪示，用以在每一平面中沿著三個所繪示的半導體材料條，使導線60耦接至存儲器單元。如同此處所述，可實施具有多層的陣列，達成具有極高密度的存儲器或使每一芯片達到兆位。圖5繪示一種三維可編程電阻性存儲器2 X 2陣列的部分透視圖，此存儲器陣列的填充材料在圖中被移除，用以觀察構成三維陣列的半導體材料條與導線的疊層。在此圖中，·僅顯示出兩平面。然而，平面的數量可增加至非常大的數量。如圖5所示，存儲器陣列形成于集成電路襯底上，集成電路襯底具有一絕緣層110在半導體或其他結構(未繪示)下層。存儲器陣列包括半導體材料條111、112、113、114的多個疊層(圖中繪示2個)，半導體材料條被絕緣材料121、122、123、124分離。如圖所示，疊層呈脊狀且于Y軸方向上延伸，使得半導體材料條111-114可配置成串。半導體材料條111與113可在第一存儲器平面作為疊層串。半導體材料條112與114可在第二存儲器平面作為疊層串。絕緣材料121在第一疊層中介于半導體材料條111與112之間，絕緣材料123在第二疊層中介于半導體材料條113與114之間,絕緣材料的等效氧化厚度(effective oxidethickness, EOT)大約為40納米或更多，等效氧化厚度是依據二氧化硅與選定的絕緣材料的介電常數的比例為標準所定義的絕緣材料厚度。此處「大約為40納米」是用以說明存在10%或其他的變異量，此變異量在制造此類型結構時容易發生。絕緣材料的厚度，在減低相鄰結構層中存儲器單元之間的干涉，可扮演決定性的角色。在某些實施例中，當各層間具有足夠的隔絕，絕緣材料的等效氧化厚度可小至30納米。存儲器材料的疊層115，例如是一介電電荷捕捉結構，在本實施例中覆蓋半導體材料條的多個疊層。多條導線116、117正交于半導體材料條的疊層。導線116、117具有與半導體材料條的疊層共形的表面，填充多個疊層所定義的溝道(例如是標號120)，且在疊層上的半導體材料條111-114的側表面及導線116、117之間的交點，定義出一接口區域的多層陣列。一硅化層(例如是硅化鎢、硅化鈷、硅化鈦)118、119可形成于導線116、117的上表面。通過在導線111-114的通道區域提供納米線或納米管結構，納米線金屬氧化物半導體場效應晶體管(MOSFET)型態的存儲器單元也可以此方式配置，如Paul，et al.，“Impact of a Process Variation on Nanowire and Nanotube Device Performance，，，IEEE Transactions on Electron Devices，Vol. 54，No. 9，September 2007 所述，此文章在此可作為完整的參考數據。
因此，可形成一種三維陣列硅-氧-氮-氧-硅(SONOS)型存儲器單元，配置于一與非門(NAND)快閃陣列中。源極、漏極與通道形成于硅⑶半導體材料條111-114中，半導體材料的疊層115包括形成于氧化硅(O)中的通道介電層97、形成于氮化硅(N)中的電荷儲存層98、形成于氧化硅(O)中的阻隔介電層99及包含導線116、117的多晶硅(S)中的柵極。半導體材料條111-114可為P型半導體材料。導線116、117可為具有相同或不同導電型態的半導體材料(例如是P+型)。舉例來說，半導體材料可使用P型多晶硅或P型外延單晶娃制造，而導線116、117可使用具有相對聞度慘雜的P+型多晶娃制造。在另一實施例中，半導體材料條111-114可為η型半導體材料。導線116、117可為具有相同或不同導電型態的半導體材料(例如是P+型)。此η型半導體材料條排列形成埋沒通道、空乏型(depletion mode)電荷捕捉存儲器單元。舉例來說,半導體材料條111-114可使用η型多晶硅或η型外延單晶硅制造，而導線116、117可使用具有相對高度摻雜的P+型多晶硅制造。一范例性η型半導體材料條的摻雜濃度可為大約IO1Vcm3，可利用的實施例大約在IO1Vcm3至IO1Vcm3的范圍。η型半導體材料條的使用，在無接點的實施例中尤其有 益，可增進沿著與非門串的導電性，因而允許了更高的讀取電流。因此，包括場效晶體管的存儲器單元形成于交點的三維陣列中，場效晶體管具有電荷儲存結構。利用半導體材料條與導線的寬度大約為25納米，且脊狀疊層之間的溝道寬度大約為25納米，具有較少層數(例如是30層)的裝置可在單一芯片中達到兆位(1012)的容量。存儲器材料的疊層115可包括其他電荷儲存結構。舉例來說，可使用能帶隙工業娃-氧-氮-氧-娃(bandgap engineered SONOS, BE-S0N0S)電荷儲存結構，BE-SONOS電荷儲存結構包括介電通道層97，介電通道層97包括在O偏壓下形成反U型價帶的復合材料。在一實施例中，復合介電通道層包括被稱為空穴通道層的第一層、被稱為能帶偏移層的第二層以及被稱為絕緣層的第三層。在本實施例中，疊層115的空穴通道層包括二氧化硅，位于半導體材料條的側表面上，舉例來說，空穴通道層是利用原位蒸氣產生(in-situsteam generation, ISSG)法,通過在沉積后一氧化氮退火,或在沉積時添加一氧化氮至周圍，對半導體材料條進行氮化。二氧化硅的第一層厚度少于20 A，可為15 A或更少。在范例性實施例中，二氧化硅的第一層厚度可為10 A或12 A。在本實施例中，位于空穴通道層之上的能帶偏移層包括氮化硅，舉例來說，在680°C利用二氯硅烷(dichlorosilane，DCS)及氨(NH3)前驅物進行低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)而形成。在另一實施例中，能帶偏移層包括氮氧化物，利用類似的工藝以一氧化二氮(N2O)為前驅物制造。氮化硅能帶偏移層的厚度少于30 A，可為25 A或更少。在本實施例中，位于氮化硅的能帶偏移層之上的絕緣層包括二氧化硅，舉例來說，利用LPCVD高溫氧化沉積而形成。二氧化硅絕緣層的厚度少于30 A，可為25 A或更少。此三層通道層形成一反U型價帶能階。第一位置的價帶能階，為足以誘發空穴穿隧通過于半導體主體及第一位置之接口間的薄區域的電場，亦足以于第一位置之后，提升價帶能階至有效消除第一位置之后于復合穿隧介電層中的空穴穿隧障壁的能階。此結構是在三層通道介電層中，建立反U型價帶能階，電場能夠幫助空穴以高速穿隧，在無電場時有效地防止電荷漏泄穿透復合通道接ロ層，或者在小電場時誘發其他操作，例如是自存儲器單元讀取數據或編程鄰近的存儲器單
J Li ο在ー范例性的裝置中，存儲器材料的疊層115包括能帶隙エ業復合通道介電層，能帶隙エ業復合通道介電層包括ー少于2納米厚度的ニ氧化硅化層、一少于3納米厚度的氮化硅化層及ー少于4納米厚度的ニ氧化硅化層。在一實施例中，復合通道介電層由超薄氧化硅化層O1 (例如小于或等于15 A)、超薄氮化硅化層NI (例如小于或等于30 A )、及超薄氧化硅化層O2(例如小于或等于35 A)所組成，在界面與半導體本體的偏位為15 A或更少之處，此結構提升了價帶能階至大約2. 6eV。O2層通過一低價帶能階區(高空穴穿隧阻隔)及高導帶能階，將N1層自電荷捕捉層分離于第二偏位(例如距接ロ約30 A至45A厚的距離)。由于第二位置距離接ロ較遠，在通過第二位置后，電場誘導空穴穿隧提升了價帶能階，使其能夠有效地消除空穴穿隧勢壘。因此，O2層實質上并未妨礙幫助空穴穿隧的電場，反而增進了能帶隙エ業通道介電層在低電場時阻隔電荷漏泄的能力。 在本實施例中，位于存儲器材料疊層115內的電荷捕捉層包括厚度大于50A厚的氮化硅，例如是使用低壓化學氣相沉積法形成大約70A厚的氮化硅。其他電荷捕捉材料也可應用于此，包括例如是氮氧化物(SixOyNz)、多硅氮化物、多硅氧化物、具有嵌入納米顆粒的摘捉層等等。在本實施例中，位于存儲器材料疊層115內的阻隔介電層包括厚度大于50A厚的ニ氧化娃，例如是使用濕熔爐氧化作用(wet furnace oxidation)エ藝轉換氮化物，以形成大約90A厚的ニ氧化硅。在其他實施例中，可利用高溫氧化或低壓化學氣相沉積ニ氧化硅來實施。其他阻隔介電層可包括高介電常數(high-K)材料，例如是氧化鋁。在一范例性實施例中，空穴穿隧通道層可為13A厚的ニ氧化硅；能帶偏移層可為20A厚的氮化硅；絕緣層可為25A厚的ニ氧化硅；電荷捕捉層可為70A厚的氮化硅；阻隔層可為90A厚的氧化硅。柵極材料在導線116、117中為P+多晶硅(功函數大約為5. IeV)。圖6繪示形成于導線116與半導體材料條114交點的存儲器単元，沿著X_Z平面切割的剖面圖。有源電荷捕捉區125、126位于導線116與半導體材料條114之間，且形成于半導體材料條114的兩端。如圖6所示，在本實施例中每一存儲器單元為具有有源電荷捕捉區125、126的雙柵極場效晶體管，有源電荷捕捉區125、126各形成于半導體材料條114的ー側。圖7繪示形成于導線116、117與半導體材料條114交點的電荷捕捉存儲器單元，沿著X-Y平面切割的剖面圖。此圖繪示半導體材料條114中的電流路徑。電流如圖中虛線箭頭所示，沿著P型半導體材料條流至感應放大器，感應放大器可測量電流，用以指示特定存儲器單元的狀態。位于作為字線的導線116、117之間的源/漏極128、129、130可為“免接點”，不具有與字線下的通道區的導電型態相反的源極與漏極摻雜。在免接點的實施例中，電荷捕捉場效應晶體管可具有P型通道結構。此外，于某些實施例中，是在定義字線后，以自對準的注入方式實施源極與漏極的摻雜。在另ー實施例中，可利用輕度摻雜η型半導體本體于免接點排列中，注入半導體材料條111-114，用以在電荷捕捉存儲器單元中，形成埋沒通道的場效晶體管與自然轉向的低閾值分布，埋沒通道的場效晶體管可在空乏區運作。
圖8繪示存儲器單元的兩平面的示意圖，每一平面具有九個電荷捕捉存儲器単元排列于NAND配置中，用以代表ー種可包括多個平面與多條字線的立方體。存儲器単元的兩平面在導線160、161、162與半導體材料條的第一疊層、半導體材料條的第二疊層及半導體材料條的第三疊層的交點被定義，導線160、161、162作為字線WI^pWLpWLg。存儲器單元的第一平面包括位于半導體材料條上，在與非門串中的存儲器單元70、71、72，位于半導體材料條上，在與非門串中的存儲器單元73、74、75及位于半導體材料條上，在與非門串中的存儲器單元76、77、78。在本實施例中，存儲器單元的第二平面對應于立方體的底面，包括排列干與非門中的存儲器単元(例如是80、82、84)，以類似于第一平面的方式排列。如圖所示，作為字線WLn的導線161包括垂直延伸，垂直延伸對應于如圖5所繪示的疊層間的溝道120的材料中，使導線160在溝道內的界面區域中耦接至存儲器單元(例如是第一平面中的存儲器単元71、74、77)，溝道位于所有平面的半導體材料條之間。位線與源極線位于記憶串的相反端。位線106、107及108連接至記憶串的不同疊層，且被位線訊號BLn_i、BLn及BLn+1所控制。被訊號SLn控制的源極線86在此排列中的上平面終止了與非門串。類似地，被訊號SLn+1控制的源極線87在此排列中的下平面終止了與非門串。在此排列中，串選擇晶體管85、88及89分別連接于與非門串與位線106、107及108其中之一。串選擇線83平行于字線。區塊選擇晶體管90-95耦接與非門串至源極線其中之一。在本實施例中，接地選擇線GSL耦接至區塊選擇晶體管90-95的柵極，也可以相同于導線160、161及162的方式實施。在某些實施例中，串選擇晶體管與區塊選擇晶體管可使用與存儲器単元相同的介電疊層作為柵極氧化物。在其他實施例中，傳統的柵極氧化物也可用來代替。此外，通道長度與寬度可依設計者的設定調整，用以提供晶體管開關函數。在另ー實施例中，移除接地選擇線GSL與由接地選擇線控制的選擇晶體管90-95 ；此實施例依賴位于源極線與存儲器単元之間的ニ極管，在記憶串的源極線末端控制電流。圖9繪示類似于圖5的另ー實施例結構的透視圖。在圖9中，類似結構的參考標號將被再次使用，且不再詳述。圖9不同于圖5之處，在于絕緣層110的表面IlOA與半導體材料條113、114的側表面113A、114A曝露于作為字線的導線116之間，此結構是于形成字線的刻蝕エ藝中所形成。因此，存儲器材料的疊層115在字線之間，可被無傷地完全或部分刻蝕。然而，在某些結構中并不需要如這里所述，透過刻蝕存儲器材料的疊層115，以形成介電電荷捕捉結構。圖10繪示類似于圖6在X-Z平面的存儲器單元的剖面圖。圖10與圖6是相同的，繪示如圖9的結構，此結構的剖面如同圖5所繪示的實施例的剖面。圖11繪示類似于圖7在X-Y平面的存儲器単元的剖面圖。圖11不同于圖7之處，在于沿著半導體材料條114的偵U表面(例如是114A)區域128a、129a與130a的半導體材料可能已經被移除。圖12-圖16繪示實施如上所述的三維存儲器陣列基本エ藝流程各階段的示意圖，此流程是僅用兩個圖案化掩模步驟作為決定性的整列步驟，以形成陣列。在圖12中，以絕緣層210、212、214及導電層211、213輪流沉積形成一結構，導電層211、213是利用摻雜半導體，例如是在一芯片的陣列區域中進行整片沉積所形成。隨著實施態樣的不同，導電層211、213可利用具有η型或p型摻雜的多晶硅或外延單晶硅形成。層間絕緣層210、212、214可利用例如是ニ氧化硅、其他硅氧化物或氮化硅來形成。在本技術領域中，這些疊層可以許多不同的方式形成，包括低壓化學氣相沉積。圖13繪示第一刻蝕圖案化步驟的結果，用以定義半導體材料條的多個脊狀疊層250，在半導體材料條中，導電層211、213被絕緣層212、214所分離。深且具有高度長寬比的溝道可形成于疊層中，用以支撐多層迭，溝道是利用提供碳硬質掩模與活性離子進行刻蝕，以完成基本光刻エ藝。圖14Α及圖14Β分別繪示兩實施例的下ー階段，其中一實施例包括可編程電阻性存儲器結構，例如是反熔絲存儲器單元結構，另ー實施例包括可編程電荷捕捉存儲器結構，例如是SONOS存儲器単元結構。圖14Α繪示在一實施例中，存儲器材料的疊層215整片沉積的結果，疊層215由一單層所組成，如同圖I所繪示的一反熔絲結構。在另ー實施例中，并非使用整片沉積，而是 以氧化程序在半導體材料條的曝露側形成氧化物，此氧化物是作為存儲器材料。圖14Β繪示疊層315整片沉積的結果，疊層315包括多層電荷捕捉結構，此多層結構包括通道介電層397、電荷捕捉層398及如上述與圖4有關的阻隔介電層399。如圖14Α與圖14Β所繪示，疊層215、315是以與半導體材料條的脊狀疊層(圖13標號250)共形的方式，配置于脊狀疊層上。圖15繪示填充高度長寬比的導電材料的步驟，導電材料具有η型或P型摻雜，例如是多晶硅，被配置形成疊層225，用以作為字線的導線。此外，在利用多晶硅的實施例中，硅化層226可形成于疊層225之上。如圖所示，利用多晶硅的高度長寬比沉積技術，例如是低壓化學氣相沉積，以完全地填充脊狀疊層間的溝道220，即便在大約10納米寬，非常狹窄的溝道中也具有高度長寬比。圖16繪示第二刻蝕圖案化步驟的結果，用以定義在三維存儲器陣列中，作為字線的多條導線260。第二刻蝕圖案化步驟利用単一掩模，在導線之間刻蝕出高度長寬比的溝道，以形成陣列的特定尺寸，刻蝕并未穿過脊狀疊層。利用高度選擇性的刻蝕エ藝，刻蝕氧化硅或氮化硅上的多晶硅。因此，利用交替刻蝕エ藝，以同樣的掩模刻蝕導電層與絕緣層，并停止于絕緣層210之上。一選擇性制造步驟包括在多條導線上形成硬質掩摸，導線包括多條字線、接地選擇線及串選擇線。硬質掩模可利用較厚的氮化硅化層，或其他可阻隔離子注入程序的材料形成。在形成硬質掩模后，可提供離子注入以增加半導體材料條的摻雜濃度，因而減少沿著半導體材料條的電流路徑的電阻。通過控制注入能量，離子注入可穿透至半導體材料條的底部，且每ー注入在疊層中覆蓋半導體材料條。移除硬質掩模，曝露出沿著導線頂部表面形成的硅化層。在陣列頂部形成ー層間介電后，便形成貫孔(via)開于接點插塞，此接點插塞例如是利用鎢來填充。覆蓋的金屬線被圖案化作為位線，以連接譯碼電路。在說明的方法中，三平面的譯碼網絡被建立，利用一字線、一位線及一源極線存取一選定的存儲器単元。詳見美國專利號No. 6，906，940“PlaneDecoding Method and Device for Three Dimensional Memories，，。在本實施例中，編程ー選定的反熔絲型存儲器單元時，選定的字線的偏壓可為_7伏特，未選定的字線偏壓可為O伏特，選定的位線可被設定為O伏特，未選定的位線可被設定為O伏特,選定的選擇線可被設定為-3. 3伏特,未選定的選擇線可被設定為O伏特。在本實施例中，讀取ー選定的存儲器單元時，選定的字線偏壓可為-I. 5伏特，未選定的字線偏壓可為O伏特，選定的位線可被設定為O伏特，未選定的位線可被設定為O伏特，選定的選擇線可被設定為-3. 3伏特，未選定的選擇線可被設定為O伏持。圖17繪示依據本發明實施例的集成電路的簡化區塊圖。集成電路875包括在此所述的實施例，位于半導體襯底上的三維可編程電阻性存儲器陣列(RRAM)860。列譯碼器861耦接于多條字線862，且在存儲器陣列860中沿著列排列。行譯碼器863耦接于多條位線864，且在存儲器陣列860中沿著行排列，用以讀取與編程在存儲器陣列860中來自存儲器單元的數據。面譯碼器858耦接于存儲器陣列860中，位于源極線859上方的多個平面。地址在總線865上被提供至行譯碼器863、列譯碼器861與面譯碼器858。在區塊866中的感應放大器與輸入數據結構，在本實施例中通過數據總線867被耦接于行譯碼器863。來自集成電路875上的輸入/輸出端，或來自其它集成電路875內部或外部的數據，透過輸 入數據線871被提供至區塊866中的輸入數據結構。在繪示的實施例中，其它電路874被包含在集成電路中，例如是通用處理機(general purpose processor)、特殊用途應用電路(special purpose application circuitry)、或是提供芯片上的系統由陣列所支持的功能性的模塊組合。數據透過來自區塊866中的感應放大器的輸出數據線872被提供至集成電路875上的輸入/輸出端，或被提供至其他集成電路875內部或外部的數據目的地。在本實施例中，是使用偏壓安排狀態機(bias arrangement state machine) 869控制偏壓安排供電電壓，作為ー控制器，偏壓安排供電電壓是經由電壓供應器產生或提供，或由區塊868提供，例如是讀取與編程電壓。如同本領域中所知，控制器可使用特殊用途邏輯電路(special-purpose logic circuitry)來施行。在另ー實施例中，控制器包括通用處理機，此通用處理機可施行于相同的集成電路，用來執行計算機程序以控制裝置的操作。在又一實施例中，混合特殊用途邏輯電路與通用處理機可用于控制器的施行。圖18繪示依據本發明實施例的集成電路的簡化區塊圖。集成電路975包括一在此所述的實施例，位于半導體襯底上，在記憶串中包括ニ極管的三維與非門閃存陣列960。列譯碼器961耦接于多條字線962，且在存儲器陣列960中沿著列排列。行譯碼器963耦接于多條位線964，且在存儲器陣列960中沿著行排列，用以讀取與編程在存儲器陣列960中來自存儲器單元的數據。面譯碼器958耦接于存儲器陣列960中，位于源極線959上方的多個平面。地址在總線965上被提供至行譯碼器963、列譯碼器961與面譯碼器958，行譯碼器963包括頁緩沖器。區塊966中的感應放大器與輸入數據結構，在本實施例中通過數據總線967被耦接于行譯碼器963。來自集成電路975上的輸入/輸出端，或來自其它集成電路975內部或外部的數據，透過輸入數據線971被提供至區塊966中的輸入數據結構。在繪示的實施例中，其它電路974被包含在集成電路中，例如是通用處理機、特殊用途應用電路、或是提供芯片上的系統由與非門閃存單元陣列所支持的功能性的模塊組合。數據透過來自區塊966中的感應放大器的輸出數據線972被提供至集成電路975上的輸入/輸出端，或被提供至其他集成電路975內部或外部的數據目的地。在本實施例中，是使用偏壓安排狀態機969控制偏壓安排供電電壓，作為ー控制器，偏壓安排供電電壓是經由電壓供應器產生或提供，或由區塊968提供，例如是讀取、擦除、編程、擦除確認與編程確認電壓。如同本領域中所知，控制器可使用特殊用途邏輯電路來施行。在另ー實施例中，控制器包括通用處理機，此通用處理機可施行于相同的集成電路，用來執行計算機程序以控制裝置的操作。在又一實施例中，混合特殊用途邏輯電路與通用處理機可用于控制器的施行。圖19繪示ー 8層垂直柵極、薄膜晶體管、BE-SONOS電荷捕捉與非門裝置的穿透式電子顯微鏡(transmission electron microscope,TEM)的部分剖面圖，此裝置已被組裝與測試，如圖8與圖23所示排列，用以解碼。此裝置是以75納米的半間距所制成。通道為大約18納米厚的η型多晶硅。無額外的接點注入，形成ー無接點結構。在Z軸方向上，用以絕緣各通道的條間絕緣材料為大約40納米厚的ニ氧化硅。柵極為P+多晶硅線。串選擇線SSL裝置，相較于存儲器單元具有較長的通道長度。測試裝置實施三十二字線，無接ロ與非門串。在圖19中，底部半導體材料條的寬度大于頂部半導體材料條的寬度，是由于以刻蝕溝道形成此結構，造成一傾斜側壁，傾斜側壁具有隨著溝道逐漸變深而逐漸變寬的半導體材料條，及介于半導體材料條之間的絕緣材料，絕緣材料被刻蝕多于多晶硅。圖20繪示在半導體本體中，包括在與非門串的共同源極線端上的ニ極管(例如是ニ極管1492)的一實施例的透視圖。此結構包括具有半導體材料條1412、1413、1414的多·個脊狀疊層，半導體材料條1412、1413、1414在襯底1410上的脊狀疊層的各平面中。多條作為字線的導線1425-1、1425-2至1425_η(為了簡化，在圖式中僅繪示三條導線)垂直延伸通過疊層，且如上所述與疊層共形。導線1427作為串選擇線(SSL)，且導線1427與多條作為字線的導線平行排列。這些導線是由導電材料1491所形成，例如是具有η型或P型摻雜的多晶硅，被使用在作為字線的導線上。硅化層1426可覆蓋作為字線與串選擇線的導線的頂部。 在區域1415中，透過共同源極線的內部連接，將半導體材料條1412、1413、1414連接至其他在相同平面中的半導體材料條，以及連接至一面譯碼器(未繪示)。ニ極管(例如是1492)配置于共同源極線(CSL1、CSL2、CSL3)與存儲器単元之間，存儲器單元耦接字線1425-1到1425-η。在區域1415中，每ー平面中的半導體材料條的η型源極線末端，通過ρ+型導線或注入耦接在一起，在每ー記憶串的源極線末端上形成PN ニ極管，記憶串位于共同源極線與字線之間。半導體材料條是以ー步進接觸面積延伸于內部連接的共同源極線中。在半導體材料條的位線末端，插塞1450、1451將半導體材料條1412、1413、1414耦接于位線BLn、BLn+1。插塞1450、1450可包括摻雜多晶硅、鎢或其他垂直內部連接技術。上覆位線BLn、BLn+1被連接于插塞1450、1450與行譯碼電路(未繪不)之間。姆ー疊層的源極線(sourcelines,SLs)被分別解碼。SSL 串選擇線、字線(word lines,WLs)及位線(Bit lines,BLs)彼此垂直以形成多層疊層。在圖20所繪示的結構中，不需要于陣列內形成串選擇柵極與共同源極選擇柵極的接點。圖20中的結構的各種實施態樣使用源極側(源極線)反向感應。在各實施例中，ニ極管于禁止讀取與編程操作的期間，抑制雜散電流。圖21繪示存儲器單元的兩平面的示意圖，存儲器単元具有八個電荷捕捉單元排列于一與非門結構中，以代表可包括多個平面與多條字線的區塊。存儲器単元的兩平面是以作為字線的導線1159、1160、1161、1162與半導體材料條的第一疊層及半導體材料條的
第二疊層的交點所定義。
在本實施例中，存儲器単元的第一平面為ー頂部平面，且包括位于半導體材料條的與非門串中的存儲器単元1169、1170、1171、1172，及位于另一半導體材料條的與非門串中的存儲器単元1173、1174、1175、1176。在本實施例中，存儲器単元的第二平面對應于一底部平面，且包括存儲器単元(例如是1182、1184)以類似于第一平面的方式排列干與非門串中。如圖所示，作為字線WLn的導線1161包括對應于如圖5所繪示的疊層間的溝道120內的材料的垂直延伸，用以在溝道內的接ロ區域耦接導線1161至存儲器単元(第一平面中的存儲器単元1171、1175)，溝道介于所有平面中的半導體材料條之間。串選擇晶體管1196、1197在此排列中連接于各別的與非門串與對應的位線BL1、BL2之間。同樣地，在底部平面上，類似的串選擇晶體管在此排列中連接于各別的與非門串與對應的位線BL1、BL2之間，使得行譯碼被提供至位線。如圖21所示，串選擇線1106連接于串選擇晶體管1196、1197，且平行于字線排列。
在本實施例中，ニ極管1110、1111、1112、1113連接于與非門串與對應的源極線之間。ニ極管1110、1111、1112、1113，耦接ー特定疊層中的與非門串至共同源極參考線。此ニ
極管位置可禁止編程。共同源極參考線透過面譯碼器解碼。在某些實施例中，串選擇晶體管可使用與存儲器單元的柵極氧化物相同的介電疊層。在其他實施例中，傳統的柵極氧化物也可用來替代。此外，通道長度與寬度可依設計者調整至合適的尺寸，用以提供晶體管轉換開關函數。在此記述編程操作，目標存儲器単元為圖21中的単元A，編程干擾狀態需考慮単元B、単元C、単元D與単元E，単元B代表相較于目標單元位于同樣的平面/源極線與同樣的列/字線但不同行/字線的存儲器單元，単元C代表相較于目標單元位于同樣的列/字線與同樣的行/位線但不同的面/源極線的存儲器単元，単元D代表相較于目標單元位于同樣的列/字線但不同的行/位線與面/源極線的存儲器単元，単元E代表相較于目標單元位于同樣的面/源極線與相同的行/位線但不同的列/字線的存儲器單元。依據此排列方式，串選擇線以區塊為基數在一區塊上進行譯碼。字線以列為基數在一列上解碼。共同源極線以平面為基數在一平面上解碼。位線以行為基數在一行上解碼。圖22繪示在如同圖21的一陣列中進行編程操作的時序圖。T3:開始編程單元A。反向通道已在Tl時段形成。圖22是在如同圖21的一陣列中進行編程操作的ー實施例的時序圖。編程區間被分為標示為Tl、T2及T3的三個主要時段。在時段Tl中，通過施加于串選擇線SSL及施加于未選擇位線BLs上的施加電位Vcc，使未選擇位線BLs自升壓(存儲器単元B與D)。通道電壓Vpass也隨存儲器単元B與D被提升。在時段T2中，未選擇源極線SLs被提升至高電壓HV。通道電壓Vpass隨存儲器單元被直接提升，存儲器單元耦接至未選擇源極線SLs，例如是存儲器単元C。當源極線SL為O伏特，位線BLs為3. 3伏特時，由于設置于源極線SLs的ニ極管，已升壓的通道電壓Vpass并不會通過源極線SLs漏出，ニ極管具有一低泄漏的反向偏壓。在時段T3中，存儲器単元A被編程。在時段Tl時，反向通道已形成。當存儲器單元A被編程，存儲器單元B、C、D各別的升壓通道電壓Vpass，可防止存儲器單元B、C、D被編枉。圖23繪示適合于圖20的結構的讀取偏壓狀態。在圖23中，依據襯底410上的結構的偏壓狀態，通過提供通過電壓至未選擇字線及提供讀取參考電壓Vref至ー選擇字線，存儲器単元的一平面被施加偏壓，用以進行讀取。選擇共同源極線耦接至大約為2伏特的電壓，未選擇共同源極線耦接至大約為O伏特的電壓，而串選擇線SSL耦接至大約為3. 3伏特的電壓。選擇位線BLn-接至大約為O伏特的電壓，未選擇位線BLn+1耦接至大約為2伏特的預充電壓。在未選擇位線中的2伏特預充電壓，可防止電流自選擇源極線流至未選擇位線時產生雜散讀取電流。在本實施例中，可利用共同源極線建立頁解 碼。因此，在一特定讀取偏壓狀態下，具有相同位數(在此處為位線)的ー頁可用以讀取三維陣列中的每ー選擇共同源極線或平面。選擇共同源極線被設定為大約2伏特的參考電壓，而其他共同源極線被設定為O伏持。位于位線路徑中的ニ極管，用以防止未選擇平面產生雜散電流。在頁讀取操作中，每一字線讀取區塊中的每一平面一次。同樣地，在以ー頁為基數進行編程操作時，編程抑制狀態必須足以持續到每一平面的該頁完成編程操作。因此，在一具有存儲器単元的八個平面的區塊中，編程抑制狀態在未選擇存儲器單元中必須持續八個編程的循環。要注意的是，位線串中的ニ極管需要源極在線的偏壓稍微増加，用以補償ニ極管的接點壓降，此壓降在一實施例中大約為O. 7伏特。在圖22、圖23的讀取操作中，每一源極線SL提供某亦正向電壓，用以進行源極側讀取(或反向讀取)。因此源極線SLs是與具有接地電壓的接地線GL有所區別。圖24繪示一區塊擦除操作的偏壓狀態。在繪示的排列中，字線耦接于負電壓，例如是大約_5伏特的電壓，共同源極線與位線耦接于大約為+8伏特的正電壓，串選擇線SSL耦接至一合適的高通過電壓，例如是大約+8伏特的電壓。此耦接方式可抑制源極偏壓的穿隧標準。其他區塊的串選擇線SSL關閉。位線BL的高電壓通過位線驅動設計來滿足。在另ー實施例中，當共同源極線耦接至例如是13伏特的高電壓時，字線與串選擇線可接地。在自我升壓過程中，PN ニ極管必須維持一升壓通道電位在大約8伏特數十微秒。在8伏特的狀態下，估計反向偏壓的雜散電流應小于100微微安培(PA)，用以維持升壓電位。因此，閾值電壓應高于8伏持。低啟動電壓(例如是小于0.7伏特的電壓)可幫助降低感應的困難度。圖25繪示ー種在串選擇線中具有肖特基(Schottky) ニ極管的三維與非門閃存結構的透視圖，此串選擇線位于源極線結構與記憶串之間。在本實施例中，半導體2592為肖特基金屬半導體ニ極管，而非半導體p-n結。位于源極線末端的金屬硅化物形成肖特基ニ極管。金屬硅化物具有遠低于硅的電阻，因而減少了源極線的電阻。范例性的硅化材料為鉬(Pt)、鎳(Ni)、鈦(Ti)與鈷(Co)。經過仔細的エ藝工作，肖特基裝置勢壘的能帶圖具有足夠的勢壘高度，用以在金屬/硅結中維持高的開/關比。肖特基勢壘具有ー閾值電壓，例如在反向偏壓下超過8伏特。圖26繪示ー種在串選擇線中具有ニ極管的三維與非門閃存結構的垂直通道觀點的透視圖，此串選擇線位于源極線結構與記憶串之間。垂直通道三維陣列類似于將圖21的水平通道三維陣列旋轉90度。在垂直通道三維陣列中，與非門串的半導體材料條垂直延伸至襯底1410外。每一源極線CSL1、CSL2、CSL3彼此電性分離。圖27A、圖27B為部分三維與非門閃存陣列的TEM圖片。如圖所示為75納米半間距(half-pitch)4F2虛接地(virtual ground, VG)陣列裝置的TEM圖片。通道寬與長分別為30與40納米，而通道高為30納米。每ー裝置為雙柵極(垂直柵極)水平通道裝置，通道為η型輕度摻雜(埋沒通道)，用以增加讀取電流。位線BL的輪廓被優化以形成一平坦的ONO布局。通過優化的エ藝可得到一小的側壁凹部。非常平坦的ONO沉積于位線BL的側壁。圖27Α為陣列在X方向的剖面圖。電荷捕捉BE-SONOS裝置在每一通道的兩側生成。每ー裝置為一雙柵極裝置。通道電流水平流動，而柵極為一般垂直的。側壁ONO的凹部減至最小。
圖27Β為陣列在Y方向的剖面圖。由于密節距與窄位線寬，聚焦離子束(focusedion beam, FIB) TEM圖片顯示包括位于位線(水平半導體條)與空間的多柵極雙影像。在顯示的裝置中，通道長度Lg大約為40納米。圖28繪示實驗量側PN ニ極管的電流-電壓(IV)特性圖。通過直接量側連接于垂直柵極(VG)三維與非門陣列的PN ニ極管，得到多晶硅PNニ極管的正向與反向IV特性。多晶硅的高度/寬度尺寸為30/30納米。在8伏特的反向偏壓下，反向雜散電流遠小于10微微安培(PA)，可協助消除雜散讀取電流路徑。8伏特的反向偏壓足以提供自我升壓需求與編程阻礙。反向閾值電壓的大小大于8伏特的反向偏壓，足以讓通道電壓自我升壓，當編程ー選擇存儲器單元時，避免鄰近未選擇存儲器單元被編程。漏極偏壓Vd與7. 5伏特的通道電壓Vpass(在圖中繪示為控制字線電壓Vcwl)被提供至所有的位線WLs與串選擇線SSL。PN ニ極管(30納米寬與30納米高)顯示成功的多于5個數量級的開/關比。ニ極管的正向開啟電壓大小約為O. 8伏持。ニ極管正向電流達到飽和，其被與非門記憶串的串聯電阻所夾鉗。圖29繪示實驗量測連接于三維非門極存儲器的多晶硅ニ極管的編程抑制特性圖。如圖，繪示存儲器單元A、B、C、D在本實施例中的編程抑制特性。此實驗結果是基于圖22所述的三時段(Tl、T2、T3)編程。在本實施例中，Vcc = 3. 5伏特、HV = 8伏特、Vpass = 9伏持。増量步進脈沖編程ISPP (具有步進偏壓)方法被用于存儲器単元A。圖顯示出大于4伏特的無干擾窗ロ。此為具有ニ極管絕緣性質的產品。圖30繪示實驗量測連接于三維非門極存儲器的PN ニ極管編程/擦除存儲器単元的閾值電壓分布圖，此分布為一棋盤(checkerboard, CKB)分布。ー單階存儲器(single level cell，SLC)的棋盤分布用于譯碼三維存儲器陣列的PNニ極管。最接近的鄰近存儲器單元(在三維感測中)被編程為最糟情形的干擾的相反狀態。一般的頁編程與編程抑制(存儲器単元B的狀態)方法被用于每ー層，接著其他未選擇源極線(存儲器単元C與D)被抑制。頁編程隨后執行于其他層。未選擇存儲器單元承受許多在三維陣列中列應カ與欄應カ的來源。圖31繪示在串選擇線中具有ニ極管的三維與非門閃存結構的布線圖，此串選擇線位于源極線結構與記憶串之間。
在圖31的布線中，半導體材料條的疊層繪示為具有點-短虛線為界線的垂直材料條。半導體材料條的疊層自位于頂部的位線接點結構，延伸至位于底部的源極線接點結構。水平字線與水平串選擇線SSL上覆于半導體材料條的疊層，字線與串選擇線SSL皆以具有點-長虛線為界線的水平條所繪示。串選擇線SSL控制選擇晶體管裝置，選擇晶體管裝置在任一半導體材料條的疊層與疊層所對應的位線接點結構之間，提供選擇性的電性連接。所繪示的字線以I到N編號，且電性控制于字線譯碼器。在一實施例中，每一區塊具有64條字線，在其他實施例中，每一區塊具有不同數量的字線。源極線SL(MLl)垂直上覆于字線與串選擇線SSL。ー步進接點結構位于圖式底部。此結構電性連接不同的源極線SL(MLl)至與非門存儲器単元串的疊層的不同的平面位置。雖然為了便于觀察此結構，源極線SL(MLl)被繪示為在步進接點結構中，終止于對應的源極線SL(ML2)，但源極線SL(MLl)實質上可更長。源極線SL(ML2)水平上覆于源極線SL(MLl)。源極線SL(ML2)自譯碼器傳輸訊號，源極線SL(MLl)耦接此些譯碼器訊號至與非門存儲器単元串的疊層的特定平面位置。雖然·為了便于觀察此結構，源極線SL(ML2)被繪示為在步進接點結構中，終止于對應的源極線SL(MLl)，但源極線SL(ML2)實質上可更長。如圖31所示，具有四條源極線SL(MLl)與四條源極線SL(ML2)。此些源極線足以電性連接至四個平面位置。四個平面位置是通過位于每一與非門存儲器単元串中的四個與非門存儲器単元串所提供。跨過所有疊層的位于相同疊層位置的與非門存儲器単元串是位于相同的面位置。在其他實施例中，可具有不同數量的平面位置，此些平面位置在每一與非門存儲器単元串的疊層中，具有對應數量的與非門存儲器単元串，且具有對應數量的源極線SL(MLl)與源極線SL(ML2)。位線BL(ML3)上覆于源極線SL(ML2)，位線BL(ML3)在圖式的頂部連接接點結構。密節距位線電性連接于不同的半導體材料條的疊層。如圖所示，具有八條位線BL(ML3)。此些位線足以電性連接至八個與非門存儲器単元串的疊層。在其他實施例中，可能具有不同
數量的疊層。圖31的布線可相對于頂部接點與/或底部接點鏡射。在此布線中，ー范例性實施例在X與Y方向上的半間距為42納米。在Y方向上，自圖式頂部至底部的尺寸如下所述。半數的位線接點結構大約為O. 2微米(μ m)。串選擇線通道長度為O. 25微米。在64條字線的實施例中，字線為2. 668微米。最底部的字線至底部源極線接點結構的距離為O. 3微米。半數的源極線接點結構為O. 2微米。圖32繪示在串選擇線中具有ニ極管的三維與非門閃存結構的另一布線圖，此串選擇線位于源極線結構與記憶串之間。圖32的布線類似于圖31。與圖31不同之處，在于圖32的位線BL與源極線SL位于相同的金屬層MLl上，使得位線BL與源極線SL較低層延伸于圖中相同的垂直方向。上層的源極線SL是位在高于金屬層ML2的位線BL與下層的源極線SL兩者。位于金屬層ML2上的源極線SL皆連接于源極線接點結構的一端，在本實施例中位于金屬層ML2上的源極線SL皆連接于源極線接點結構的上。所繪示的約束于金屬層ML2與MLl之間的源極線SL，是發生在畫出每256條位線BL的水平方向上。被約束的源極線SL占據大約16位線BL。圖33繪示在串選擇線中具有ニ極管的三維與非門閃存結構的又一布線圖，此串選擇線位于源極線結構與記憶串之間。圖33的布線類似于圖32。不同于圖32中，位于金屬層ML2上的源極線SL皆連接于源極線接點結構的一端，在圖33中，位于金屬層ML2上的源極線SL被分開連接于源極線接點結構的兩端。如圖所示，源極線由兩個鄰近的區塊共享。位于所繪示的區塊上方或下方的其他區塊，其源極線SL則與所繪示的源極線SL各自獨立。圖34繪示在串選擇線中具有ニ極管的三維與非門閃存結構的透視圖，此串選擇線位于源極線結構與記憶串之間。圖35繪示在串選擇線中具有ニ極管的三維與非門閃存結構的另一透視圖，此串選擇線位于源極線結構與記憶串之間。在圖34與圖35中，接地選擇線自字線WL與源極線接點結構之間移除，接地選擇線控制裝置自字線WL與源極線接點結構之間移除。 綜上所述，雖然本發明已以范例性實施例揭露如上，然其并非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾。因此，本發明的保護范圍當視隨附的權利要求范圍所界定的為準。
權利要求
1.一種存儲器裝置，包括 一集成電路襯底； 一非易失性存儲器單元的三維陣列，位于該集成電路襯底上，該三維陣列包括 非易失性存儲器單元的多個與非門串的疊層，該多個與非門串的疊層具有兩端，包括一第一端與一第二端，該第一端與該第二端其中之一端稱接于位線，該第一端與該第二端的另一端耦接于源極線； 一選擇線，僅位于該多個與非門串的該第一端，而不位于該多個與非門串的該第二端，該選擇線選擇性地將該多個與非門串電性連接于該多條位線與該多條源極線其中之一，該選擇線垂直地排列于該多個疊層之上，且具有與該多個疊層共形的表面；及 多個二極管，該多個二極管耦接該多個與非門串至其他該多條位線與該多條源極線，使得該選擇線與該多個二極管位于該多個與非門串的相反端。
2.根據權利要求I所述的存儲器裝置，更包括 多條字線，垂直地排列于該多個疊層之上，且具有與該多個疊層共形的表面，該多條字線將該多個非易失性存儲器單元建立于該多個疊層的表面與該多條字線的表面的交點上，其中該選擇線是位于該多條位線及該多條源極線其中之一，與該多條字線之間。
3.根據權利要求I所述的存儲器裝置，其中該多條源極線電性連接于該多個與非門串的疊層的不同水平面位置。
4.根據權利要求I所述的存儲器裝置，其中該多條位線電性連接于該多個與非門串的不同疊層。
5.根據權利要求I所述的存儲器裝置，其中該多個二極管為半導體p-n結。
6.根據權利要求I所述的存儲器裝置，其中該多個二極管為肖特基金屬半導體結。
7.根據權利要求I所述的存儲器裝置，其中該多個存儲器單元具有接口區域，位于該多個疊層與該多條字線之間，該多個接口區域包括一通道層、一電荷捕捉層及一阻隔層。
8.根據權利要求I所述的存儲器裝置，其中該多條源極線的一第一材料形成該多個二極管的第一節點，該多個與非門串的疊層的一第二材料形成該多個二極管的第二節點。
9.一種存儲器裝置，包括 一集成電路襯底； 一非易失性存儲器單元的三維陣列，位于該集成電路襯底上，該三維陣列包括 非易失性存儲器單元的多個與非門串的疊層，該多個與非門串的疊層具有兩端，包括一第一端與一第二端，該第一端與該第二端其中之一端稱接于位線，該第一端與該第二端的另一端耦接于源極線； 多個選擇裝置，僅位于該多個與非門串的該第一端，而不位于該多個與非門串的該第二端，該多個選擇裝置選擇性地將該多個與非門串電性連接于該多條位線與該多條源極線其中之一；及 多個二極管，該多個二極管耦接該多個與非門串至其他該多條位線與該多條源極線，使得該多個選擇裝置與該多個二極管位于該多個與非門串的相反端。
10.根據權利要求9所述的存儲器裝置，更包括 多條字線，垂直地排列于該多個疊層之上，且具有與該多個疊層共形的表面，該多條字線將該多個非易失性存儲器單元建立于該多個疊層的表面與該多條字線的表面的交點上，其中該多個選擇裝置是位于該多條位線及該多條源極線其中之一，與通過該多條字線所建立的該多個存儲器裝置之間。
11.根據權利要求9所述的存儲器裝置，其中該多條源極線電性連接于該多個與非門串的疊層的不同水平面位置。
12.根據權利要求9所述的存儲器裝置，其中該多條位線電性連接于該多個與非門串的不同疊層。
13.根據權利要求9所述的存儲器裝置，其中該多個二極管為半導體p-n結。
14.根據權利要求9所述的存儲器裝置，其中該多個二極管為肖特基金屬半導體結。
15.根據權利要求9所述的存儲器裝置，其中該多個存儲器單元具有接口區域，位于該多個疊層與該多條字線之間，該多個接口區域包括一通道層、一電荷捕捉層及一阻隔層。
16.根據權利要求9所述的存儲器裝置，其中該多條源極線的一第一材料形成該多個二極管的第一節點，該多個與非門串的疊層的一第二材料形成該多個二極管的第二節點。
17.一種存儲器裝置，包括 一集成電路襯底； 一非易失性存儲器單元的三維陣列，位于該集成電路襯底上，該三維陣列包括 非易失性存儲器單元的多個與非門串的疊層，該多個與非門串的疊層具有兩端，包括一第一端與一第二端，該第一端耦接于位線，該第二端耦接于源極線 '及 多個二極管，該多個二極管耦接該多個與非門串至該多條源極線，其中僅該多個二極管提供該多條源極線與該多個與非門串的該第二端之間的電流控制。
18.根據權利要求17所述的存儲器裝置，更包括 多條字線，垂直地排列于該多個疊層之上，且具有與該多個疊層共形的表面，該多條字線將該多個非易失性存儲器單元建立于該多個疊層的表面與該多條字線的表面的交點上；及 多個選擇裝置，位于鄰近該多條位線的該多個與非門串的第一端，該多個選擇裝置選擇性地將該多個與非門串電性連接于該多條位線， 其中該多個選擇裝置是位于該多條位線及通過該多條字線所建立的該多個存儲器裝置之間。
19.根據權利要求17所述的存儲器裝置，其中該多條源極線電性連接于該多個與非門串的疊層的不同水平面位置。
20.根據權利要求17所述的存儲器裝置，其中該多條位線電性連接于該多個與非門串的不同疊層。
21.根據權利要求17所述的存儲器裝置，其中該多個二極管為半導體p-n結。
22.根據權利要求17所述的存儲器裝置，其中該多個二極管為肖特基金屬半導體結。
23.根據權利要求17所述的存儲器裝置，其中該多個存儲器單元具有接口區域，位于該多個疊層與該多條字線之間，該多個接口區域包括一通道層、一電荷捕捉層及一阻隔層。
24.根據權利要求17所述的存儲器裝置，其中該多條源極線的一第一材料形成該多個二極管的第一節點，該多個與非門串的疊層的一第二材料形成該多個二極管的第二節點。
25.一種操作一三維與非門非易失性存儲器的方法，包括 提供一編程偏壓排列序列至該三維非易失性存儲器中的與非門串，使得多個二極管耦接于該多個非易失性存儲器的與非門串與源極線之間，其中該多個二極管不依賴該多個與 非門串與該多條源極線之間的選擇裝置，而保留了該多個與非門串的一升壓通道。
全文摘要
本發明公開了一種三維陣列存儲器裝置及其操作方法，該三維陣列存儲器裝置包括一選擇線與多個二極管；選擇線是位于源極線及位線其中之一，與存儲器單元之間；二極管位于其他位線及源極線，與存儲器單元之間，用以提供存儲器單元必要的絕緣。
文檔編號G11C11/4063GK102842339SQ20121006814
公開日2012年12月26日 申請日期2012年3月15日 優先權日2011年6月23日
發明者呂函庭 申請人:旺宏電子股份有限公司