專利名稱：分層 dram 感測的制作方法
技術領域：
本實用新型涉及動態隨機存取存儲器(DRAM)領域，并且特別是涉及這些存儲器中的ニ進制狀態的感測。
背景技術：
典型的商品DRAM偏好頁面樣式的結構，該結構容許對順序 可尋址存儲器位置進行更迅速的存取。US專利5995443中描述了ー種有利的結構(同步存儲器器件)的范例。其它結構在DRAM中得到了使用，特別是在存儲器被嵌入或用于支持諸如高速緩存或圖形的專門應用的地方。US專利5544306中描述了范例。
圖I是示出子陣列、全局位線(GBL)以及全局感測和I/O電路的布置的框圖；圖2是示例布置在圖I的每個子陣列中的局部感測放大器的單個集群(cluster)的框圖；圖3是單個子陣列感測放大器(局部感測amp)及其關聯的位線、字線、預充電電路和均衡電路的電不意圖；圖4是全局感測電路、寫入緩沖器和輸入/輸出(I/O)電路的電示意圖；圖5是圖1-4的電路的操作的時序圖。
具體實施方式
公開了用于動態隨機存取存儲器(DRAM)的分層感測結構。在以下描述中，提出了諸如字線和位線的具體數量的許多具體細節，以提供對本實用新型的充分的理解。對于本領域技術人員來說，可以實施本實用新型而無這些具體細節是明顯的。在其它實例中，不詳細描述諸如地址解碼器的公知電路，以避免不必要地模糊本實用新型。通常，DRAM布置在特別是適用于増量尋址的頁面樣式的結構中。對于諸如用于圖形處理器的一些應用或DRAM為高速緩存存儲器的一部分的地方，這不總是最佳結構。如將看到的，本公開描述更傳統的頁面樣式DRAM結構的替代布置。使用互補金屬氧化物(CMOS)技術作為使用已知處理技術的單個集成電路來制造以下描述的具有分層感測的DRAM。分層(局部和全局)感測結構在一個實施例中，DRAM制造有多個內存庫(bank)(例如，512);圖I中示出了ー個該內存庫。內存庫均包括多個子陣列(例如，8)，該多個子陣列在圖I中分別示為子陣列O、I...η并編號為10、12和14。每個子陣列包括多個集群，諸如子陣列10的集群20和26，其中，每個集群具有多個感測放大器(感測amp)，該多個感測放大器以下通常稱作局部感測amp (LSA)。位線、預充電和均衡電路與的集群內的每個LSA關聯，如以下結合圖2描述的。全局位線(GBL)的對在每個子陣列中的一個集群與全局感測amp和其關聯的電路中的端子之間延伸，關聯的電路由如圖I的共同(collective)全局感測和I/O電路16的電路32示出。圖4是感測電路32的電示意圖，包括其數據輸入和寫入緩沖器。GBL 22和24是連續線，并且如將看到的，GBL 22和24的預充電與和每個LSA關聯的局部位線的預充電是分開的。第二組GBL 28和30示為從子陣列10中的集群26延伸到共同全局感測和I/O電路16。GBL的對在每個子陣列中的集群與全局感測amp和諸如電路32的其關聯的電路之間延伸。諸如圖I的集群20的集群示于圖2中，其具有LSA(20 (I)至20 (η))和它們關聯的位線對。集群中的諸如LSA 40的每個LSA包括其關聯的位線對，諸如位線42和其互補位線44，并且如以下將對圖3描述的，包括預充電和均衡電路。多個單元連接至每個位線40和44并且由集群中的所有感測amp和子陣列中的所有集群共用的字線(WL)選擇。在讀取循環期間，子陣列中的所有LSA被致能，然而，僅每個集群中的一對位線連接至其關聯的GLB。集群中特定局部位線對的選擇受到列信號Ytl-Yn的控制。從而，僅來自與集群中的單個LSA關聯的單個單元和來自單個子陣列的數據讀取到GBL的對上。來自與選擇的集群中 的其它LSA關聯的未選擇的単元的數據被恢復。在更新操作中，沒有位線對由Ytl-Yn信號選擇，更新局部地執行。子陣列中的所有集群選擇相同的WL，并接收相同預充電(PC)信號和感測amp致能(SAE)信號。集群中的單個感測放大器的選擇提供第一級復用，而在全局感測和I/O電路16的輸出端發生第二級復用。例如，在“塊(chunk) ”信號的控制下，數據在來自電路32和34的I/O線上復用。針對圖4中的數據輸出電路詳細描述了這個。類似的布置用于數據輸入。局部感測單個LSA和諸如圖2的20 (η)的其關聯的電路示于圖3中。LSA 40包括具有第一腿的雙穩態電路，第一腿具有P溝道晶體管51和η溝道晶體管52。第二腿具有P溝道晶體管53和η溝道晶體管54。晶體管51和52的柵極交叉耦合到晶體管53和54之間的共用節點，并且同樣，晶體管53和54的柵極耦合到晶體管51和52之間的共用節點。由晶體管55和56致能感測amp 40。典型的實踐是，當這些晶體管開啟時,感測amp 40處于亞(meta)或非穩態，并且局部位線42和44上的電荷差異確定感測amp采取兩個穩態中的哪個穩態。存在耦合到局部位線42和44中的每ー個并且均包括晶體管和電容器的多個單元。在一個實施例中，存在與線44關聯的128個單元和與線42關聯的相等數量的單元。字線在圖3中示為用于選擇耦合到位線44的単元的WL O至WL 127和用于選擇耦合到位線42的単元WL 128至WL 256。單個字線由用于整個子陣列的地址解碼器選擇，從而在所有集群中選擇沿該字線的所有単元，如提到的。在Ytl低吋，局部位線42和44分別通過P溝道晶體管60和61耦合到GBL 22和24。如晶體管62和63所示，當其它Yn信號之一低吋，集群中的其它位線選擇性地耦合到相同GBL。然而，如提到的，在讀取循環中，僅ー個子陣列中的ー對局部位線連接至GBL。圖3中也示出了用于感測amp 40的預充電電路65和均衡電路66。預充電電路65包括耦合在局部位線42和44的對之間的η溝道晶體管67和69，以及也耦合在局部位線的對之間的P溝道晶體管68和70。這些η溝道和P溝道晶體管之間的共用節點耦合到等于Vcc—半的電位，相應地，局部位線被預充電到Vcc的一半。均衡電路包括P溝道晶體管71和η溝道晶體管72，它們均耦合在局部位線之間。這些晶體管確保預充電位線上的電位得到平衡。Vcc可以稍大于η溝道或P溝道晶體管的閾值電壓的和(例如，I伏)。典型的處理變化導致晶片上閾值電壓的變化。為了補償這個，η溝道和P溝道晶體管用于預充電電路和均衡電路中。從而，例如，在給定電路中，η溝道晶體管72可以具有比平均η溝道閾值電壓高的閾值電壓。在此情況下，P溝道晶體管71提供用于均衡位線之間的電荷(charge)的補償。應當注意，圖3的電路使用分布在整個局部感測放大器、預充電電路和均衡電路 中的P和η溝道晶體管。此平衡的P溝道和η溝道器件密度提供應變減小。給定的子陣列中的所有LSA共用的線75上的預充電信號(PCH)耦合到NAND門79。至門79的其它輸入是感測amp致能(SAE)(條(bar))信號。當感測amp被取消選擇并且預充電信號高吋，門79的輸出低，使得晶體管68、70和71導通。這通過p溝道器件提供預充電和均衡。通過反相器80，門79的輸出使得晶體管67、69和72導通，通過η溝道器件提供預充電和均衡。當PCH的電位下降或SAE(條)的電位上升時，預充電電路和均衡電路關閉。需要注意，門79提供在發生感測時防止預充電和均衡的互鎖。分配門79和反相器80，ー個實例是與每個集群對放置。全局感測來自全局位線的全局感測發生在圖I的全局感測和I/O電路16的電路32和類似的電路中，如提到的。電路32的具體實施例示于圖4中。GBL 22和24直接連接至圖4的數據輸入(寫入)部分85。P溝道晶體管100和101的對在GBL延伸到圖4的讀取部分86中時對GBL提供選擇性隔離。輸入數據施加至線111，且輸出數據耦合到線145。圖4的讀取部分86包括感測amp 90，類似于圖3的感測amp 40，其也包括具有交叉耦合反相器的雙穩態電路。感測amp 90的p溝道晶體管的ー個端子耦合到Vcc，并且η溝道晶體管的源極區通過致能感測amp 90的η溝道晶體管91耦合到地。包括P溝道晶體管93、94和95的預充電和均衡電路耦合在讀取部分86中的GBL之間。P溝道晶體管93和94的ー個端子耦合到Vcc且它們的另ー個端子耦合到GBL。所有三個晶體管的柵極由線132耦合到NAND門131的輸出端。由于布局限制，晶體管95不用于ー些實施例中。在一個實施例中，從部分86順序地讀取數據，數據來自相鄰的全局感測amp。例如，首先，GBL 24上的數據耦合到數據輸出端子145，并且然后類似于圖4中所示的電路的相鄰電路上的數據在諸如塊I開通信號(on signal) 150的塊選擇信號的控制下從線141耦合到線145。在全局感測電路的預充電狀態期間，塊O和塊I信號高(禁能)。三態緩沖器147和148的η溝道晶體管路徑開通。由于通過晶體管93和94的預充電，Dqut線145為低。線145上的此低信號容許不同的全局感測放大器通過Dtot進行菊花鏈接。當發生讀取循環時，塊信號之一被激活(變低)。例如，如果從線141讀取數據并且然后從GBL 124讀取數據，則塊I被驅動為低以從線141拉出(pull)數據，然后塊I變為高且塊O變為低以通過反相器147從GBL 24拉出數據。部分85的寫入電路包括具有第一交叉耦合支路的輸入寫入緩沖器，第一交叉耦合支路具有η溝道晶體管105、ρ溝道晶體管106以及η溝道晶體管107。此時處于開通的晶體管105(通過η溝道晶體管114)將線22耦合到Vcc或耦合到地。晶體管107的柵極被耦合以接收來自晶體管108與109之間的節點的信號。晶體管114或者提供至地的路徑，或者容許線22作為數據輸入的函數上升至Vcc。這假定晶體管106導通(對于所有討論的操作，LYA為低，LYA用于電路分析)。類似地，寫入緩沖器的第二交叉耦合支路包括η溝道晶體管108、ρ溝道晶體管109以及P溝道晶體管110。晶體管108的源極接收來自反相器113的數據輸入信號的補碼(complement);晶體管108與109之間的節點在寫入循環期間將線24耦合到Vcc或地。再次，晶體管109在此時間期間導通。需要注意，晶體管110耦合到晶體管105與106之間的節點。從而，在GBL 22與24之間存在永久的交叉耦合的P溝道晶體管(假定LYA為低)。另ー預充電和均衡電路耦合于圖4的部分85中的GBL之間。其包括耦合到Vcc的P溝道晶體管160和161以及耦合于GBL之間的均衡p溝道晶體管162。所有三個晶體管通過線127上的信號開啟，該信號存在于NAND門125的輸出端。 在讀取循環期間，全局GWREN B信號為高，且LYA為低。對于這些條件，NOR門121的輸出為低并且因此晶體管105和108不導通。線111上的信號(數據輸入)對寫入緩沖器104沒有影響，并且僅交叉耦合的P溝道晶體管107和110保持從寫入緩沖器104耦合到 GBL。在讀取循環期間，通過晶體管93、94和95關閉晶體管100和101，用于預充電和均衡。然后，當感測amp 90致能時，線130上不存在隔離信號，如將從圖5看到的。需要注意，在感測發生吋，門131提供防止預充電和均衡的互鎖，因為一旦全局感測amp信號下降，則門131的條件不再滿足且Vcc電位將出現在線132上，使得晶體管93、94和95停止導通。在寫入期間，寫入緩沖器104具有GBL上的命令。一旦如圖5中所看到的，寫入致能條信號(GWREN B)的電位下降，則線111上的數據輸入驅動ー個全局線到Vcc并且驅動另ー個到地。再次，一旦寫入被致能，門125的條件不能滿足且門(線127)的輸出為高，則門125提供防止任何預充電或均衡的互鎖。局部和全局電路的時序現在參照圖5，示出了用于圖3和4的電路的時序圖信號。在第一線上，存儲器時鐘示例為具有時鐘循環1-7。用于選擇的子陣列的子陣列邊界時序信號示出了子陣列選擇信號通過第一時鐘循環半道(half-way)變為激活。這選擇圖I的單個子陣列。此時，字線致能信號(WLEN)也變為激活的。子陣列選擇信號使得局部預充電和均衡(PCH)停止，如箭頭I所示。然后，如箭頭3所示，選擇的WL上升。也示于子陣列邊界內，信號為SaEn信號，其通過第二時鐘信號中途變為激活的。如箭頭4所示，此信號控制SAN信號，其例如激活圖3的局部感測amp 40。需要注意，雖然每個子陣列具有子陣列選擇信號，并且僅選擇單個子陣列用于從圖I的結構進行讀取和寫入，但是對于更新，ー個以上的子陣列被激活。在寫入循環中，如局部定時器輸出信號內所示，當PCH下降吋，Y選擇信號下降(箭頭2W)，耦合局部位線的對至GBL。需要注意，如9W所示，此時，門125(線127)的輸出為高，并且從而在圖4的部分85中不存在預充電。此外，因為線132上的信號為高，所以在部分86中不存在預充電。從而，能夠立刻發生寫入。如全局定時器輸出信號內所示，GsaWrEn電位下降，使得GWrEn下降且GbPchB上升(見箭頭12W)，結束寫入循環。在GsaRdEn信號變為激活后的讀取循環期間，隔離信號上升(箭頭13)且部分86中的預充電發生(箭頭9r)。還有，Y選擇信號下降，連接局部位線對至GBL (箭頭2r)。在此時間點，圖4的門125的輸出為高，防止線22和24的預充電或均衡，并且從而局部感測放大器中的雙穩態能夠反映到線22和24上。然后，如由電位上升并跟隨數個門延遲的GSaE信號所示，全局感測放大器被激活，如箭頭14所示地去除隔離信號。接下來，如箭頭5r所示，Y選擇電位下降。在圖4的全局感測放大器90內感測線22和24上的ニ進制狀態。于是能夠從線145讀取塊0，并接著從相鄰的GBL讀取塊I。然后如箭頭6、7和8所示，讀取 循環結束，且預充電恢復。從而，描述了使用兩個局部感測放大器和全局感測放大器的分層感測機構。
權利要求1.ー種具有分層感測的DRAM，其特征在于，包括 全局位線(GBL)的對，在多個子陣列之間延伸，所述GBL端接于全局感測放大器中； 每個子陣列中的子陣列感測放大器(SSA)的集群，每個SSA具有耦合到存儲器単元的局部位線的對，所述單元由延伸至所述集群中的所有単元的字線選擇；以及 每個集群受到控制，使得在整個所述集群中選擇單個字線且所述集群中的每個SSA在讀取循環期間被致能，并且使得僅來自所述集群的ー個局部位線的對耦合到所述GBL。
2.如權利要求I所述的DRAM，其特征在于，包括與局部位線的每個對關聯的局部預充電和均衡電路、以及與所述GBL關聯的全局預充電和均衡電路，其中，所述局部位線被預充電到的電位小于所述GBL被預充電到的電位。
3.如權利要求2所述的DRAM，其特征在于，其中，所述局部位線被預充電到的電位約為所述GBL被預充電到的電位的一半。
4.如權利要求2所述的DRAM，其特征在于，其中，所述預充電和均衡電路包括P溝道和η溝道晶體管。
5.如權利要求3所述的DRAM，其特征在于，其中，所述預充電和均衡電路包括P溝道和η溝道晶體管，并且其中，所述局部位線被充電到的電位稍微大于P溝道和η溝道晶體管的閾值電壓的和。
6.ー種具有多個內存庫的DRAM，其特征在于，其中，如權利要求I所述的DRAM包括所述存儲器中的單個內存庫。
7.如權利要求6所述的DRAM，其特征在于，包括每個子陣列中的SSA的多個集群、多個GBL、以及多個全局感測放大器。
8.ー種DRAM，其特征在于，包括 第一預充電電路，用于將多個局部位線對預充電到第一電位； 第二預充電電路，用于將全局位線(GBL)的對預充電到大于所述第一電位的第二電位； 感測放大器，均與所述GBL的對之ー關聯并用于利用局部感測放大器來感測存儲在選擇性地耦合到所述局部位線對的存儲器単元上的ニ進制狀態；以及 全局感測放大器，耦合到所述GBL并用于在所述GBL偶合到所述局部位線的對吋，感測所述GBL上的ニ進制狀態。
9.如權利要求8所述的DRAM，其特征在干，包括用于在對所述全局感測放大器進行預充電期間將所述GBL與所述局部位線隔離的電路。
10.如權利要求9所述的DRAM，其特征在于，其中，所述第二電位約等于所述第一電位的兩倍。
專利摘要一種采用局部位線對和全局位線的分層DRAM感測設備和方法。字線選擇感測放大器的集群中的單元，每個放大器與位線的對關聯。選擇局部位線之一以耦合到全局位線和全局感測放大器。集群位于形成內存庫的多個子陣列中，全局位線從每個內存庫延伸至全局感測放大器。
文檔編號G11C11/4094GK202454285SQ20112053652
公開日2012年9月26日 申請日期2011年12月20日 優先權日2010年12月22日
發明者B·薩利尼瓦森, D·索馬謝卡爾, F·哈姆扎奧盧, G·潘迪亞, K·張, M·梅蘇特, S·高希 申請人:英特爾公司