非易失性存儲器件的制作方法

專利名稱：非易失性存儲器件的制作方法
技術領域：
本發明的示例性實施例涉及ー種非易失性存儲器件。
背景技術：
當非易失性存儲器件執行讀取操作吋，數據被順序地輸出。例如，當首先經由輸入 /輸出焊盤施加讀取命令、并施加地址時，從施加的地址對地址計數，并順序地輸出儲存在與每個地址相對應的頁緩沖器中的數據。這樣的讀取操作被稱作串行讀取操作。下面描述非易失性存儲器件的串行讀取操作。圖1圖示現有的非易失性存儲器件。圖1所示的非易失性存儲器件包括包括多個第一頁緩沖器A1至An的第一存儲體 (bank) 110、包括多個第二頁緩沖器B1至 的第二存儲體120、以及對第一地址ADDKO :A> 和第二地址ADD2<0:A>計數的地址計數器130。下面結合圖1來描述非易失性存儲器件的操作。首先，當命令鎖存使能(CLE)信號被使能為邏輯高電平吋，讀取命令被輸入至輸入/輸出焊盤(圖1中未示出)。隨后，當地址鎖存使能(ALE)信號被使能為邏輯高電平時，初始存儲體地址BADD_INT、頁地址、以及列地址ADD_INT<0:A>被輸入至輸入/輸出焊盤。當加載信號LOAD被使能吋，地址計數器130接收初始存儲體地址BADD_INT和列地址 ADD_INT<0:A>。初始存儲體地址BADD_INT指定在多存儲體操作期間要輸出第一存儲體110的數據還是要輸出第二存儲體120的數據。列地址ADD_INT<0:A>指示從存儲體110和存儲體120的多個頁緩沖器A1至An和B1至 中的哪個頁緩沖器輸出數據。另外，第一地址 ADD1<0:A>的值指定多個第一頁緩沖器A1至An中的ー個頁緩沖器，第二地址ADD2<0:A>的值指定多個第二頁緩沖器Bl至BN中的ー個頁緩沖器。隨后，由頁地址指定的字線WLK被使能。第一存儲器陣列111中的與使能的字線 WLK相對應的存儲器単元的數據被儲存在多個第一頁緩沖器A1至An中，第二存儲器陣列 121中的與使能的字線WLK相對應的存儲器単元的數據被儲存在多個第二頁緩沖器B1至 中。所述非易失性存儲器件在讀取操作期間執行多存儲體操作，所述多存儲體操作是指輸出儲存在兩個或更多個存儲體中的數據。為了執行多存儲體操作，地址計數器130從命令鎖存使能(CLE)信號和地址鎖存使能(ALE)信號被共同使能的時刻起對存儲體地址 BADD、第一地址ADDKO:A>和第二地址信號ADD2<0:A>計數。下文中，命令鎖存使能(CLE) 信號和地址鎖存使能(ALE)信號被共同使能的時刻被稱為第一時刻。存儲體地址BADD的初始值為初始存儲體地址BADD_INT，第一地址ADDKO :A>的初始值和第二地址ADD2<0:A> 的初始值均為列地址ADD_INT<0:A>。存儲體地址BADD在時鐘CLK的上升邊沿被計數。儲存在起始的第一頁緩沖器 A3與終止的第一頁緩沖器Aim之間的第一頁緩沖器中的數據在存儲體地址BADD的上升邊沿被順序地輸出，所述起始的第一頁緩沖器A3和終止的第一頁緩沖器Aim是在第一地址ADD 1 <0A>被計數時由列地址ADD_INT<0A>來指定的。儲存在起始的第二頁緩沖器 B3與終止的第二頁緩沖器Bim之間的第二頁緩沖器中的數據在存儲體地址BADD的下降邊沿被順序地輸出，所述起始的第二頁緩沖器も和終止的第二頁緩沖器Bim是在第二地址 ADD2<0:A>被計數時由列地址ADD_INT<0:A>來指定的。在現有的非易失性存儲器件中，輸出的數據被儲存在多個管道鎖存器(pipe latch)(圖1未示出)中，并經由輸入/輸出焊盤而輸出到非易失性存儲器件外部的電路。圖2是說明現有的非易失性存儲器件的操作的波形圖。在經由輸入/輸出焊盤輸入命令和地址之后，執行讀取操作的時段從“W/R#”信號的下降邊沿201開始。這里，當“W/R#”信號為邏輯低電平吋，意味著是執行讀取操作的時段，而當“W/R#”信號為邏輯高電平吋，意味著是執行寫入操作的時段。在執行讀取操作的時段中，時鐘CLK在第一時刻202之后被使能。地址計數器130 在時鐘CLK的上升邊沿對存儲體地址BADD計數。而且，地址計數器130在存儲體地址BADD 的上升邊沿203對第一地址ADDKO :A>計數，并且地址計數器130在存儲體地址BADD的下降邊沿204對第二地址ADD2<0:A>計數。這里，時鐘CLK是通過將源時鐘SCLK反相并將時鐘CLK使能指定的持續時間而產生的。時鐘CLK響應于在鎖存禁止時刻205被設定為邏輯低電平的命令鎖存使能(CLE) 信號和地址鎖存使能(ALE)信號而被禁止，并且存儲體地址BADD、第一地址ADD1<0:A>和第 ニ地址ADD2<0:A>的計數操作終止。圖2示出當存儲體地址BADD_INT為“0”且列地址ADD_INT<0 A>為“ 10001 ”時的操作。初始存儲體地址BADD_INT從“0”開始并在“0”與“ 1”之間切換。第一地址ADDKO:A> 和第二地址ADD2<0 A>從“ 10001 ”起計數到“ 10100 ”。隨著非易失性存儲器件的操作速率變得更快，從頁緩沖器快速輸出數據變得重要。如果將數據預儲存在管道鎖存器中，可以執行快速的輸出操作。在第一時刻202，存儲體地址BADD的值必須與初始存儲體地址BADD_INT相同。如果在第一時刻202存儲體地址BADD的值與初始存儲體地址BADD_INT不同，則將從管道鎖存器輸出的數據輸出到輸入/輸出焊盤的順序會變得不同。然而，當時鐘CLK的ー個周期比“tWRCK”長時，時鐘CLK的上升邊沿在“tWRCK”時段內出現一次，所述“tWRCK”是基于ONFI規范的值。因此，存儲體地址BADD切換一次，于是存儲體地址BADD的值變得與初始存儲體地址BADD_INT不同。因此，根據現有技木，在第一時刻202之前不能對存儲體地址BADD計數，也不能對在存儲體地址BADD的上升邊沿和下降邊沿計數的第一地址ADD1<0:A>和第二地址 ADD2<0:A>計數。結果是，在第一時刻之前不能將數據儲存到管道鎖存器中。因此，在高速操作期間可能出現錯誤。在本文中，“ tWRCK”是指從源時鐘SCLK在“W/R#”信號轉變為邏輯低電平之后的第一個上升邊沿到源時鐘SCLK在命令鎖存使能(CLE)信號和地址鎖存使能(ALE)信號轉變為邏輯高電平之后的第一上升邊沿的時間。

發明內容
本發明的實施例涉及ー種非易失性存儲器件，在當執行讀取操作的時間段開始吋，所述非易失性存儲器件可以通過在第一時刻之前對地址計數并在第一時刻之前輸出頁緩沖器的數據，來執行高速操作。根據本發明的一個實施例，一種非易失性存儲器件包括第一存儲體，所述第一存儲體包括多個第一頁緩沖器；第二存儲體，所述第二存儲體包括多個第二頁緩沖器；以及地址計數器，所述地址計數器被配置為在執行讀取操作的時段內在第一時刻之前響應于時鐘對第一地址和第二地址計數，并且在第一時刻之后響應于存儲體地址對第一地址和第二地址計數，其中，第一頁緩沖器的數據是響應于第一地址而順序地輸出的，第二頁緩沖器的數據是響應于第二地址而順序地輸出的。根據本發明的另ー個實施例，一種非易失性存儲器件包括存儲體，所述存儲體包括多個頁緩沖器；以及地址計數器，所述地址計數器被配置為在執行讀取操作的時段內在第一時刻之前響應于時鐘對地址計數，并在第一時刻之后響應于存儲體地址而對地址計數，其中，頁緩沖器的數據是響應于地址而順序地輸出的。


圖1圖示現有的非易失性存儲器件。圖2是說明現有的非易失性存儲器件的操作的波形圖。圖3是根據本發明的一個實施例的非易失性存儲器件的框圖。圖4是圖3所示的地址計數器330的框圖。圖5是說明根據本發明的一個實施例的非易失性存儲器件的操作的波形圖。
具體實施例方式下面將參照附圖更加詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式來實施，并且不應當被理解為限于本文所提出的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，并且將會向本領域技術人員完全傳達本發明的范圍。在本說明書中，相同的附圖標記在本發明的各個附圖和實施例中表示相同的部件。圖3是根據本發明的一個實施例的非易失性存儲器件的框圖。圖3所示的非易失性存儲器件包括第一存儲體310、第二存儲體320和地址計數器330，所述第一存儲體310包括多個第一頁緩沖器A1至An，所述第二存儲體320包括多個第二頁緩沖器B1至 ，所述地址計數器330用于在執行讀取操作的時段內對存儲體地址 BADD、第一地址ADDKO :A>和第二地址ADD2<0:A>計數。下面結合圖3描述非易失性存儲器件的操作。在本實施例中，經由輸入/輸出焊盤(圖3中未示出)接收命令和地址、并將數據儲存到多個頁緩沖器A1至An和B1至 中的操作與背景技術部分所描述的操作相同。 而且，響應于被計數的第一地址ADD1<0:A>而順序地輸出起始的第一頁緩沖器A3與終止的第一頁緩沖器Aim之間的第一頁緩沖器的數據的操作、以及響應于被計數的第二地址 ADD2<0:A>而順序地輸出起始的第二頁緩沖器氏與終止的第二頁緩沖器Bim之間的第二頁緩沖器的數據的操作與背景技術中所描述的操作相同。然而，在本發明的所述實施例中，在地址計數器330中對存儲體地址BADD、第一地址ADDKO :A>和第二地址ADD2<0:A>計數的方法與現有技術不同，這將在以下進行描述。當執行讀取操作的時段開始時(“W/R#”信號轉變為邏輯低電平)，時鐘CLK被使能。從執行讀取操作的時段開始的時刻到命令鎖存使能(CLE)信號和地址鎖存使能(ALE) 信號被共同使能的時刻，地址計數器330利用時鐘CLK對第一地址ADD1<0:A>和第二地址 ADD2<0:A>計數，其中命令鎖存使能(CLE)信號和地址鎖存使能(ALE)信號被共同使能的時刻被稱作第一時刻。在執行讀取操作的時段開始之后、第一時刻之前的時段內，在時鐘CLK 的上升邊沿同時對第一地址ADDKO:A>和第二地址ADD2<0:A>計數。在第一時刻之后，利用存儲體地址BADD對第一地址ADD 1 <0A>和第二地址 ADD2<0:A>計數。在第一時刻之后，在存儲體地址BADD的上升邊沿對第一地址ADD1<0:A> 計數，并在存儲體地址BADD的下降邊沿對第二地址ADD2<0:A>計數。此外，為了將初始存儲體地址BADD_INT的值保持到第一時刻，在第一時刻之前不對存儲體地址BADD計數。在第一時刻之后，響應于時鐘CLK對存儲體地址BADD計數。當命令鎖存使能(CLE)信號和地址鎖存使能(ALE)信號共同被禁止吋，時鐘CLK 被禁止，并且對存儲體地址BADD、第一地址ADD1<0:A>和第二地址ADD2<0:A>計數的操作順序地終止。 當執行讀取操作的時段開始時，初始存儲體地址BADD_INT和列地址ADD_ INT<0A>分別成為存儲體地址BADD的初始值以及第一地址ADD 1 <0A>和第二地址 ADD2<0:A>的初始值。當計數信號COUNT被禁止為邏輯低電平吋，地址計數器330響應于時鐘CLK而對第一地址ADDKO :A>和第二地址ADD2<0:A>計數，當計數信號COUNT被使能為邏輯高電平吋，地址計數器330響應于存儲體地址BADD而對第一地址ADDKO :A>和第二地址ADD2<0:A>計數。計數信號COUNT是從或門輸出的信號，所述或門的輸入是“W/R#”信號、命令鎖存使能(CLE)信號和地址鎖存使能(ALE)信號。當非易失性存儲器件不處在執行讀取操作的時段內吋，不必提前輸出儲存在多個第一頁緩沖器A1至An和多個第二頁緩沖器B1至 中的數據。因此，當非易失性存儲器件不處在執行讀取操作的時間段內吋，不必提前對第一地址ADD 1 <0 A>和第二地址ADD2<0 A> 計數，并且操作與現有技術中相同。根據本發明的所述本實施例，時鐘CLK從執行讀取操作的時段開始的時刻起到 CLE和ALE信號被禁止以終止計數操作為止是被使能的。所述被使能的時鐘CLK時段與 “tWRCK”和源時鐘SCLK或時鐘CLK的周期之間的大小關系無關。因此，即使不對存儲體地址BADD計數，也可在第一時刻之前根據時鐘CLK對第一地址ADDKO:A>和第二地址 ADD2<0:A>計數。因此，由于通過在第一頁緩沖器A1和An和第二頁緩沖器B1和 中將數據輸出時刻提前來將要輸出到非易失性存儲器件外部的電路的數據提前儲存在管道鎖存器中，故本發明的技術相比于現有技術更適于高速操作。可以將本發明的技術應用于單存儲體操作。在單存儲體操作中，地址計數器被設計成在第一時刻之前響應于時鐘對地址計數，并在第一時刻之后響應于存儲體地址對地址計數。圖4是圖3所示的地址計數器330的框圖。參見圖4，地址計數器330包括存儲體地址計數電路410、第一地址計數電路420 和第二地址計數電路430。下面結合圖4來描述地址計數器330的操作。存儲體地址計數電路410在計數信號COUNT被使能時響應于時鐘CLK對存儲體地址BADD計數，并且在計數信號COUNT被禁止響應于時鐘CLK而不對存儲體地址BADD計數。 當加載信號LOAD被使能時輸入至計數單元412的初始存儲體地址BADD_INT成為存儲體地址BADD的初始值。當計數信號COUNT被使能以執行存儲體地址BADD計數操作吋，多路復用単元411 選擇時鐘CLK并將其輸出至時鐘端子CK。因此，計數單元412取初始存儲體地址BADD_INT 作為初始值，并在時鐘CLK的上升邊沿對存儲體地址BADD計數。此外，當計數信號COUNT被禁止吋，多路復用単元411選擇接地電壓GND并將其輸入至時鐘端子CK。因此，當計數信號 COUNT被禁止時計數単元412不對存儲體地址BADD計數，而是保持初始存儲體地址BADD_ INT。第一地址計數電路420在計數信號COUNT被使能時響應于存儲體地址BADD對第一地址ADDKO :A>計數，并且在計數信號COUNT被禁止的持續時間內響應于時鐘CLK對第一地址ADD1<0:A>計數。當加載信號LOAD被使能吋，輸入至計數單元424的列地址ADD_ ΙΝΤ<0:Α>成為第一地址ADDKO :A>的初始值。當計數信號COUNT被使能以執行第一地址ADD1<0:A>計數吋，多路復用単元421 選擇存儲體地址BADD并將其輸入至時鐘端子CK。因此，計數單元422取列地址ADD_ ΙΝΤ<0:Α>作為初始值，并在存儲體地址BADD的上升邊沿對第一地址ADDKO :A>計數。此外，當計數信號COUNT被禁止吋，多路復用単元421選擇時鐘CLK并將其輸出至時鐘端子 CK。因此，計數單元422取列地址ADD_INT<0:A>作為初始值，并在時鐘CLK的上升邊沿對第一地址ADDKO :A>計數。第二地址計數電路430的結構和操作與第一地址計數電路420的結構和操作基本相同。然而，當計數信號COUNT被使能吋，計數單元432在存儲體地址BADD的下降邊沿對第二地址ADD2<0:A>計數。存儲體地址BADD可以在被輸入至多路復用器之前被反相器反相，以在存儲體地址BADD的下降邊沿對第二地址ADD2<0:A>計數。圖5是說明根據本發明的一個實施例的非易失性存儲器的操作的波形圖。在經由輸入/輸出焊盤輸入命令和地址之后，執行讀取操作的時段在“W/R#”信號的下降邊沿501開始。這里，當“W/R#”信號為邏輯低電平吋，非易失性存儲器件處于執行讀取操作的時段，而當“W/R#”信號處于邏輯高電平吋，非易失性存儲器件處于執行寫入操作的時段。在執行讀取操作的時段開始之前，首先在命令鎖存使能(CLE)信號被使能的持續時間內施加讀取信號，并在地址鎖存使能(ALE)信號被使能的持續時間內輸入存儲體地址 BADD的初始值和列地址ADD_INT<0:A>。當執行讀取操作的時段開始時(“W/R#”信號轉變為邏輯低電平)，時鐘CLK被使能。地址計數器330在使能時刻502之前在時鐘CLK的上升邊沿503同時對第一地址ADDKO :A>和第二地址ADD2<0:A>計數。這里，時鐘CLK是通過將源時鐘SCLK反相并將反相的源時鐘使能指定的持續時間而產生的。在執行讀取操作的時段內在第一時刻502之后，在時鐘CLK的上升邊沿對存儲體地址BADD計數。然后，在存儲體地址BADD的上升邊沿對第一地址ADDKO :A>計數，并在存儲體地址BADD的下降邊沿對第二地址ADD2<0:A>計數。當命令鎖存使能(CLE)信號和地址鎖存使能(ALE)被禁止為邏輯低吋，時鐘CLK 響應于鎖存使能時刻506而被禁止，并且對存儲體地址BADD、第一地址ADDKO A>和第二地址ADD2<0:A>計數的操作順序地終止。圖5示出當初始存儲體地址BADD_INT為“0”并且列地址ADD_INT<0 A>為“ 10001 ” 時的操作。存儲體地址BADD從“0”開始在“0”與“ 1 ”之間切換。第一地址ADD1<0:A>和第二地址ADD2<0:A>從“10001”計數到“ 10101”。在圖3中，由“ 10001”指定的頁緩沖器是起始的頁緩沖器A3和B3，由“10101”指定的頁緩沖器是終止的頁緩沖器Aim和BN_lt)根據本發明的一個實施例的非易失性存儲器件適用于高速操作而不論時鐘周期如何，這是因為其直接使用時鐘并在執行讀取操作的時段開始之前提前對地址計數。雖然已經結合具體的實施例描述了本發明，但是本領域技術人員應當清楚，在不脫離所附權利要求所限定的主旨和范圍的情況下可以進行各種變化和修改。
權利要求
1.一種非易失性存儲器件，包括第一存儲體，所述第一存儲體包括多個第一頁緩沖器；第二存儲體，所述第二存儲體包括多個第二頁緩沖器；以及地址計數器，所述地址計數器被配置為在執行讀取操作的時段內在第一時刻之前響應于時鐘對第一地址和第二地址計數，并且在所述第一時刻之后響應于存儲體地址對所述第一地址和所述第二地址計數，其中，所述第一頁緩沖器的數據是響應于所述第一地址而順序地輸出的，所述第二頁緩沖器的數據是響應于所述第二地址而順序地輸出的。
2.如權利要求1所述的非易失性存儲器件，其中，所述第一時刻是命令鎖存使能信號和地址鎖存使能信號被使能的時刻。
3.如權利要求1所述的非易失性存儲器件，其中，所述地址計數器在所述第一時刻之前在所述時鐘的使能邊沿對所述第一地址和所述第二地址計數，在所述第一時刻之后在所述存儲體地址的使能邊沿對所述第一地址計數，并在所述第一時刻之后在所述存儲體地址的禁止邊沿對所述第二地址計數。
4.如權利要求1所述的非易失性存儲器件，其中，所述地址計數器在所述第一時刻之前不對所述存儲體地址計數，在所述第一時刻之后響應于所述時鐘對所述存儲體地址計數。
5.如權利要求2所述的非易失性存儲器件，其中，所述時鐘在所述執行讀取操作的時段開始的時刻被使能，并且所述時鐘在所述命令鎖存使能信號和所述地址鎖存使能信號被禁止時被禁止。
6.如權利要求1所述的非易失性存儲器件，其中，所述地址計數器在所述執行讀取操作的時段開始之前不對所述第一地址和所述第二地址計數。
7.如權利要求1所述的非易失性存儲器件，其中，輸入至輸入/輸出焊盤的列地址是所述第一地址和所述第二地址的初始值。
8.如權利要求1所述的非易失性存儲器件，其中，所述地址計數器包括存儲體地址計數電路、第一地址計數電路和第二地址計數電路。
9.如權利要求8所述的非易失性存儲器件，其中，所述存儲體地址計數電路、所述第一地址計數電路和所述第二地址計數電路每個都包括多路復用単元和計數單元。
10.如權利要求9所述的非易失性存儲器件，其中，所述存儲體地址計數単元的多路復用単元基于計數信號來選擇所述時鐘或接地電壓信號以輸入至所述計數単元的時鐘端子。
11.如權利要求9所述的非易失性存儲器件，其中，所述第一地址計數電路和所述第二地址計數電路的多路復用単元基于計數信號來選擇所述時鐘或存儲體地址信號以輸入至所述計數単元的時鐘端子。
12.如權利要求9所述的非易失性存儲器件，其中，所述計數信號是基于讀取/寫入信號、命令鎖存使能信號和地址鎖存使能信號的輸入的或門的輸出。
13.一種非易失性存儲器件，包括存儲體，所述存儲體包括多個頁緩沖器；以及地址計數器，所述地址計數器被配置為在執行讀取操作的時段內在第一時刻之前響應于時鐘而對地址計數，并在所述第一時刻之后響應于存儲體地址而對所述地址計數，其中，所述頁緩沖器的數據是響應于所述地址而順序地輸出的。
14.如權利要求13所述的非易失性存儲器件，其中，所述第一時刻是命令鎖存使能信號和地址鎖存使能信號被使能的時刻。
15.如權利要求13所述的非易失性存儲器件，其中，所述地址計數器在所述第一時刻之前在所述時鐘的使能邊沿對第一地址和第二地址計數，在所述第一時刻之后在所述存儲體地址的使能邊沿對所述第一地址計數，且在所述存儲體地址的禁止邊沿對所述第二地址計數。
16.如權利要求13所述的非易失性存儲器件，其中，所述地址計數器在所述第一時刻之前不對所述存儲體地址計數，在所述第一時刻之后響應于所述時鐘對所述存儲體地址計數。
17.如權利要求14所述的非易失性存儲器件，其中，所述時鐘在所述執行讀取操作的時段開始的時刻被使能，并且所述時鐘在所述命令鎖存使能信號和所述地址鎖存使能信號被禁止時被禁止。
18.如權利要求13所述的非易失性存儲器件，其中，所述地址計數器在所述執行讀取操作的時段開始之前不對所述地址計數。
全文摘要
本發明提供一種非易失性存儲器件，包括第一存儲體，所述第一存儲體包括多個第一頁緩沖器；第二存儲體，所述第二存儲體包括多個第二頁緩沖器；以及地址計數器，所述地址計數器被配置為在執行讀取操作的時段內在第一時刻之前響應于時鐘對第一地址和第二地址計數，并且在第一時刻之后響應于存儲體地址對第一地址和第二地址計數，其中，第一頁緩沖器的數據是響應于第一地址而順序地輸出的，第二頁緩沖器的數據是響應于第二地址而順序地輸出的。
文檔編號G11C16/10GK102568574SQ20111042007
公開日2012年7月11日 申請日期2011年12月15日 優先權日2010年12月17日
發明者金珉秀 申請人:海力士半導體有限公司