具有與邏輯電路電源電壓不同的存儲器分立電源電壓的集成電路的制作方法

專利名稱：具有與邏輯電路電源電壓不同的存儲器分立電源電壓的集成電路的制作方法
技術領域：
本發明涉及包含諸如靜態隨機存取存儲器(SRAM)的集成存儲器的集成電路的領域，更確切地說，涉及向這種集成電路提供電源。
背景技術：
由于單個集成電路“芯片”上所包含的晶體管數量的增加以及集成電路的工作頻率的增加，管理集成電路所消耗功率的重要性日益增大。如果不管理功耗，滿足集成電路的熱需求(thermal requirement)(比如，配備在工作期間充分冷卻集成電路所需的組件以將該集成電路保持在熱限制(thermal limit)內)可能會過于昂貴甚至不可行。另外，在一些應用諸如由電池供電的器件中，管理集成電路中的功耗可能對于提供可接受的電池壽命而言是非常關鍵的。集成電路中的功耗涉及向集成電路提供的電源電壓。比如，很多數字邏輯電路分別用電源電壓和接地電壓表示二進制1和二進制0 (或者反之亦然)。由于數字邏輯在工作期間求值(evaluate)，所以信號頻繁地從一個電壓完全轉換到另一個電壓。因而，集成電路中的功耗取決于電源電壓相對于接地電壓的幅度。降低電源電壓一般會降低功耗。然而， 電源電壓可以被降低的量是有限的。對降低在集成了存儲器(諸如SRAM)的集成電路中所用的電源電壓的一個限制在于存儲器的健壯性(robustness)。當電源電壓降低到某一電壓之下時，可靠地讀寫存儲器的能力就降低了。可靠性降低可能有幾種原因。存儲器中的一些器件(比如，SRAM中將位線與存儲器單元相耦合的傳輸門晶體管)的電阻值可能由于電源電壓下降而改變。改變的電阻值可能影響對存儲器單元過驅動(overdrive)以進行寫或者對位線放電以進行讀的能力。此外，在一些設計中，存儲器中的晶體管是高閾值電壓(高Vt)晶體管。S卩，這些晶體管在激活(activated)時的閾值電壓高于集成電路中的其它晶體管。這樣的晶體管的閾值電壓不會隨著電源電壓很好地按比例縮放。因此，作為電源電壓的百分比的“跳變點(trip point)”(存儲器單元發生寫入的點)由于電源電壓被降低而惡化。比如，在一種目前的集成電路制造工藝中，低于約0. 9伏特的電源電壓會導致可靠地寫存儲器的能力降低。同樣， 快速地和/或可靠地讀存儲器的能力降低。因此，存儲器健壯性開始受到影響時的電源電壓成為了降低包含存儲器的集成電路的電源電壓的下限。

發明內容
在一個實施方案中，提供一種集成電路，包括至少一個由第一電源電壓供電的邏輯電路和至少一個被耦合到邏輯電路并由第二電源電壓供電的存儲器。存儲器電路被配置為即使在使用期間第一電源電壓小于第二電源電壓，也響應邏輯電路而被讀和寫。在另一實施方案中，提供一種方法，包括邏輯電路對存儲器單元進行讀取，該邏輯電路由第一電源電壓供電；以及存儲器單元使用參考第一電源電壓的信號來響應讀取操作，其中存儲器單元在使用期間由大于第一電源電壓的第二電源電壓供電。


下列詳細描述參考了附圖，其將被簡介。附圖1為集成電路的一個實施方案的框圖。附圖2為附圖1中所示存儲器電路的一個實施方案的框圖。附圖3為附圖2中所示存儲器陣列的一個實施方案的電路框圖。附圖4為附圖2中所示電平移動器的一個實施方案的電路框圖。附圖5為附圖2中所示電平移動器的另一實施方案的電路框圖。附圖6為附圖2中所示字線驅動器的一個實施方案的電路框圖。附圖7為流程圖，其顯示了方法的一個實施方案。雖然本發明容許各種修改和替代形式，但是其具體實施方案作為附圖中的示例被顯示并且將在本文中被詳細描述。然而，應理解的是附圖和對其的詳細描述不是要將本發明限制于所揭示的具體形式，而是相反地，本發明覆蓋所有在本發明由所附權利要求所定義的精神和范圍內的修改物、等同物和替代物。
具體實施例方式現在參考附圖1，顯示了集成電路10的一個實施方案的框圖。在所示實施方案中，集成電路包括多個邏輯電路12和多個存儲器電路14。邏輯電路12被耦合到存儲器電路14。邏輯電路12由被供給到集成電路10的第一電源電壓(附圖1中標注為供電。 存儲器電路14由被供給到集成電路10的第二電源電壓(附圖1中標注為Vm)供電。在所示實施方案中，存儲器電路14也由\電源電壓供電，這將對于以下某些實施方案被詳細解釋。集成電路10可以通常包含被集成到單個半導體襯底(或芯片)上的邏輯電路12和存儲器電路14。邏輯電路12可以通常實現那些集成電路被設計以執行的操作。邏輯電路12在工作期間可以生成各種值，這些值可被邏輯電路12存儲于存儲器電路14中。此外，邏輯電路 12可以從存儲器電路14中讀出各種值來用于操作。比如，在各種實施方案中，存儲器電路 14可以包括用于高速緩存的存儲器、寄存器堆、集成電路專用數據結構等。存儲器電路14 可以實現任何類型的可讀/寫存儲器。在下列示例中，將使用SRAM存儲器。注意，雖然所示實施方案包括多個邏輯電路12和多個存儲器電路14，但是各種實施方案可以包括至少一個邏輯電路12和至少一個存儲器電路14。通常，如果邏輯電路12要訪問存儲器電路14，那么邏輯電路12可以對存儲器電路 14生成各種控制信號。比如，控制信號可以包括，標識存儲器電路14中要訪問的存儲器單元位置(memory location)的地址、可被置為有效(assert)以執行讀取的讀使能信號、以及可被置為有效以執行寫入的寫使能信號。對于讀，存儲器電路14可以向邏輯電路12輸
4出數據。對于寫，邏輯電路12可以向存儲器電路14供給數據以進行儲存。通過將用于邏輯電路12和存儲器14的電源電壓分開，用于邏輯電路12的電源電壓可以被降低到存儲器電路14可以穩健(robustly)工作的電平之下。用于存儲器電路14的電源電壓(Vm)可以被維持在提供穩健存儲器工作的最小電源電壓(或者更大， 如果必要的話)。因而，Vl電源電壓在使用期間可以小于Vm電源電壓。在其它時候，Vl電源電壓在使用期間可以超過Vm電源電壓(比如，當需要高性能并且為了實現高性能可接受高功耗時)。作為選擇，如果\電源電壓反超Vm電源電壓的話，那么Vm電源電壓可以被增大以匹配\電源電壓。通常，電源電壓可以是被提供給電路以向電路供電的電壓，只要電能允許電路響應一個或多個輸入而產生一個或多個輸出。在文中各處，電源電壓可以大于或小于其它電源電壓。即，該電壓的幅度可以大于(或小于)其它電壓的大小。現在參考附圖2，顯示了存儲器電路14A的一個實施方案的框圖。存儲器電路14A 可以為存儲器電路14之一。其它的存儲器電路14可以類似。在附圖2的實施方案中，存儲器電路14A包括電平移動器電路20、一組字線驅動器電路22、存儲器陣列M、時鐘門控器電路26，以及控制信號發生器電路觀。電平移動器20和字線驅動器22由Vm電源電壓供電。存儲器陣列M和控制信號發生器觀由\和\電源電壓兩者供電。時鐘門控器沈由 Vl電源電壓供電。電平移動器20和時鐘門控器沈被耦合為從邏輯電路12接收時鐘輸入 (gclk)和一個或更多個使能輸入(En)。時鐘門控器沈被配置為對字線驅動器22產生時鐘輸出(elk)，并且電平移動器20也被配置為對字線驅動器22產生時鐘輸出(clk_e)。字線驅動器22進一步被耦合為從邏輯電路12接收一個或更多個地址輸入(Addr輸入)。字線驅動器22被配置為對存儲器陣列M產生一組位線(WLO. . . WLN)。存儲器陣列M還被耦合為從邏輯電路12接收數據(Din)以及向邏輯電路12提供數據(Dout)。此外，存儲器陣列M被耦合為從控制信號發生器觀接收各種控制信號。比如，控制信號可以包括寫使能 (WE)信號和讀使能(RE)信號。控制信號還可以包括預充電(PChg)信號，以及其它任何所需的控制信號。控制信號發生器觀可以由來自邏輯電路12的相應的控制輸入為存儲器陣列M產生控制信號，并且在一些實施方案中，可以對控制信號進行電平移動。存儲器陣列M可以包含由Vm電源電壓供電的多個存儲器單元。然而，存儲器電路 14A被設計為用于提供通過邏輯電路12對存儲器陣列M的訪問，即使邏輯電路12由小于 Vm電源電壓的\電源電壓供電。每個存儲器單元被激活，用于通過被耦合到該存儲器單元的位線Wi)... WLN之一來訪問(讀或寫)。被耦合到相同位線的一個或多個存儲器單元構成了存儲器陣列M中用于訪問的“字”。即，字的這些位可以被成組地讀/寫。字的寬度因而可以為來自存儲器陣列M的Din和Dout信號的寬度。因為存儲器單元由Vm電源電壓供電，所以字線也可以由Vm電源電壓供電。S卩，當字線被置高(asserted high)時，字線可以近似為Vm電壓。因而，字線驅動器22由Vm電源電壓供電。字線驅動器22基于來自邏輯電路12的地址輸入來激活給定字線。對于由邏輯電路12所產生的給定訪問，該地址標識存儲器陣列M中要被訪問的字。在一些實施方案中， 邏輯電路12可以包括部分或完全地對地址譯碼的電路，并且地址輸入可以是被部分或完全地譯碼的地址。替代地，字線驅動器22可以實現完全譯碼功能，并且地址輸入可以對地址編碼。通常，每個不同的地址引起不同的字線mi)到WLN被置為有效。因為字線驅動器22由Vm電源電壓供電，所以輸入到被耦合到ρ型金屬氧化物半導體(PM0Q晶體管的柵極的字線驅動器22的輸入在被驅動為高電平時可以被驅動到Vm 電壓(以確保由\電源電壓供電的PMOS晶體管在柵極被驅動為高電平時被完全關斷)。 即，如果PMOS晶體管的柵極被驅動到比它源極上Vm電源電壓小的電壓，那么PMOS晶體管的柵-源電壓仍然為負，從而PMOS晶體管可能仍然是激活的，即使它邏輯上應為被無效 (deactivated)的。如果用靜態互補MOS(CMOS)電路來設計字線驅動器22，那么每個輸入將被耦合到PMOS晶體管的柵極并將在被驅動為高電平時被驅動到Vm電壓。在一個實施方案中，字線驅動器22可以用動態邏輯門實現。因而，對電路預充電的時鐘信號(clk_e)被耦合到PMOS晶體管的柵極并可以被驅動到Vm電壓。耦合到η型MOS (NMOS)晶體管的柵極的其他信號可以由\電壓驅動。從而，來自邏輯電路12的地址輸入可以被直接提供給字線驅動器22 (而不用電平移動)。另外，來自時鐘門控器沈的時鐘信號(由\電壓供電因而在被驅動為高電平時被驅動到\電壓)可以被直接提供給字線驅動器22。電平移動器20被配置為響應gclk信號和En信號來產生clk_e信號。如果En信號(或信號們)表示時鐘對于當前時鐘周期被使能，那么電平移動器20可以通過將gclk信號電平移動來產生clk_e信號，使得clk_e信號的高有效(high assertion)處于Vm電壓。 如果En信號(信號們)表示時鐘被禁止，那么電平移動器20可以將clk_e信號穩定保持在低電平(接地電平)。在其它實現中，如果En信號(或信號們)表示時鐘被禁止，那么電平移動器20可以將(311^信號穩定保持在高電平(Vm)。從邏輯電路12提供的gclk信號， 可以在被置為高電平時處于\電壓。通常，電平移動電路可以是被配置為將輸入信號進行電平移動以產生輸出信號的電路。對信號進行電平移動可以指將信號的高有效從一個電壓改變為另一個電壓。電平移動可以在任何方向上執行(比如，電平移動后的電壓可以高于或低于電平移動前的電壓)。在一些實施方案中，低有效(low assertion)可以保持在被供給到集成電路10的接地電壓(附圖中未顯示，經常被稱為Vss)。被驅動到等于給定電源電壓的高有效的信號可以被稱為在該電源電壓“域”中或者“參考”該電源電壓。雖然本實施方案提供使能信號并且電平移動器20除了電平移動功能之外還具有時鐘門控功能，但是另一實施方案可以不包括使能信號并可以無條件地從輸入信號生成輸出信號。另外，在另一實施方案中，可以使用沒有集成使能/禁止功能的電平移動器20，而使用與時鐘門控器26相似的時鐘門控器。比如，時鐘門控器的輸出可以被這樣的電平移動器電平移動。此外，可以不帶時鐘門控器沈地使用不實現使能/禁止功能的電平移動器 20 (比如，對于控制信號發生器觀中的控制信號的產生)。另外，另一實施方案可以采用字線驅動器22的其它結構，并且輸入到字線驅動器22的附加輸入可以被電平移動。時鐘門控器沈響應En信號(或信號們)和gclk信號來產生elk信號(與上述對電平移動器的討論相似)。如果En信號(或信號們)表示時鐘對于當前時鐘周期被使能，那么時鐘門控器沈可以響應gclk信號來產生elk信號。如果En信號(信號們)表示時鐘被禁止，那么時鐘門控器26可以將elk信號穩定保持在低電平(接地電平)。在其它實現中，如果En信號(或信號們)顯示時鐘被禁止，那么時鐘門控器沈可以將elk信號穩定保持在高電平(\)。在其它實現中，可以取消時鐘門控器沈并且(讓^信號可以被用作替代字線驅動器22中的elk信號。在一些實施方案中，經由電平移動器20的延遲可以近似與經由時鐘門控器沈的延遲相同。在這樣的實施方案中，電平移動器20對集成電路10的關鍵時序路徑(如果有的話)的影響可以被最小化。如上所述，存儲器電路14A被設計為即使Vm電源電壓高于\電源電壓，也提供對存儲器陣列M的讀/寫訪問。將輸入信號進行電平移動的電平移動器20和工作在Vm電壓的字線驅動器22提供訪問的開始(start of an access)。Din和Dout信號提供數據輸入 (對于寫)或者數據輸出(對于讀)，因而它們處于本實施方案的邏輯電路12所使用的八域中。存儲器陣列M還可以由\電壓供電，并可以被配置為在\域中操作Din和Dout信號。在另一實施方案中，Din和Dout信號可以被在\和Vm域之間電平移動，或者只有Din 信號被電平移動而Dout信號可以處于Vm域中。在一個實施方案中，至少存儲器陣列M中的、檢測(sense)從存儲器單元讀出的位的讀出放大器(senseamp)電路是由八電壓供電的。因而，讀出放大器還可以為Dout信號提供到&域的電平移動。在另一實施方案中，讀出放大器電路可以由Vm電壓供電并且 Dout信號可以處于Vm域中。在另一實現中，被耦合到存儲器單元以將這些位傳進和傳出存儲器單元的位線可以處于八域中，因而其它被耦合到位線的電路可以由八電源電壓供電 (除存儲器單元自身外)。如前所述，被耦合到由Vm電源電壓供電的PMOS晶體管的柵極的\域中的信號可以被電平移動。因而，在各種實施方案中，被供給到存儲器陣列M的一些控制信號可以被電平移動。在各種實施方案中，如果需要的話，控制信號發生器觀可以提供電平移動。如果給定的控制信號不被電平移動，那么控制信號發生器觀可以用由\電源電壓供電的電路來產生控制信號。如果給定的控制信號被電平移動，那么控制信號發生器觀可以包括電平移動器以轉換到Vm域。現在參考附圖3，顯示了存儲器陣列24的一個實施方案的一部分的電路圖。附圖3 中所示部分可以對應于Din和Dout信號的第O位(附圖3中分別顯示為DinO和DoutO)。 可以為Din/Dout字的其它位實現與附圖3中所示部分類似的其它部分。在附圖3的實施方案中，存儲器陣列M包括位線驅動器電路30、存儲器單元32A-32N、位線預充電電路34、 位線保持電路36、以及讀出放大器38。存儲器單元32A-32N由Vm電源電壓供電。位線驅動器電路30、位線預充電電路34、位線保持電路36、以及讀出放大器38由\電源電壓供電。 位線驅動器電路30、存儲器單元32A-32N、位線預充電電路34、位線保持電路36、以及讀出放大器38被耦合到一對位線(BL和BL非，后者在附圖3中被標注為BL上帶一橫線)。存儲器單元32A被耦合到字線札0，而存儲器單元32N被耦合到字線WLN。未在附圖3中明確顯示但是通過存儲器單元32A和32N之間的省略號來表示的其它存儲器單元被耦合到其它字線。在本發明中位于&域中的位線預充電電路34被耦合到預充電輸入信號(附圖3中的PChg)處。位線驅動器30被耦合為接收DinO和寫使能(WE)信號。讀出放大器38被耦合到DoutO信號和讀使能(RE)信號。存儲器單元32A在附圖3中被更詳細地表示，并且其它存儲器單元諸如存儲器單元32N可以是相似的。附圖3中的存儲器單元32A包括典型的CMOS SRAM單元，其包含通過NMOS晶體管T1和T2被耦合到位線的交叉耦合(cross-coupled)的反相器40A-40B。在一些實施方案中，存儲器單元32A-32N中的晶體管可以為高Vt晶體管。晶體管T1和T2的柵極被耦合到字線札0。因此，當字線Wi)被置高時，晶體管T1和T2在反相器40A-40B和位線之間提供導電路徑。因為字線在Vm域中，所以晶體管T1和T2可以在被激活時具有電阻值，如為存儲器陣列M所設計的那樣。電阻值與晶體管T1和T2的柵-源電壓相關。與反相器40A-40B中同樣由Vm電壓供電的晶體管相比，晶體管T1和T2的電阻值可以隨Vm電壓而按比例縮放。通常，位線可以被用于將位傳進和傳出由相應的字線激活的存儲器單元32A-32N。 位線以差動方式表示位，BL為該位的真值而BL非為該位的補碼。為了執行寫操作，位線驅動器30可以通過將TO信號置為有效來被激活。位線驅動器30驅動BL線上的DinO位和BL非線上的DinO位的補碼。存儲器單元32A-32N的寫可以主要通過被驅動為低電平的位線來完成，因而在\域中驅動位線足以可靠地寫存儲器單元。比如，如果存儲器單元32A當前儲存了二進制1并正在被寫成0，那么位線驅動器30 將BL線驅動為低電平并將BL非線驅動為\。反相器40B中的PMOS晶體管試圖將反相器 40B的輸出保持為邏輯1 (Vm電壓)。位線驅動器30被設計為對反相器40A-40B中的晶體管過驅動，因而反相器40B的輸出(反相器40A的輸入)被驅動向0。反相器40A的輸出也切換到二進制1，將反相器40B中的PMOS晶體管禁止并完成存儲器單元32A的翻轉(f 1 ip)。 這樣，在所示實施方案中，WE信號和DinO信號可以不被電平移動到Vm域。在另一實施方案中，位線可以在Vm域中。位線驅動器30可以是動態的，或者在這樣的實施方案中可以接收被電平移動過的DinO和TO信號。在這樣的實施方案中，位線驅動器30還可以由Vm電源電壓供電。對于讀操作，位線可以在通過相應字線導通存儲器單元32A-32N之前被預充電。 被激活的存儲器單元32A-32N基于存儲器單元所存儲的值而將位線之一放電，讀出放大器 38檢測位線之間的差分，并將該差分放大以產生輸出位DoutO。因為檢測的是差分，所以只要在開始讀之前位線被平衡于相同電壓附近，就可以讀到正確值。因此，在\域中操作位線也足以進行讀操作。在另一實施方案中，如果位線在Vm域中(比如，如果位線預充電電路 34和位線保持電路36由Vm電源電壓供電)，那么讀出放大器38可以將信號電平移動回到 Vl域中的DoutO信號。在又一實施方案中，DoutO信號可以在Vm域中并且讀出放大器38也可以由Vm電源電壓供電。讀出放大器38可以包含被耦合為接收一對位線并檢測這對位線之間的差分以驅動輸出位的任何讀出放大器電路。在另一實施方案中，讀出放大器38可以輸出具有被放大自位線上檢測到的差分的全信號擺幅(full signal swing)的位差分對(differential pair of bit)。比如，對于讀出放大器38來說，位線上大約100毫伏的差分足以檢測差分。 所示實施方案中的讀出放大器38受RE信號控制。在所示實施方案中，RE信號不被電平移動到Vm域。在另一實施方案中，其中讀出放大器38由Vm電壓供電，如果RE信號被耦合到讀出放大器38中同樣被耦合到Vm電源電壓的一個或多個PMOS晶體管，那么RE信號可以被電平移動到Vm域。位線預充電電路34由\電源電壓供電，并且可以響應PChg信號的置為有效(低電平)將位線預充電以讓位線準備讀操作。在所示實施方案中，位線預充電電路34可以包含柵極被連接到預充電信號的PMOS晶體管。附圖3中垂直表示的PMOS晶體管可以將位線預充電，而水平的PMOS晶體管可以平衡位線上的電壓。在另一實施方案中，可以使用兩個位線預充電電路。如果前一個操作是讀的話，那么可以使用一個位線預充電電路，因為在讀操作中位線沒有被完全放電。如果前一個操作是寫的話，那么可以使用兩個預充電電路，以對被完全(或幾乎完全)放電至接近接地電壓的位線進行充電。如前所述，在另一實施方案中，位線預充電電路34可以由Vm電源電壓供電，并且在這樣的實施方案中PChg信號可以被電平移動到Vm域。位線保持電路36可以響應另一位線的電平下降地，在讀操作或寫操作期間保持一個位線上的預充電。如前所述，在另一實施方案中，位線保持電路36可以由Vm電源電壓供電。雖然附圖3中顯示了位線預充電電路34和位線保持電路36的具體實例，但是位線預充電電路34和/或位線保持電路36的任何設計可以被用于另一實施方案中。雖然存儲器單元32A被表示為CMOS SRAM單元，但是其它存儲器單元可以被用于另一實施方案中。通常，存儲器單元可以包含被配置為儲存位并被配置為允許對該位進行讀和寫的電路。現在參考附圖4，顯示了電平移動器20的一個實施方案20a的電路圖。在附圖4 的實施方案中，電平移動器20a包括具有晶體管T3-T9的移動級(shifting stage)、以及具有晶體管Tltl-T13的輸出轉換器。T3具有被耦合到Vm電源電壓的源極、被耦合到節點m的柵極、和被耦合到T4源極的漏極。T4和T5的柵極被耦合到gclk信號，并且T4、T5和T6的漏極被耦合到節點Ν2。T5和T6的源極被耦合到地。T6的柵極被耦合到En信號的反相信號 (inversion)、即反相器50的輸出。反相器50的輸出和gclk信號被輸入到NOR門52，NOR 門52的輸出被耦合到T8和T9的柵極。T9的源極被耦合到地。T8和T9的漏極被耦合到節點Ni。T8的源極被耦合到T7的漏極，T7的源極被耦合到Vm電源電壓。晶體管T7的柵極被耦合到節點N2。節點m是移動級的輸出，用于將輸入供給到輸出反相器。T11和T12的柵極被耦合到節點Ni，而T11和T12的漏極被耦合到clk_e信號。T11的源極被連接到Tltl的漏極，Tltl的源極被耦合到Vm電源電壓并且其柵極被耦合到\電源電壓。T12的源極被耦合到 T13的漏極，T13的源極被耦合到地。T13的柵極被耦合到\電源電壓。下面首先描述移動級的工作。為了簡化，假定En信號被置為有效以表示被使能 (從而T6被無效，而NOR門52傳輸gclk信號的反相信號)。當gclk從低電平遷移到高電平時，T5被激活并開始將節點N2放電。T4也由gclk的遷移而被無效，將節點N2與T3隔離。 隨著節點N2放電，T7被激活并開始將節點m充電到Vm電源電壓(通過在NOR門52的輸出上由于gclk信號遷移為高電平而遷移為低電平，T8也被激活，并且T9被無效)。因此，Nl 導致與gclk信號相同的邏輯狀態，處于Vm電源電壓。當gclk從高遷移到低時，NOR門的輸出從低遷移到高并且T9被激活。T9開始將節點m放電。T8也由gclk的遷移而被無效，將節點m與T7隔離。這樣，節點m被放電至接地電平。隨著節點m放電，T3被激活并開始將節點N2充電到Vm電源電壓(通過gclk遷移到低電平，T4也被激活)，因而將T7無效。通過分別將節點N2和m分別與T3和T7隔離開，T4和T8可以限制跳變期間的功率耗散。因為T3和T7分別因節點m和N2的充電被無效，所以T3和T7的無效可以分別相對于T5和T9的激活被延遲。通過在T5和T9被激活時將T3和T7與它們相應的節點N2和 Nl隔離開，可以防止T3和T7對抗它們各自節點N2和m的放電。T4和T8是非必需的，并可以在另一實施方案中被取消。在這樣的實施方案中，1和T7的漏極可以被分別耦合到T5 和T9的漏極。在該實施方案中，電平移動器20a還通過使能信號提供時鐘門控功能。如果使能信號被置無效(低電平)，那么T6通過反相器50的輸出被激活并且T8通過NOR門52的輸出被激活。T6將(激活T7的)節點N2放電。串聯的T7和T8將節點m充電。T3由于節點W被充電而被截止。因而，如果使能信號被置無效，那么輸出節點W可以被穩定保持在 Vm電源電壓，而不管gclk信號的狀態。在另一實施方案中，電平移動器20a可以不實現時鐘門控，在這樣的實施方案中，T6和反相器50可以被除去，并且NOR門52可以被替代為以 gclk信號作為輸入的反相器。輸出反相器提供輸出緩沖，這可以允許晶體管T3-T9更小。輸出反相器是非必需的，并且可以在另一實施方案中被刪除。T11和T12提供反相信號。在所示實施方案中，配備晶體管Tltl和T13以幫助將電平移動器20a的延遲與時鐘門控器沈相匹配。這些晶體管是非必需的，并且可以在另一實施方案中被刪除。在這樣的實施方案中，T11的源極可以被耦合到Vm電源電壓，并且T12的源極可以被耦合到地。替代地，在另一實施方案中可以只刪除 T
丄IO0附圖4的實施方案對(讓^信號提供gclk的反相。S卩，gclk和(讓^信號可以在相位上近似相差180° (這樣通過電平移動器20a的延遲可以導致相位差稍小于180° 的信號)。附圖5的實施方案是電平移動器20的第二實施方案的實例(電平移動器20b)， 其提供相位與gclk信號近似的clk_e (但由于電平移動器20b的延遲而滯后)。附圖5的實施方案包括具有T3-T5和T7-T9的移動級、以及具有Tltl-T13的輸出反相器。τ3-τ5、τ7-τ9和Tltl-T13以與附圖4的實施方案類似的方式被相互耦合并被耦合到節點m 和N2。類似于附圖4的描述，T3-T5J7-T9和Tltl-T13響應它們柵極端子上的高電平和低電平輸入來工作。關于非必需的部分的說明也可以類似于附圖4的描述。然而，T4和T5的柵極被耦合，以在En信號(通過NAND門54)被置為有效時接收gclk信號的反相信號而不是 gclk信號。NAND門M的輸出通過反相器56被反相，反相器56的輸出被耦合到T8和T9的柵極。因此，如果gclk信號遷移到高電平那么節點m遷移到低電平，并且如果gclk遷移到低電平那么節點W遷移到高電平。輸出clk_e是節點m的反相信號，因而相位與gclk 信號近似(通過電平移動器20b的延遲而滯后)。如果使能信號被置無效，那么NAND門M 的輸出為高而反相器56的輸出為低，從而將節點m穩定保持在Vm電源電壓(并將clk_e 穩定保持在接地電壓)，而不管gclk信號。不實現時鐘門控的電平移動器20b的實施方案可以用反相器替代NAND門M (或者可以刪除NAND門M并且可以將節點N2耦合到輸出反相器級)。附圖6為字線驅動器22A的一個實施方案的電路圖，字線驅動器22A可以為字線驅動器22之一。其它字線驅動器22可以類似。在該實施方案中字線驅動器22A產生Wi) 字線。字線驅動器22A表示了用于驅動字線Wi)的動態電路的一個實施方案。在所示實施方案中，字線驅動器22A包括由Vm電源電壓供電的晶體管T14-T15和反相器60。T14具有被耦合到\電源電壓的源極、被耦合到來自電平移動器20的clk_e時鐘信號的源極、以及被耦合到節點N3的漏極。T15-T17被串聯耦合，使T15的漏極被耦合到節點N3并且使T17的源極被耦合到地。T15和T16的柵極被耦合為接收地址輸入Al和A2，并且T17的柵極被耦合到
10來自時鐘門控器沈Wclk時鐘信號。反相器60的輸入和T18的漏極被耦合到節點N3。反相器60的輸出是字線札0，并且也被耦合到T18的柵極，T18的源極被耦合到Vm電源電壓。在該實施方案中字線驅動器22A是動態NAND門。這樣，T14響應clk_e的置為無效而將節點N3預充電，并響應clk_e的置為有效而被截止。因為clk_e已經被電平移動到Vm域，所以clk_e的置為有效是到Vm電壓，因而T14可以在clk_e被置為有效時被完全無效。當(讓^被置為有效時，elk可以被置為有效以引起動態NAND門的求值。如果Al 和A2輸入兩者都被置為有效，那么晶體管T15-T17將節點N3放電并且字線Wi)被置為有效 (被反相器60驅動到Vm電源電壓)。如果Al和A2輸入其中之一或全部被置為無效，那么節點N3不被放電并且字線Wi)不被置為有效。如果節點N3不被放電，那么T18可以作為保持器，防止節點N3浮空(floating)。因為elk時鐘信號和輸入A1-A2沒有被耦合到PMOS晶體管(因而不需要Vm電壓電平來確保在PMOS的源極被耦合到Vm電源電壓時PMOS被無效)，elk時鐘信號和A1-A2輸入可以在\域中。雖然附圖6的實施方案中顯示了兩輸入動態NAND門，但是可以在另一實施方案中實現任意數量的輸入的任何邏輯功能。現在參考附圖7，表示了流程圖，其圖釋了方法的一個實施方案。邏輯電路12可以讀和/或寫存儲器電路14 (模塊70)。存儲器電路14可以響應使用\信號(即，\域中的或者參考\的信號——模塊72)的讀操作。存儲器電路可以儲存使用VJ言號所提供的寫數據(模塊74)。只要完全理解上述說明，很多變化和修改就會對本領域技術人員變得明顯。所附的權利要求應被解釋為涵蓋全部這樣的變化和修改。
權利要求
1.一種集成電路，包括由第一電源電壓供電的至少一個邏輯電路；以及被耦合到邏輯電路并由第二電源電壓供電的至少一個存儲器電路，其中，該存儲器電路被配置為即使在使用期間第一電源電壓小于第二電源電壓，也響應邏輯電路而被讀和寫。
2.根據權利要求1所述的集成電路，其中，存儲器電路包括由第二電源電壓供電的第一存儲器單元和由第二電源電壓供電的字線驅動器電路，其中第一存儲器單元被耦合為接收來自字線驅動器電路的字線以激活第一存儲器單元以供訪問，并且存儲器電路還包括由第二電源電壓供電的電平移動器電路，其中電平移動器電路被耦合為從邏輯電路接收輸入信號并將輸入信號從第一電源電壓電平移動到第二電源電壓，并且電平移動器電路被耦合為將被電平移動過的信號供給到字線驅動器電路。
3.根據權利要求2所述的集成電路，其中，輸入信號包括時鐘信號，字線驅動器電路包括動態邏輯電路，并且時鐘信號觸發動態邏輯電路的預充電。
4.根據權利要求3所述的集成電路，其中，字線驅動器電路還被耦合為接收一個或更多個沒有被電平移動的附加輸入信號。
5.根據權利要求2所述的集成電路，其中，存儲器電路還包括位線預充電電路，該位線預充電電路被配置為將一對位線預充電以準備讀操作，并且位線預充電電路由第一電源電壓供電。
6.根據權利要求5所述的集成電路，其中，存儲器電路還包括位線保持電路，該位線保持電路被配置為在不工作期間保持所述一對位線上的預充電，并且位線保持電路由第一電源電壓供電。
7.一種方法，包括以下步驟邏輯電路讀取存儲器單元，該邏輯電路由第一電源電壓供電；以及存儲器單元使用參考第一電源電壓的信號來響應讀操作，其中，存儲器單元在使用期間由大于第一電源電壓的第二電源電壓供電。
8.根據權利要求7所述的方法，還包括邏輯電路使用參考第一電源電壓的信號來寫存儲器單元；以及存儲器單元存儲來自邏輯電路的寫數據。
全文摘要
在一個實施方案中，提供一種集成電路，包括由第一電源電壓供電的至少一個邏輯電路和被耦合到邏輯電路并由第二電源電壓供電的至少一個存儲器電路。存儲器電路被配置為即使在使用期間第一電源電壓小于第二電源電壓，也響應邏輯電路而被讀和寫。在另一實施方案中，提供一種方法包括邏輯電路讀存儲器單元，邏輯電路由第一電源電壓供電；以及存儲器單元使用參考第一電源電壓的信號來響應讀操作，其中存儲器單元在使用期間由大于第一電源電壓的第二電源電壓供電。
文檔編號G11C5/14GK102157188SQ20111006588
公開日2011年8月17日 申請日期2006年6月30日 優先權日2005年7月1日
發明者丹尼爾·C·穆雷, 布萊恩·J·卡姆普貝爾, 斯里巴蘭·森薩納姆, 格萊格里·S·斯柯特, 溫森特·R·萬卡納爾 申請人:蘋果公司