專利名稱：靜態隨機存取存儲器的制作方法
技術領域：
本發明關于一種半導體內存裝置，特別是關于一種包含五晶體管的靜態隨機存取 存儲器。
背景技術：
靜態隨機存取存儲器(SRAM)常被用于計算機系統中暫時存儲數據。只要持續有 電源提供，SRAM可保持其存儲狀態而不需要任何數據更新的操作。SRAM裝置包括由“單元” 組成的陣列，每個單元可存儲一 “位”數據。典型的SRAM單元可包括兩個交叉藕接的反相 器以及藕接反相器至兩條互補位線的兩個存取晶體管。兩個存取晶體管是由字線控制以選 擇讀或寫操作所需的單元。在讀取操作時，存取晶體管導通，以允許保留在交叉藕接的反相 器的儲存節點的電荷可通過位線與互補位線讀取。在寫入操作時，存取晶體管導通并且位 線或互補位線的電壓提高至一定程度的電壓水平，以決定單元的存儲狀態。圖1為傳統的六晶體管靜態隨機存取存儲器的結構圖。圖1中，傳統的六晶體管 靜態隨機存取存儲器包括PMOS晶體管Pl與P2以及NMOS晶體管Ni、N2、N3與N4。其中 PMOS晶體管P2的漏極藕接至NMOS晶體管N2的漏極，PMOS晶體管Pl的漏極藕接至NMOS 晶體管m的漏極，NMOS晶體管N2與m的源極藕接至一互補電壓源，如接地或Vss，PMOS晶 體管P2的柵極與NMOS晶體管N2的柵極藕接至一儲存節點VI，儲存節點Vl還藕接至PMOS 晶體管Pl與NMOS晶體管m的漏極，PMOS晶體管Pl的柵極與NMOS晶體管m的柵極藕接 至一儲存節點V2，該儲存節點V2還藕接至PMOS晶體管P2與NMOS晶體管N2的漏極，NMOS 晶體管N3藕接儲存節點Vl至一位線BL，NM0S晶體管N4藕接儲存節點V2至一互補位線/ BL, NMOS晶體管N3與N4的柵極都由字線WL控制。當進行“寫”操作時，字線WL為高電平，此時NMOS晶體管N3、N4導通，以寫入“1” 為例，此時位線BL為“1”，互補位線/BL為“0”，則第一節點Vl為“1”，由此使得N2導通，第 二節點V2為“0”，進而使得Pl導通，這種正反饋使得第一節點Vl穩固為“1”，“1”信息就 被寫入SRAM單元；而當進行“讀”操作時，字線WL為高電平，NMOS晶體管N3、N4導通，位線 BL與互補位線/BL預充電，SRAM單元信息則通過位線BL與互補位線/BL及外接的靈敏差 分放大器讀出。然而上述傳統六晶體管靜態隨機存取存儲器卻存在如下缺點由于讀寫共用位線 BL與互補位線/BL作輸入輸出，控制共用字線WL，這樣讀寫只能串行操作，不利于讀寫速率 的提高。為解決上述位線與字線讀寫共用的問題，現有技術中通常采用在傳統的六晶體管 靜態隨機存取存儲器基礎上增加兩個NMOS晶體管(NM0S晶體管N5及N6)組成的Cascode 放大器(共源共柵)實現雙口的SRAM單元，如圖2所示，WBL、/WBL以及RBL分別為為寫位 線、互補寫位線以及讀字線，RWL與WffL為讀字線與寫字線。當讀取SRAM信息時，讀字線RWL 為高電壓，增加的NMOS晶體管N5及N6導通，單元信息形成的電流只通過新增加的NMOS晶 體管N5及N6的漏極和源極而不會通過柵極進入或流出SRAM的4個基本鎖存器MOS晶體
3管PI、P2、Nl及N2，這樣確實可以消除傳統六晶體管靜態隨機存取存儲器存在的由于單口 只能串行操作造成讀寫速率低的問題，但是這種改進的八晶體管靜態隨機存取存儲器使用 晶體管較多，存儲單元面積大，電路復雜不利于容量擴展和布局布線。綜上所述，可知先前技術的靜態隨機存取存儲器存在讀寫速率低或使用晶體管較 多而造成存儲面積大不利于容量擴展及布局布線的問題的問題，因此實有必要提出改進的 技術手段，來解決此一問題。
發明內容
為克服上述現有技術的靜態隨機存取存儲器存在的讀寫速率低及為提高讀寫速 率而使用晶體管較多造成存儲單元面積大不利于容量擴展及布局布線的缺點，本發明的主 要目的在于提供一種靜態隨機存取存儲器，其僅采用五個晶體管實現了雙口的靜態隨機存 取存儲器，不僅達到了提高讀寫速率的目的，并且電路簡單，存儲單元面積小，有利于容量 擴展與布局布線。為達上述及其它目的，本發明一種靜態隨機存取存儲器，至少包含寫控制電路模塊，藕接至一寫位線與一寫字線，用于控制對該靜態隨機存取存儲 器寫入信息的狀態；第一反向電路，藕接于該寫控制電路模塊，并與該寫控制電路模塊藕接形成第一 儲存節點；第二反向電路，連接于一電壓源與一互補電壓源之間，并藕接至該第一儲存節點； 以及讀出緩沖電路，至少包含藕接至讀字線與讀位線的第三PMOS晶體管，該第三PMOS 晶體管還與該第一反向電路以及該第二反向電路共同藕接，形成第二儲存節點，該讀出緩 沖電路用于隔離該讀位線與該第二儲存節點。進一步地，該第三PMOS晶體管源極藕接至該讀位線，柵極藕接至該讀字線，漏極 與該第一反向電路及該第二反向電路共同藕接。進一步地，該第二反向電路至少包括一第二PMOS晶體管以及一第二NMOS晶體管， 該第二 PMOS晶體管的源極接該電壓源，柵極與該第二 NMOS晶體管的柵極共同藕接至該第 一儲存節點，漏極與該第二 NMOS晶體管的漏極、該第一反向電路以及該第三PMOS晶體管的 漏極共同藕接形成該第二儲存節點。進一步地，該寫控制模塊至少包括一第一 PMOS晶體管，該第一 PMOS晶體管的源極 藕接至該寫位線，柵極藕接至該寫字線，其漏極與該第一反向電路藕接形成該第一儲存節 點。進一步地，該第一反向電路還連接至該互補電壓源，其至少包括一第一 NMOS晶體 管，該第一NMOS晶體管的漏極與該第一 PMOS晶體管的漏極藕接形成該第一儲存節點，源極 藕接至該互補電壓源，柵極與該第二 PMOS晶體管漏極、該第二 NMOS晶體管漏極以及該第三 PMOS晶體管的漏極藕接形成該第二儲存節點。進一步地，該第一 PMOS晶體管的閾值電壓低于其他晶體管。進一步地，該第一 PMOS晶體管的寬長比大于該第一 NMOS晶體管的寬長比進一步地，該第一 PMOS晶體管的漏電流高于第一 NMOS晶體管的漏電流。
與現有技術相比，本發明一種靜態隨機存取存儲器通過利用由一個PMOS晶體管 構成的讀出緩沖電路對讀位線和第二儲存節點進行隔離，實現了僅采用五個晶體管實現雙 口 SRAM單元的目的，不僅提高了讀寫速率，而且由于僅采用五個晶體管，存儲單元面積小， 節省了空間，有利于容量擴展及布局布線。
圖1為現有技術一種六晶體管靜態隨機存取存儲器的電路結構圖；圖2為現有技術中一種改進的八晶體管靜態隨機存取存儲器的電路結構圖；圖3為本發明一種靜態隨機存取存儲器較佳實施例的電路結構圖；圖4為本發明較佳實施例工作狀態真值表；圖5-圖7為本發明一種靜態隨機存取存儲器較佳實施例的仿真波形圖。
具體實施例方式以下通過特定的具體實例并結合
本發明的實施方式，本領域技術人員可 由本說明書所揭示的內容輕易地了解本發明的其它優點與功效。本發明亦可通過其它不同 的具體實例加以施行或應用，本說明書中的各項細節亦可基于不同觀點與應用，在不背離 本發明的精神下進行各種修飾與變更。圖3為本發明一種六晶體管靜態隨機存取存儲器較佳實施例的電路結構圖。如圖 3所示，本發明一種靜態隨機存取存儲器包括寫控制電路模塊101、第一反向電路102、第二 反向電路103以及讀出緩沖電路104。寫控制電路模塊101分別藕接至一寫位線WBL與一 寫字線WWL，并與該第一反向電路102藕接，形成第一儲存節點Vl ；第一反向電路102藕接 至該寫控制電路模塊101與一互補電壓源(例如接地或Vss)之間，其與該寫控制電路模塊 101藕接形成第一儲存節點VI，同時該第一反向電路102還與第二反向電路103以及讀出 緩沖電路104共同藕接，形成第二儲存節點V2 ；第二反向電路103連接于一電壓源(Vdd)與 該互補電壓源(例如接地或Vss)之間，并藕接至該第一儲存節點Vl ；讀出緩沖電路104通 過第二儲存節點V2分別與第一反向電路102及第二反向電路103相接，并藕接至一讀字線 RffL與一讀位線RBL。在本發明較佳實施例中，寫控制電路模塊101具體可包括一第一PMOS晶體管P1， 該第一 PMOS晶體管Pl的源極藕接至寫位線WBL，柵極藕接至寫字線WWL，其漏極與第一反 向電路102藕接形成第一儲存節點Vl ；第一反向電路102具體可包括一第一 NMOS晶體管 m，該第一 NMOS晶體管m的漏極與該第一 PMOS晶體管的漏極藕接形成該第一儲存節點 Vl，源極藕接于一互補電壓源(例如接地或Vss)，其柵極與該第二反向電路103以及該讀出 緩沖電路104藕接形成第二儲存節點V2 ；第二反向電路103具體可包括第二 PMOS晶體管 P2以及第二 NMOS晶體管N2，第二 PMOS晶體管P2的源極接一電壓源Vdd，第二匪OS晶體管 N2的源極接互補電壓源(例如接地或Vss)，第二 PMOS晶體管P2的柵極與第二 NMOS晶體 管N2的柵極共同藕接至該第一儲存節點VI，同時，第二 PMOS晶體管的漏極與第二 NMOS晶 體管N2的漏極相連于該第二儲存節點V2 ；讀出緩沖電路104具體可包括第三PMOS晶體管 P3，其漏極接至第二儲存節點V2，柵極藕接至讀字線RWL，源極藕接至讀位線RBL。在本發明較佳實施例中，第一 PMOS晶體管Pl的漏電流應比第一 NMOS晶體管m的漏電流大很多，這樣的好處是能保證第一儲存節點Vl的電壓在待機狀態時能可靠維持 高電位。本發明利用該讀出緩沖電路104隔離讀位線RBL與第二儲存節點V2，這樣讀位線 RBL電位變化引起的電流變化不會影響第二儲存節點V2的原始電壓。本發明在讀取靜態隨 機存取存儲器100的信息時，讀字線RWL為低電壓，第三PMOS晶體管P3導通，這時單元信 息形成的電流只通過第三PMOS晶體管的漏極與源極，而不會進入其他晶體管，這樣就消除 了讀干擾；本發明在往靜態隨機存取存儲器寫入信息時，讀字線RWL為高電平，讀位線RBL 為低電平，此時第三PMOS晶體管P3截止，靜態隨機存取存儲器的狀態完全由寫字線WffL和 寫位線WBL決定。圖4為圖3中本發明第一較佳實施例的工作狀態真值表。為使本發明較佳實施例 更清楚，以下將配合圖4對本發明較佳實施例如何進行工作做進一步說明。寫字線WffL為高 且寫位線WBL為高關斷寫控制電路101，讀字線RWL置低進入讀出模式(Read)，讀位線RBL 置低；讀字線RWL為高且讀位線RBL置低時關斷讀出緩沖電路104，寫字線WffL置低進入寫 入模式(Write)，寫位線WBL上的信息被寫入SRAM ；讀字線RWL為高且讀位線RBL置低關斷 讀出緩沖電路104，寫字線WWL為高且寫位線WBL為高關斷寫入控制電路，此時SRAM處于 保持狀態(Hold)。當第一儲存節點Vl原數據為“0”，當前要寫入“1”時寫字線WffL為低電平，寫位 線WBL為高電平，第一 PMOS晶體管Pl導通，在此第一 PMOS晶體管的寬長比要比第一 NMOS 晶體管的寬長比大很多，這樣第一儲存節點Vl電壓被快速充電而上升，由于第一儲存節點 Vl接至第二 NMOS晶體管N2與第二 PMOS晶體管P2的柵極，第二 PMOS晶體管P2逐漸退出 導通狀態，第二 NMOS晶體管N2逐漸進入導通狀態，這引起第二 PMOS管P2和第二 NMOS晶體 管N2的漏極第二儲存節點V2電壓開始下降，由于第二儲存節點V2接至第一 NMOS晶體管 Nl的柵極，下降的第二儲存節點V2電壓使得第一 NMOS晶體管m逐步退出飽和導通狀態， 其漏極電壓即第一儲存節點Vl電壓進一步上升，如此循環，正反饋使得第一儲存節點Vl電 壓迅速升至高電平而第二儲存節點V2迅速降至低電平，這樣“1”就被寫入靜態隨機存取存 儲器100中；當第一儲存節點Vl原數據為“1”，當前要寫入“0”時寫位線WBL為低，而寫字線 WWL為更低電平，第一 PMOS晶體管Pl導通，第一節點Vl電壓被快速放電而下降，由于第一 儲存節點Vl接至第二 NMOS晶體管N2和第二 PMOS晶體管P2柵極，第二 PMOS晶體管P2逐 漸進入導通狀態，第二 NMOS晶體管N2逐漸退出導通狀態，這引起第二 PMOS晶體管P2和第 二 NMOS晶體管N2的漏極第二儲存節點V2電壓開始上升，由于第二儲存節點V2接至第一 NMOS晶體管m的柵極，上升的第二儲存節點V2電壓使得第一 NMOS晶體管m逐步進入飽 和導通狀態，其漏極電壓即第一儲存節點Vl電壓進一步下降，如此循環，正反饋使得第一 儲存節點Vl電壓迅速降至低電平而第二儲存節點V2迅速升至高電平，這樣“0”就被寫入 SRAM單元；當第一儲存節點Vl原數據為“0”，當前要寫入“0”時寫位線WBL為低電平，寫字 線WWL為更低電平，第一 PMOS管Pl管導通，第一儲存節點Vl電壓維持低電平不變，由于第 一儲存節點Vl接至第二 NMOS晶體管N2和第二 PMOS晶體管P2的柵極，故第二 PMOS晶體 管P2保持導通狀態不變，第二 NMOS晶體管N2維持截止狀態不變，第二 PMOS晶體管P2和 第二 NMOS晶體管N2的漏極第二儲存節點V2電壓亦維持高電平不變，由于第二儲存節點V2接至第一 NMOS晶體管m的柵極，維持不變的第二儲存節點V2電壓使得第一 NMOS晶體 管m維持飽和導通狀態不變，其漏極電壓即第一儲存節點VI電壓也維持低電平不變，這樣 “0”就被寫入SRAM單元。當第一儲存節點Vl原數據為“1”，當前要寫入“1” 寫位線WBL為高電平，寫字線 WWL為低電平，第一 PMOS晶體管Pl管導通，第一儲存節點Vl電壓維持高電平不變，由于第 一儲存節點Vl接至第二 NMOS晶體管N2和第二 PMOS晶體管P2的柵極，故第二 PMOS晶體 管P2保持截止狀態不變，第二 NMOS晶體管N2維持導通狀態不變，第二 PMOS晶體管P2和 第二 NMOS晶體管N2的漏極第二儲存節點V2電壓亦維持低電平不變，由于第二儲存節點V2 接至第一 NM0s晶體管附柵極，維持不變的第二儲存節點V2電壓使得第一 NMOS晶體管m 維持截止狀態不變，其漏極電壓即第一儲存節點Vl電壓也維持高電平不變，這樣“1”就被 寫入SRAM單元。圖5-7為本發明較佳實施例的仿真波形，仿真時設置條件如下第一 PMOS晶體管Pl具有較低閾值電壓Vt和大的寬長比(W/L)，第一 PMOS晶體管 Pi的漏電流高于第一 NMOS晶體管m的漏電流以保證第一儲存節點Vl能保持高電平“1”， 第一 PMOS晶體管Pl的閾值電壓Vt比其他晶體管低0. 15V，第一 NMOS晶體管m的寬長比 為0. 15/0. 3，第一 PMOS晶體管Pl寬長比為0. 3/0. 13。圖5為本發明較佳實施例的第一仿真波形圖，該波形圖用于闡述第一存儲節點Vl 初始為低電平“0”而當前要寫入高電平“1”的情況，橫坐標表示時間time (ns)，縱坐標表示 電壓Voltage (ν)，寫字線WffL始終為低電平，寫位線WBL由低電平向高電平轉換，隨著寫位 線WBL的升高，第一儲存節點Vl的電壓相應升高，在接近0. 6V附近開始快速上升并快速達 到1. 2V的高電平電壓，同時隨著寫位線WBL由低電平向高電平轉換，第二儲存節點V2的電 壓快速下降至OV低電平電壓。圖6為本發明較佳實施例的第二仿真波形圖，該波形圖用于表示第一存儲節點Vl 初始為高電平“1”而當前要寫入低電平“0”的情況，同樣橫坐標表示時間time (ns)，縱坐標 表示電壓Voltage (ν)，寫字線WffL始終為低電平，寫位線WBL由高電平向低電平轉換，隨著 寫位線WBL的降低，第一儲存節點Vl的電壓快速下降，在接近0. 4V附近開始更快速下降至 0V,同時隨著寫位線WBL由高電平向低電平轉換，第二儲存節點V2的電壓快速上升至1. 2V 的高電平電壓。圖7為本發明較佳實施例的第三仿真波形圖，該波形圖用于表示保持(Hold)狀態 時第一存儲節點Vl的狀態，橫坐標表示時間time (us)，縱坐標表示Vl的電壓Vl (mv)。可 見，在保持狀態，本發明較佳實施例的第一存儲節點Vl電壓可以保持為高電平(1.2V)。通過上述分析，可見，本發明一種靜態隨機存取存儲器通過利用由1個PMOS晶體 管構成的讀出緩沖電路對讀位線和第二儲存節點進行隔離，實現了僅采用五個晶體管實現 雙口 SRAM單元的目的，不僅提高了讀寫速率，而且由于本發明僅采用五個晶體管，存儲單 元面積小，節省了空間，有利于容量擴展及布局布線。上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何本 領域技術人員均可在不違背本發明的精神及范疇下，對上述實施例進行修飾與改變。因此， 本發明的權利保護范圍，應如權利要求書所列。
權利要求
1.一種靜態隨機存取存儲器，至少包含寫控制電路模塊，藕接至一寫位線與一寫字線，用于控制對該靜態隨機存取存儲器寫 入信息的狀態；第一反向電路，藕接于該寫控制電路模塊，并與該寫控制電路模塊藕接形成第一儲存 節占.I— /、、、 第二反向電路，連接于一電壓源與一互補電壓源之間，并藕接至該第一儲存節點；以及讀出緩沖電路，至少包含藕接至讀字線與讀位線的第三PMOS晶體管，該第三PMOS晶體 管還與該第一反向電路以及該第二反向電路共同藕接，形成第二儲存節點，該讀出緩沖電 路用于隔離該讀位線與該第二儲存節點。
2.如權利要求1所述的靜態隨機存取存儲器，其特征在于該第三PMOS晶體管源極藕 接至該讀位線，柵極藕接至該讀字線，漏極與該第一反向電路及該第二反向電路共同藕接。
3.如權利要求2所述的靜態隨機存取存儲器，其特征在于，該第二反向電路至少包括 一第二 PMOS晶體管以及一第二 NMOS晶體管，該第二 PMOS晶體管的源極接該電壓源，柵極 與該第二 NMOS晶體管的柵極共同藕接至該第一儲存節點，漏極與該第二 NMOS晶體管的漏 極、該第一反向電路以及該第三PMOS晶體管的漏極共同藕接形成該第二儲存節點。
4.如權利要求3所述的靜態隨機存取存儲器，其特征在于，該寫控制模塊至少包括一 第一 PMOS晶體管，該第一 PMOS晶體管的源極藕接至該寫位線，柵極藕接至該寫字線，其漏 極與該第一反向電路藕接形成該第一儲存節點。
5.如權利要求4所述的靜態隨機存取存儲器，其特征在于，該第一反向電路還連接至 該互補電壓源，其至少包括一第一 NMOS晶體管，該第一 NMOS晶體管的漏極與該第一 PMOS 晶體管的漏極藕接形成該第一儲存節點，源極藕接至該互補電壓源，柵極與該第二 PMOS晶 體管漏極、該第二 NMOS晶體管漏極以及該第三PMOS晶體管的漏極藕接形成該第二儲存節 點ο
6.如權利要求5所述的靜態隨機存取存儲器，其特征在于，該第一PMOS晶體管的閾值 電壓低于其他晶體管。
7.如權利要求6所述的靜態隨機存取存儲器，其特征在于，該第一PMOS晶體管的寬長 比大于該第一 NMOS晶體管的寬長比。
8.如權利要求7所述的靜態隨機存取存儲器，其特征在于，該第一PMOS晶體管的漏電 流高于第一 NMOS晶體管的漏電流。
全文摘要
本發明公開一種靜態隨機存取存儲器，包含用于控制該靜態隨機存取存儲器的寫控制電路模塊；藕接于該寫控制電路模塊并與該寫控制電路模塊藕接形成第一儲存節點的第一反向電路；連接于一電壓源與該互補電壓源之間的第二反向電路；以及包含藕接至一讀字線與一讀位線的第三PMOS晶體管，并與該第一反向電路以及該第二反向電路共同藕接形成第二儲存節點的讀出緩沖電路；本發明通過利用僅包含一PMOS晶體管的讀出緩沖電路對該讀位線和該第二儲存節點進行隔離，僅采用五個晶體管就實現了雙口SRAM單元，不僅可以提高讀寫速率，而且本發明由于僅采用五個晶體管，存儲單元面積小，節省了空間，有利于容量擴展及布局布線。
文檔編號G11C11/413GK102117652SQ20111006166
公開日2011年7月6日 申請日期2011年3月15日 優先權日2011年3月15日
發明者胡劍 申請人:上海宏力半導體制造有限公司