通過直接位線驅動對存儲器編程以減少溝道到浮柵的耦合的制作方法

專利名稱：通過直接位線驅動對存儲器編程以減少溝道到浮柵的耦合的制作方法
通過直接位線驅動對存儲器編程以減少溝道到浮柵的耦合
背景技術：
本技術涉及非易失性存儲器。半導體存儲器已越來越普遍地用在各種電子裝置中。例如，非易失性半導體存儲器用在蜂窩電話、數字相機、個人數字助理、移動計算裝置、非移動計算裝置和其他裝置中。電可擦除可編程只讀存儲器(EEPROM)和閃速存儲器是最普遍 的非易失性半導體存儲器之一。與傳統的全功能EEPROM相比，也是一類EEPROM的閃速存儲器的整個存儲器陣列或者存儲器的一部分的內容可以在一個步驟中擦除。傳統的EEPROM和閃速存儲器兩者均利用置于半導體襯底中的溝道區域上方并且與其絕緣的浮柵。浮柵被置于源極和漏極區域之間。控制柵極設置在浮柵上并且與其絕緣。這樣形成的晶體管的閾值電壓(Vth)由浮柵上保存的電荷量控制。就是說，在晶體管接通以允許晶體管的源極和漏極之間導通之前必須施加到控制柵極的最小電壓量由浮柵上的電荷水平控制。一些EEPROM和閃速存儲器裝置具有帶有浮柵的存儲元件或單元，浮柵用于存儲兩個范圍的電荷，并且因此該存儲元件可以在兩個狀態之間，例如在擦除狀態和編程狀態之間編程/擦除。該閃速存儲器裝置有時被稱為二進制閃速存儲器裝置，因為每個存儲元件可以存儲一位數據。通過識別多個不同的允許/有效編程閾值電壓范圍，實現了多狀態(還被稱為多電平)閃速存儲器裝置。每個不同的閾值電壓范圍與存儲器裝置中編碼的數據位集合的預定值對應。例如，當每個存儲元件可以處于與四個不同的閾值電壓范圍對應的四個不同的電荷帶中的一個中時，可以存儲兩位數據。典型地，在編程操作期間施加到控制柵極的編程電壓或脈沖Vpgm被作為一系列幅值隨時間增加的脈沖而施加。可以將編程電壓施加到所選擇的字線。在一種可能的方法中，對于每個連續的脈沖，脈沖的幅值按例如O. 2-0. 4V的預定的步長尺寸增加。可以將Vpgm施加到閃速存儲器元件的控制柵極。在編程脈沖之間的時段中，執行驗證操作。就是說，在連續的編程脈沖之間讀取正被并行編程的存儲元件組的每個元件的編程電平以確定其是否等于或大于元件正在被編程到的驗證電平。對于多狀態閃速存儲器元件的陣列，可以針對元件的每個狀態執行驗證步驟以確定元件是否達到其數據關聯驗證電平。例如，能夠以四個狀態存儲數據的多狀態存儲器元件可能需要對三個比較點執行驗證操作。此外，當對諸如NAND (與非)串中的NAND閃速存儲器裝置的EEPROM或閃速存儲器裝置進行編程時，典型地將Vpgm施加到控制柵極并且將位線接地，使來自存儲元件的溝道的電子被注入到浮柵中。當電子在浮柵中積累時，浮柵變為被負向充電并且存儲元件的閾值電壓升高，使得認為其處于編程狀態。然而，隨著存儲器裝置變小，編程期間的電容耦合效應越來越成問題。


圖Ia是NAND串的俯視圖。
圖Ib是NAND串的等效電路圖。圖2是NAND串的橫截面視圖。圖3是示出三個NAND串的電路圖。圖4是NAND閃速存儲元件的陣列的框圖。圖5是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統的框圖。圖6是示出感測塊的一個實施例的框圖。圖7a示出了閾值電壓分布的示例集合，包括因耦合效應引起的擴寬的分布。圖7b示出了閾值電壓分布的示例集合以及兩輪回(two-pass)編程。 圖8示出了在編程操作期間施加到所選擇的字線的一系列編程和驗證脈沖。圖9示出了用于存儲元件集合的多輪回(multi-pass)編程操作。圖IOa示出了 NAND串的橫截面視圖，其示出了溝道到浮柵的耦合和浮柵到浮柵的耦合。圖IOb示出了從未選擇的位線到所選擇的位線的耦合。圖Ila示出了使用偏移和目標驗證電平、并且減少耦合效應的示例編程技術。圖Ilb示出了僅使用一個編程速度模式以及每個狀態的一個驗證電平、并且減少耦合效應的示例編程技術。圖Ilc示出了與圖Ila和Ilb相關的示例編程處理。圖Ild示出了用于各個位線的數據鎖存器。圖lie示出了關于圖Ild的鎖存器的位分配。圖12示出了關于沒有補償的快編程模式、具有補償的慢編程模式以及閉鎖/禁用條件的數據狀態的閾值電壓范圍。圖13示出了用于對非易失性存儲元件的集合編程的方法，其中使用兩個驅動電壓逐步升高禁用位線的電壓以將補償引入到與鄰近位線的耦合。圖14示出了用于與圖13的處理一起使用的感測電路，其中針對禁用位線使用驅動電壓。圖15示出了與圖14的感測電路相關聯的時間線。圖16a示出了替選的感測電路。圖16b示出了與圖16a的感測電路相關聯的用于編程的時間線。圖17a示出了用于感測所選擇的位線以確定在后繼編程中是否需要耦合補償的方法。圖17b示出了與圖16a的感測電路相關聯的用于感測和編程的時間線。圖17c示出了與圖16a的感測電路相關聯的用于感測的時間線。圖17d示出了與圖16a的感測電路相關聯的用于感測的另一時間線。圖18a示出了另一替選感測電路。圖18b示出了與圖18a的感測電路相關聯的用于感測和編程的時間線。
具體實施例方式提供了一種方法和非易失性存儲系統，其中在編程期間減少包括溝道到浮柵的電容耦合的耦合效應。
隨著存儲器裝置變小，電容耦合效應變得更加成問題的。特別地，在編程期間，通過在來自塊中的所有字線和浮動溝道的幫助下經由升壓來升高相關聯的襯底溝道區域的溝道電位，禁用已經完成編程的存儲元件(還被稱為未選擇的、閉鎖的或禁用的存儲元件)。浮動溝道通過來自增加的位線電壓(Vbl)的調制來實現。然而，這種增加的溝道電位可以耦合到附近的仍在編程的存儲元件(還被稱為所選擇的存儲元件)的浮柵，無意地升高了浮柵的電位。這被稱為溝道到浮柵的電容耦合。結果，編程速度可以增加到超過所選擇的存儲元件的期望水平，并且它們的閾值電壓(Vth)分布被擴寬。通過控制被設定成處于快或慢編程模式的存儲元件能夠體驗這種增加的編程速度。典型地，當存儲元件的Vth遠離目標Vth時，(與所選擇的存儲元件相關聯的)所選擇的位線的Vbl保持在OV以提供快編程模式。隨后，當存儲元件的Vth接近目標Vth時，通過將Vbl升高到約O. 6-0. 8V以減慢但是未完全禁用編程，來使用慢編程模式。 一種避免這種耦合的方法是允許所選擇的存儲元件的位線浮動。然而這不允許使用慢編程模式，其中Vbi需要處于指定的非零電平。這里提供的各種解決方案提供了以最優的方式驅動位線和/或使位線浮動的感測電路和編程技術。在一種方法中，在不需要額外的驗證操作以及控制實現的快或慢編程模式的情況下提供了編程減慢。作為替代，可以使用一個狀態的目標驗證電平來減慢所選擇的存儲元件的編程，其中正在通過使所選擇的存儲元件的位線浮動來將所選擇的存儲元件編程到下一較高的狀態。作為傳到溝道的Vbl的溝道電位由于來自(與未選擇的存儲元件相關聯的)未選擇的鄰近位線的逐步升壓的耦合而增加，從而減慢編程速度。當存在較大的位線到位線耦合時，該方法自動地并且自適應地更加減慢，并且用作由于溝道到浮柵的耦合引起的溝道電位增加的對策。在另一方法中，對于處于慢編程模式的所選擇的存儲元件，補償溝道到浮柵的電容耦合。在該方法中，利用逐步升高的電壓驅動未選擇的位線，逐步升高其耦合到所選擇的位線并且被傳輸到相關聯的溝道。由Vbl確定的溝道電位可以在O. 8至I. 2V的范圍內，這高于它們先前的位線偏置，從而補償所選擇的存儲元件的較高的浮柵電位。結果，在預期的慢速度下對所選擇的存儲元件執行慢編程模式，不存在在沒有該補償的情況下將另外體驗的任何加速。可以在快編程模式中為所選擇的存儲元件提供相似的補償，其中所選擇的存儲元件的溝道在最初時接地，隨后由于位線耦合而被偏置，使得在預期的快速度下執行編程，不存在在沒有該補償的情況下將另外體驗的任何加速。但是對處于快編程模式中的所選擇的存儲元件的補償較之慢編程模式的存儲元件通常不太關鍵。這種方法和其他方法的變化涉及相對于將通過電壓(pass voltage)施加到字線的時間的將Vbl傳遞到溝道的定時。也可以使用于調整漏極選擇柵極電壓的定時最優化。在另一方法中，作為編程操作的一部分，執行感測操作以確定所選擇的存儲元件(及其位線，被稱為所選擇的位線)是否與一個或更多個未選擇的存儲元件(及其位線，被稱為未選擇的位線)相鄰。未選擇的位線是與所選擇的字線上的未選擇的存儲元件相關聯的位線。所選擇的位線是與所選擇的字線上的所選擇的存儲元件相關聯的位線。當所選擇的存儲元件與一個或兩個經歷溝道升壓的未選擇的存儲元件相鄰時，從未選擇的存儲元件的溝道到同一字線上的所選擇的存儲元件的浮柵的溝道到浮柵的耦合是最強的。感測可用于確定該情形存在的時間，以在需要時提供適當的補償，并且在不需要時不提供補償。
在另一方法中，經由所選擇的存儲元件的位線將補償電壓單獨地或者與慢編程模式偏置組合地直接提供給所選擇的存儲元件的溝道。適當的存儲器系統的一個示例使用NAND閃速存儲器結構，其將多個晶體管串聯布置在兩個選擇柵極之間。串聯的晶體管和選擇柵極被稱為NAND串。圖Ia是示出一個NAND串90的俯視圖。圖Ib是其等效電路。所示出的NAND串包括串聯的四個晶體管100、102、104和106，它們夾在第一選擇柵極120和第二選擇柵極122之間。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過向控制柵極120CG和122CG施加適當的電壓來分別控制選擇柵極120和122。每個晶體管100、102、104和106具有控制柵極和浮柵。晶體管100具有控制柵極100CG和浮柵100FG。晶體管102具有控制柵極102CG和浮柵102FG。晶體管104具有控制柵極104CG和浮柵104FG。晶體管106具有控制柵極106CG和浮柵106FG。控制柵極100CG、102CG、104CG和106CG分別連接到字線WL3、WL2、WL1和WL0。在一個實施例中，晶體管100、102、104和106均是存儲器單元。在其他實施例中，存儲器單元可以包括多個晶體管或者可以與所示出情況不同。選擇柵極120和122分別連接到漏極側選擇線S⑶和源極側選擇線SGS。 圖2提供了上述NAND串的橫截面視圖。NAND串的晶體管在P阱區域140中形成。P阱區域接著可以位于P型襯底144的η阱區域142內。每個晶體管包括堆疊的柵極結構，其包括控制柵極(100CG、102CG、104CG 和 106CG)和浮柵(100FG、102FG、104FG 和 106FG)。浮柵在位于氧化物或其他介電膜上面的P阱的表面上形成。控制柵極位于浮柵上方，層間多晶硅介電層將控制柵極和浮柵隔開。存儲器單元(100、102、104和106)的控制柵極形成字線。N+摻雜層或區域130、132、134、136和138由鄰近的單元共享，由此各單元彼此串聯連接以形成NAND串。這些N+摻雜層形成了每個單元的源極和漏極。例如，N+摻雜層130用作晶體管122的漏極和晶體管106的源極，N+摻雜層132用作晶體管106的漏極和晶體管104的源極，N+摻雜層134用作晶體管104的漏極和晶體管102的源極，N+摻雜層136用作晶體管102的漏極和晶體管100的源極，并且N+摻雜層138用作晶體管100的漏極和晶體管120的源極。N+摻雜層125連接到NAND串的位線126，而N+摻雜層128連接到多個NAND串的公共源極線。每個存儲器單元可以在一個或更多個位中存儲以模擬或數字形式表示的數據。還可以使用除了 NAND閃速存儲器以外的其他類型的非易失性存儲器。作為編程操作的一部分，可以使與未選擇的存儲元件和例如未選擇的NAND串90相關聯的襯底的溝道區域的電位升壓。未選擇的存儲元件或NAND串可以被稱為禁用的或閉鎖的存儲元件或NAND串，因為其在編程操作的給定編程迭代中對于編程是禁用的或閉鎖的。例如，當控制柵極和浮柵 100CG/100FG、102CG/102FG、104CG/104FG 和 106CG/106FG提供的任何存儲元件是編程操作中的未選擇的存儲元件時，例如當NAND串90是未選擇的NAND串時，溝道區域141可以設置在襯底144的P阱140中。溝道區域141表示在摻雜區域130、132、134、136和138中和之間延伸的襯底中的傳導路徑。升壓可以通過不同方式實現。例如，在將通過電壓施加到未選擇的字線之前進行的預充電操作中，位線126上提供的電壓可以經由漏極側選擇柵極晶體管120CG傳遞到溝道141。在一個可能的情形中，在漏極側晶體管的控制柵極被偏置在Vdd+Vth時，其中Vdd是針對感測電路的供電電壓并且Vth是漏極側選擇柵極晶體管的閾值電壓，利用適當的Vbl，漏極側選擇柵極晶體管向溝道提供電壓Vbl作為預充電電壓。在控制柵極電壓上升時，溝道升壓到較高的電位。漏極側選擇柵極晶體管可以隨后呈現為不傳導，使得位線從溝道141切斷，并且在溝道中維持升壓電位。通過將通過電壓施加到字線并且使溝道浮動，也可以實現溝道升壓。通過電壓耦合到溝道，使其電位升高。圖3是示出三個NAND串的電路圖。使用NAND結構的閃速存儲器系統的典型結構將包括若干個NAND串。例如，在具有許多個NAND串的存儲器陣列中示出了三個NAND串320、340和360。每個NAND串包括兩個選擇柵極和四個存儲元件。盡管為了簡化示出了四個存儲元件，但是現代的NAND串可以具有例如高達32個或64個存儲元件。例如，NAND串320包括選擇柵極322和327以及存儲元件323-326，NAND串340包括選擇柵極342和347以及存儲元件343-346，NAND串360包括選擇柵極362和367以及存儲元件363-366。每個NAND串通過其選擇柵極(例如，選擇柵極327、347或367)連接到源極線370。選擇線SGS用于控制源極側選擇柵極。各個NAND串320、340和360分別通過選擇柵極322、342、362中的漏極側選擇晶體管連接到各個位線321、341和361。這些選擇晶體管由漏極選擇線SGD控制。在其他實施例中，選擇線不一定需要在NAND串之間共用； 就是說，可以為不同的NAND串提供不同的選擇線。可以在襯底中創建分別與NAND串320、340和360相關聯的示例溝道區域329、330和331。注意，存儲元件和溝道區域被示出為如同它們相對它們的實際位置旋轉90度。字線如下連接到存儲元件的控制柵極WL3 (存儲元件323、343和363)、WL2 (存儲元件324,344和364)、WLl (存儲元件325,345和365)、以及WLO (存儲元件326,346和366)。每個字線連接一行中的每個存儲元件的控制柵極。或者，控制柵極可由字線自身提供。當對閃速存儲元件編程時，例如經由相關聯的字線將編程電壓施加到存儲元件的控制柵極，并且與存儲元件相關聯的位線接地。來自溝道的電子被注入到浮柵中。當電子在浮柵中積累時，浮柵變為負向充電并且存儲元件的Vth升高。圖4圖示了諸如圖Ia和Ib中所示的NAND存儲元件的陣列400的示例。位線406沿每個列耦合到NAND串450的漏極側選擇柵極的漏極端子426。源極線404可以沿NAND串的每個行連接NAND串的源極選擇柵極的所有源極端子428。存儲元件的陣列被分成大量的存儲元件塊。如對于閃速EEPROM系統常見的，塊是擦除單位。就是說，每個塊包含被一起擦除的最小數目的存儲元件。每個塊典型地被分成許多個頁。頁是編程的最小單位。一個或更多個數據頁典型地存儲在存儲元件的一個行中。例如，行典型地包含若干個交錯的頁或者其可以構成一個頁。頁的所有存儲元件將被一起讀取或編程。大量的頁形成塊，從例如8個頁直到32、64、128或更多個頁不等。在一些實施例中，NAND串的行包括塊。示例感測電路410、412、414分別與位線406、407和408連通。感測電路分別與由一個或更多個電源405提供的為VdcUVdd-A V和Vcomp的電源線401、402和403連通。下文進一步描述了這些電壓。感測電路還與一個或更多個控制電路連通以交換控制信號和數據。圖5是使用單行/列解碼器和讀/寫電路的非易失性存儲器系統的框圖。根據一個實施例，存儲器裝置596具有用于并行讀取存儲元件的頁并且對其編程的讀/寫電路。存儲器裝置596可以包括一個或更多個存儲器管芯598。存儲器管芯598包括存儲元件400的二維陣列、控制電路510和讀/寫電路565。在一些實施例中，存儲元件的陣列可以是三維的。可以通過字線經由行解碼器530以及通過位線經由列解碼器560對存儲器陣列400尋址。讀/寫電路565包括多個感測塊500 (典型地，每個感測塊包括感測電路或感測放大器的集合，每個位線有一個這樣的集合)并且允許并行地讀取存儲元件的頁并且對其編程。下文更詳細地描述了示例感測電路。典型的控制器550包括在與一個或更多個存儲器管芯598相同的存儲器裝置596 (例如，可移除存儲卡)中。在主機和控制器550之間經由線路520并且在控制器和一個或更多個存儲器管芯598之間經由線路518傳輸命令和數據。控制電路510與讀/寫電路565協作以對存儲器陣列400執行存儲器操作。控制電路510包括狀態機512、片上地址解碼器514和功率控制模塊516。狀態機512提供對存儲器操作的芯片級控制。片上地址解碼器514提供主機或存儲器控制器使用的硬件地址到解碼器530和560使用的硬件地址之間的地址接口。功率控制模塊516控制在存儲器操作期間提供給字線和位線的功率和電壓，并且可以包括圖4的電源405。 在一些實現方案中，圖5的一些部件可以組合。在各種設計中，除了存儲元件陣列400以外的一個或更多個部件(單獨地或組合地)可以被視為管理或控制電路。例如，一個或更多個管理或控制電路可以包括控制電路510、狀態機512、解碼器514/560、功率控制模塊516、感測塊500 (包括下文進一步討論的感測電路)、讀/寫電路565、控制器550等中的一個或組合。在另一實施例中，非易失性存儲器系統使用雙行/列解碼器和讀/寫電路。各個外圍電路對存儲器陣列400的訪問在陣列的相對側以對稱方式實現。圖6是示出感測塊的一個實施例的框圖。單獨的感測塊500被分成核心部分(被稱為感測模塊580)和公共部分590。在一個實施例中，對于每個位線存在分離的感測模塊580，并且對于多個感測模塊580的集合存在一個公共部分590。在一個示例中，感測塊將包括一個公共部分590和八個感測模塊580，每個感測模塊類似于下文進一步討論的感測電路。成組的感測模塊中的每個將經由數據總線572與相關聯的公共部分連通。感測模塊580包括感測電路570，其確定所連接的位線中的傳導電流在預定閾值水平以上還是以下。感測模塊580還包括位線鎖存器582，其用于設定所連接的位線上的電壓條件。例如，位線鎖存器582中鎖存的預定狀態將導致所連接的位線被拉到指定編程禁用的狀態。公共部分590包括處理器592、數據鎖存器集合594以及耦合在數據存儲器集合594和數據總線520之間的I/O接口 596。處理器592執行計算。例如，其功能之一是確定感測到的存儲元件中存儲的數據并且將所確定的數據存儲在數據鎖存器集合中。數據鎖存器集合594用于存儲在讀操作期間由處理器592確定的數據位。其還用于存儲在編程操作期間從數據總線520導入的數據位。導入的數據位表示寫數據，其意味著將被編程到存儲器中。I/O接口 596提供數據鎖存器594和數據總線520之間的接口。在讀取或其他感測期間，狀態機512控制將不同的控制柵極電壓提供給所尋址的存儲元件。在逐步通過與存儲器支持的各個存儲器狀態對應的各個預先限定的控制柵極電壓時，感測模塊580可以絆停(trip)在這些電壓中的一個處并且將從感測模塊580經由總線572向處理器592提供輸出。此時，處理器592通過考慮感測模塊的絆停事件以及關于從狀態機經由輸入線路593所施加的控制柵極電壓的信息，確定得到的存儲器狀態。隨后計算關于存儲器狀態的二進制編碼并且將得到的數據位存儲到數據鎖存器594中。在核心部分的另一實施例中，位線鎖存器582用作用于鎖存感測模塊580的輸出的鎖存器和如上文所述的位線鎖存器兩者。在編程或驗證期間，待編程數據從數據總線520存儲在數據鎖存器集合594中。在狀態機的控制下，編程操作包括施加到所尋址的存儲元件的控制柵極的一系列編程電壓脈沖。每個編程脈沖跟隨有讀回(驗證)，以確定存儲元件是否已被編程到期望的存儲器狀態。處理器592監視與期望的存儲器狀態相關的讀回存儲器狀態。當兩者一致時，處理器592設定位線鎖存器582以便將位線拉到指定編程禁用的狀態。這使得禁止耦合到位線的存儲元件被進一步編程，即使編程脈沖呈現在其控制柵極上。在其他實施例中，處理器在最初時加載位線鎖存器582并且感測電路在驗證處理期間將其設定到禁用值。數據鎖存器堆棧594包含與感測模塊對應的數據鎖存器的堆棧。在一個實施例中，對于每個感測模塊580存在三個數據鎖存器。數據鎖存器可以被實現為移位寄存器，使得其中存儲的并行數據被轉換成用于數據總線的串行數據，反之亦然。與m個存儲元件的 讀/寫塊對應的所有數據鎖存器可以鏈接在一起以形成塊移位寄存器，使得能夠通過串行傳輸來輸入或輸出數據塊。特別地，調節讀/寫模塊的組，使得每個數據鎖存器集合將數據按照如同它們是用于整個讀/取塊的移位寄存器的一部分的序列來移入或移出數據總線。圖7a示出了關于四狀態存儲器裝置的閾值電壓分布的示例集合，其中每個存儲元件存儲兩位數據。為擦除的(E狀態)存儲元件提供第一 Vth分布700。三個Vth分布702、704和706分別表示編程狀態A、B和C，其中溝道到浮柵的耦合被補償。由于溝道到浮柵的耦合，對于編程狀態A、B和C分別出現了擴寬的Vth分布703、705和707。這種耦合增加了所選擇的存儲元件的浮柵上的電位，使得例如被表示成每個編程脈沖的Vth的改變的其編程速度被加速到預期的編程速度以上，導致上末端上的Vth分布的擴寬。在一個實施例中，E狀態中的閾值電壓是負的，并且A、B和C狀態中的閾值電壓是正的。還提供用于從存儲元件讀取數據的讀取參考電壓Vra、Vrb和Vrc。通過測試給定的存儲元件的閾值電壓在Vra、Vrb和Vrc以上還是以下，系統可以確定存儲元件所處的狀態，例如編程條件。此外，提供驗證參考電壓Vva、Vvb和Vvc。在將存儲元件編程到A狀態、B狀態或C狀態時，系統將分別測試這些存儲元件是否具有大于或等于Vva、Vvb和Vvc的閾值電壓。在全序列編程中，存儲元件可以從E狀態直接編程到編程狀態A、B或C中的任一個態。例如，待編程的存儲元件群組可以首先被擦除，使得該群組中的所有存儲元件處于E狀態。使用諸如圖8中所示的一系列編程脈沖將存儲元件直接編程到A、B和C狀態。在一些存儲元件正在從E狀態編程到A狀態時，其他存儲元件正在從E狀態編程到B狀態和/或從E狀態編程到C狀態。慢編程模式的一個示例對于一個或更多個數據狀態使用低(偏移)和高(目標)驗證電平。例如,VvaL和Vva分別是關于A狀態的偏移和目標驗證電平，并且VvbL和Vvb分別是關于B狀態的偏移和目標驗證電平。在編程期間，當正在被編程到作為目標狀態的A狀態的存儲元件(例如，A狀態存儲元件)的Vth超過VvaL時，諸如通過將Vbl升高到例如OV的額定編程或非禁用電平與例如2-3V的全禁用電平之間的、例如O. 6-0. 8V的電平來使其編程速度減慢。這通過避免Vth的大幅增加來提供較大的精度。當Vth達到Vva時，使存儲元件閉鎖以阻止進一步的編程。相似地，當B狀態存儲元件的Vth超過VvbL時，使其編程速度減慢，并且當Vth達到Vvb時，使存儲元件閉鎖以阻止進一步的編程。在一種方法中，慢編程模式未被用于最高狀態，因為某種過沖典型地是可接受的。作為替代，慢編程模式可用于擦除狀態以上且最高狀態以下的編程狀態。圖7b圖示了對存儲關于兩個不同的頁(即下頁和上頁)的數據的多狀態存儲元件編程的兩輪回技術的示例。通過重復來自圖7a的閾值電壓分布700、702、704和706示出了四個狀態。這些狀態以及它們表示的位是E狀態(11)、A狀態(10)、B狀態(00)和C狀態(01)。對于E狀態，兩個頁都存儲“I ”。對于A狀態，下頁存儲“O”并且上頁存儲“I”。對于B狀態，兩個頁都存儲“O”。對于C狀態，下頁存儲“I”并且上頁存儲“O”。注意，盡管特定的位式樣已被分配給每個狀態，但是也可以分配不同的位式樣。在第一編程輪回中，根據待編程到下邏輯頁中的位來設定存儲元件的閾值電壓電平。如果該位是邏輯“1”，則由于作為以前已被擦除的結果其處于適當的狀態，因此閾值電壓不變。然而，如果待編程的位是邏輯“0”，則如箭頭730所示，存儲元件的閾值電平增加到A狀態。這終止第一編程輪回。在第二編程輪回中，根據正被編程到上邏輯頁的位來設定存儲元件的Vth。如果上邏輯頁位將存儲邏輯“ I ”，則由于根據下頁位的編程，存儲元件處于狀態E或A之一，其中這兩個狀態均承載上頁位“1”，因此未進行編程。如果上頁位將是邏輯“0”，則Vth漂移。如果第一輪回導致存儲元件保持在E狀態，則如箭頭720所示，在第二階段中存儲元件被編程，使得Vth增加到C狀態內。如果作為第一編程輪回的結果，存儲元件已被編程到A狀態，則如箭頭710所示，存儲元件被進一步編程到第二輪會，使得Vth增加到B狀態內。第二輪回的結果是將存儲元件編程到指定針對上頁存儲邏輯“O”、而下頁的數據不變的狀態。注意，通過該技術，也可以使用慢編程模式。在一種方法中，如果寫入足夠的數據以填滿整個頁，則可以將系統設置成執行全序列寫入。如果對于整頁沒寫入足夠的數據，則編程處理可以對下頁編程，利用接收到的數據進行編程。當接收到后繼的數據時，系統隨后將對上頁編程。在又一實施例中，如果隨后接收到足以填滿整個(或大部分)字線的存儲元件的數據，則系統可以在對下頁編程的模式中開始寫入并且轉換成全序列編程模式。在另一可能的編程技術中，在第一步驟中，對下頁編程。如果下頁將保持數據1，則存儲元件狀態保持在E狀態。如果數據將被編程到0，則存儲元件的電壓的閾值升高，使得存儲元件被編程到在狀態A和B之間延伸的中間分布。在對上頁編程時，如果存儲元件處于E狀態并且上頁保持在1，則存儲元件將保持在E狀態。如果存儲元件處于E狀態并且其上頁數據將被編程到0，則存儲元件的閾值電壓將升高，使得存儲元件處于A狀態。如果存儲元件處于中間Vth分布并且上頁數據將保持在1，則存儲元件將被編程到目標B狀態。如果存儲元件處于中間Vth分布并且上頁數據將變為數據0，則存儲元件的閾值電壓將升高，使得存儲元件處于C狀態。盡管編程示例示出了四個數據狀態和兩個數據頁，但是所教導的概念可以應用于具有多于或少于四個狀態以及多于或少于兩個頁的其他實現方案。例如，當前規劃了或者正在生產每個存儲元件具有8個或16個狀態的存儲器裝置。
而且，在所討論的示例編程技術中，存儲元件在被編程到目標數據狀態時，其Vth升高。然而，可以使用其中存儲元件在被編程到目標數據狀態時，其Vth降低的編程技術。也可以使用測量存儲元件電流的編程技術。這里的概念可以適于不同的編程技術。圖8圖示了在編程操作期間施加到所選擇的字線的一系列編程和驗證脈沖。編程操作可以包括多個編程迭代，其中每個迭代將跟隨有一個或更多個驗證電壓的一個或更多個編程脈沖(電壓)施加到所選擇的字線。在一種可能的方法中，編程電壓在連續迭代中逐步升高。而且，編程電壓可以包括具有例如6-8V的通過電壓(Vpass)電平的第一部分，其跟隨有例如12-25V的編程電平處的第二部分。例如，第一、第二、第三和第四編程脈沖800、802、804和806分別具有編程電壓Vpgml、Vpgm2、Vpgm3和Vpgm4,等等。可以在每個編程脈沖之后提供諸如Vva、Vvb和Vvc的一個或更多個驗證電壓的集合808。在一些情況下,一 個或更多個初始編程脈沖未跟隨有驗證脈沖，因為沒有預見到任何存儲元件已達到最低編程狀態(例如，A狀態)。隨后，例如，編程迭代可以使用用于A狀態的驗證脈沖，接著是使用用于A和B狀態的驗證脈沖的編程迭代，接著是使用用于B和C狀態的驗證脈沖的編程迭代。在一種選擇中，使用偶數-奇數編程脈沖。在該情況下，在單個編程迭代中，使用一個編程脈沖對偶數編號的位線的所選擇的存儲元件編程，接著是用于對奇數編號的位線的所選擇的存儲元件編程的另一編程脈沖，接著是用于偶數和奇數編號的位線兩者的一個或更多個驗證脈沖。圖9示出了關于存儲元件集合的多輪回編程操作。所示出的部件可以是字線、位線和存儲元件的更大的集合的子集。在一種方法中，在第一編程輪回中對例如存儲元件902、904和906的、WLn-I上的存儲元件編程。該步驟由圓形“I”表示。接著(“2”)，在第一編程輪回中對例如存儲元件912、914和916的、WLn上的存儲元件編程。在該示例中，當選擇字線用于編程時，在每個編程脈沖之后進行驗證操作。在WLn上的驗證操作之后，將一個或更多個驗證電壓施加到WLn并且將通過電壓施加到包括WLn-I和WLn+Ι的剩余字線。通過電壓用于接通未選擇的存儲元件(使其導通)，使得可以針對所選擇的字線進行感測操作。接著(“3”)，在第二編程輪回中對WLn-I上的存儲元件編程。接著(“4”)，在第一編程輪回中對WLn+Ι上的存儲元件編程。接著(“5”)，在第二編程輪回中將WLn上的存儲元件編程到它們各個目標狀態。圖IOa示出了 NAND串的橫截面視圖，其示出了溝道到浮柵的耦合和浮柵到浮柵的耦合。位線或NAND串方向進入紙面，并且字線方向從左到右。字線1000延伸跨越多個NAND串。第一 NAND串包括溝道區域(CH)1016。還參見結合圖2和3討論的溝道區域。第一 NAND串中的存儲元件1010包括作為字線1000的一部分的控制柵極(CG)1012以及浮柵(FG)IOH0第二 NAND串包括溝道區域1026。第二 NAND串中的存儲元件1020包括作為字線1000的一部分的控制柵極1022以及浮柵1024。第三NAND串包括溝道區域1036。第三NAND串中的存儲元件1030包括作為字線1000的一部分的控制柵極1032以及浮柵1034。隨著存儲器裝置的縮小，存儲元件對存儲元件的干擾充當日益重要的角色。如開頭所提及的，這些干擾之一是在編程期間出現的溝道到浮柵的耦合。在全位線編程中，考慮經歷編程的所選擇的字線1000的所選擇的存儲元件1020。當同一字線1000上相鄰位線的相鄰存儲元件(例如，1010和/或1030)達到其目標數據狀態時，其被閉鎖以阻止進一步的編程。結果，在下一編程迭代中，在向所選擇的字線1000施加編程脈沖時，閉鎖的或未選擇的存儲元件的襯底溝道區域(例如，1016和/或1036)被升壓以防止未選擇的存儲元件的浮柵(例如，1014和/或1034)的電壓增加。然而，如果溝道1026保持在諸如OV的固定電壓，則溝道(例如，1016和/或1036)中的升高的電位耦合到所選擇的存儲元件1020的浮柵1024，導致當施加編程脈沖時浮柵1024和溝道1026之間的有效電場增加。耦合量取決于溝道電位和耦合系數。這導致了不期望的所選擇的存儲元件的Vth的較大的跳躍。因此如圖7a中所示，存儲元件的Vth分布不合需要地擴寬。除了溝道到浮柵的耦合之外，浮柵到浮柵的耦合也可以增加所選擇的存儲元件所見的有效Vpgm。這由從浮柵1014和/或1034到浮柵1024的耦合表示。例如，如果向字線1000施加具有O. 2V的步長尺寸的編程電壓，則由于來自溝道1016的耦合，浮柵1024的電位可以增加步長尺寸較高的情況下預期的量，諸如O. 3V，并且沒有來自溝道1016的耦合。來自溝道1036的耦合可以相似地無意地增加浮柵1024的電位，使得其比預期情況更快地被編程。這主要是其中相鄰的位線/NAND串被同時編程的全 位線(ABL)編程技術中的關注點。通過ABL，鄰居存儲元件可以是在編程開始時溝道處于OV的編程存儲元件。隨著編程的進行，鄰居存儲元件變為溝道電壓升壓到高達例如8V的禁用存儲元件。這種突然改變可能使鄰居存儲元件體驗用于編程的電場的突然增加。ABL編程的一個特性在于編程結束點可以是極為隨機的和不可預測的。在上文討論的偶數/奇數編程技術中，當偶數編號的NAND串被編程時，奇數編號的NAND串未被選擇，反之亦然。未選擇的NAND溝道總是從編程序列開始升壓到高電位。溝道到浮柵的耦合有效地使所選擇的存儲元件看見較高的用于編程的電場，但是所選擇的存儲元件僅在其中 看見較高的電場的第一編程脈沖中被較快地編程。隨后的編程脈沖不受來自未選擇的鄰居溝道的恒定耦合的影響并且因此對于遵循穩定狀態編程的所選擇的存儲元件不存在突然的Vth改變。即使偶數/奇數編程技術具有不存在溝道到浮柵的耦合的副效應的優點，但是其性能僅為ABL編程的一半。因此，在不損失性能的情況下值得將補償技術用于ABL編程。對于ABL編程，為了克服所選擇的存儲元件上的突然電場改變，可以使用例如O. 5V的某個電壓來補償所選擇的存儲元件的溝道，以減少跨越浮柵到溝道的有效電壓。如 圖3中所示，可以經由位線通過所選擇的柵極SGD提供該溝道偏置。通過將柵極電壓342升高到適當的電平，可以將位線341上的電壓傳遞到溝道330。由于位線彼此極為接近，位線到位線的耦合是相對強的。可以利用這一事實來獲得調制溝道電位所需的位線電位。圖IOb示出了從未選擇的位線到所選擇的位線的耦合。可以出現由箭頭表示的從未選擇的位線到所選擇的位線的耦合。當相鄰的未選擇的位線兩者耦合到所選擇的位線時這種耦合最高。這種位線耦合可用于補償和控制所選擇的存儲元件的溝道電壓。通常，所選擇的位線體驗的耦合取決于一個或更多個鄰近位線的式樣。例如，可以體驗來自一個或更多個非相鄰位線的耦合。耦合效應還可能以波紋效應跨越位線鏈傳輸。考慮具有式樣U1-S2-S3-S4-U5的一系列相鄰位線，其中U和S分別表示未選擇的位線和所選擇的位線。對于S3，可以從Ul和U5接收耦合，盡管它們是非相鄰位線。相鄰位線之間的耦合比可以是相對高的，例如45% ;另外的5%來自接下來的第二個鄰居耦合或地。來自與另一位線相距兩個位線的位線的耦合是45%X45%=20. 25%，這是相當大的。因此，S3可以接收總共40. 5%的耦合，這非常接近于其中所選擇的存儲元件在一側具有相鄰的未選擇的鄰居的情況。存在預期的和非預期的耦合效應。從U5到S4的耦合或者從Ul到SI的耦合是預期的耦合，其將提供減慢效應以補償從U5到S4以及從Ul到SI的溝道耦合效應。來自Ul和U5兩者的S3位線耦合(例如，40. 5%)與45%的直接耦合效應極為接近，并且是非預期的耦合效應且導致不合需要的編程減慢。S3不受來自其直接鄰居，即S2和S4的耦合的影響，因為它們沒有將禁用溝道耦聯到與S3相關聯的所選擇的存儲元件的浮柵。用于減少溝道到浮柵的耦合的各種方法包括使用上文討論的偶數-奇數編程脈沖。然而，這導致了性能損失。還可以為未選擇的存儲元件提供較小的升壓，但是這增加了編程干擾的風險。具有慢編程模式的浮動位線技術也是可能的，但是難于有效實現。在該·實現方案中浮動的禁用位線可以通過慢編程模式位線(與慢編程模式的所選擇的存儲元件相關聯的位線)耦合，并且禁用Vbl的最終逐步升壓可能不足以耦聯慢編程模式位線以充分減慢編程。另一方法是使用較小的編程脈沖步長尺寸。然而，這也導致了性能損失。圖Ila示出了在使用偏移和目標驗證電平并且減少耦合效應的示例編程技術中的閾值電壓分布1100、1102、1104和1106。在一個方法中，A和B狀態存儲元件在它們的Vth接近各個目標驗證電平時，首先在快編程模式中被編程并且隨后在慢編程模式中被編程。C狀態存儲元件未減慢以增強性能。如結合圖7a討論的，慢和塊編程模式可用于實現更緊密的Vth分布。存儲元件可以在最初時在其中其位線處于OV的快編程模式中從擦除狀態編程到較高的狀態。由于存儲元件遠離其目標驗證電平，因此可以忽略耦合效應，因為耦合引起的突然Vth跳躍不會將存儲元件過度編程到超過期望的Vth范圍。當存儲元件的Vth通過諸如分別相對目標驗證電平Vva或Vvb偏移的VvaL或VvbL的偏移驗證電平時，存儲元件進入慢編程模式，其中諸如通過將Vbl升高到例如Vslow=O. 6-0. 8V來減少Vth隨每個編程脈沖的增加速率。當存儲元件處于慢編程模式，并且因此接近其目標驗證電平時，由于期望精確控制，因此應補償耦合效應。在預期的減慢的基礎上需要額外的減慢以補償溝道耦合效應。該技術可被稱為雙減慢(DSD)。提供額外的減慢的一種方法是在將Vbl升高到Vslow之后使位線浮動。當存儲元件的Vth通過目標驗證電平時，通過升高其Vbl使存儲元件閉鎖以阻止進一步的編程。在一些情況下，當接近目標時具有預期的減慢的最終編程技術不是必需的。另一方法使用一個編程速度模式，但是仍在偏移和目標驗證電平處執行驗證操作。在該情況下，當達到數據狀態的偏移驗證電平時，使將被編程到該數據狀態的所選擇的存儲元件的位線浮動。如同一些其他的方法，這可以在不將Vbl驅動到較高電壓的情況下完成。當達到數據狀態的目標驗證電平時，使這些所選擇的存儲元件的位線閉鎖。偏移驗證電平VvaL和VvaB可被分別視為A和B狀態的存儲元件的觸發驗證電平，其觸發位線浮動和/或設定Vbl=Vslow。然而，這些方法使用附加的驗證操作，導致了性能損失。圖Ilb示出了在整個編程操作中僅使用一個編程速度模式以及針對每個狀態一個驗證電平的情況下，減少耦合效應的示例編程技術中的閾值電壓分布。在該情況下，存儲元件處于快編程模式或禁用模式。為了補償溝道到浮柵的耦合，可以將Vth窗口分成三個區域(假設使用四個數據狀態)而不添加任何額外的驗證操作。在在Vva以下的第一區域中，B和C狀態存儲元件將處于快編程模式，因為它們遠離其目標。如果必要可以通過使A狀態存儲元件的相關聯的位線浮動來使它們減慢。當鄰居被禁用時，浮動的位線可以通過相鄰的位線耦合。在A狀態存儲元件通過Vva之后，它們被禁用。在從Vva到Vvb的第二區域中，當B狀態存儲元件通過Vva時，使它們的相關聯的位線浮動以接收來自鄰居禁用位線的耦合，使得它們減慢以防止過度編程。在Vvb以上的第三區域中，在B狀態存儲元件通過B驗證電平(Vvb)之后，它們被禁用。C狀態存儲元件處于快編程模式直至它們達到Vvc。目標驗證電平Vva和Vvb可以被分別視為B和C狀態存儲元件的觸發驗證電平，其觸發位線浮動。該方法允許來自一個或更多個相鄰的或者其他鄰近的未選擇的位線的耦合(如果存在)以針對全部的或者所選擇的部分的編程操作，減少所選擇的位線的編程速度。注意，該方法不需要了解是否存在一個或更多個相鄰的未選擇的位線，使得避免了用于獲得該信息的步驟以及相關聯的性能損失。與出現的耦合量成比例地自動地降低編程速度。特別地，使所選擇的位線浮動將允許位線被鄰近的未選擇的位線較高地耦合。具有約3pF量級的大 電容的位線可以用作針對相關聯的溝道的電源，其具有極小的電容(可能為3pF的1%)。對于具有耦合電壓的位線，溝道處于與位線相同的電壓。禁用位線的電壓相對于溝道浮動的導通晶體管SGD是足夠高的，并且與位線無關聯。稍后通過升高字線電壓來耦合浮動溝道，并且浮動溝道實現了高的升壓以防止進一步的編程。如下文進一步討論的，通過設定UDL鎖存器中的“減慢”位可以指示所選擇的存儲元件應使其位線浮動并且從而經歷作為補償的形式的減慢的編程。理想地，經由浮動位線進行的減慢應在目標驗證電平之前約500mV處完成(假設500mV的最差情況的溝道到浮柵的耦合)。如針對A和B狀態存儲元件討論的經由浮動位線提供減慢可以導致約兩個另外的驗證脈沖。然而，由于與C狀態編程共享編程脈沖，因此未獲得另外的編程脈沖。C狀態存儲元件的減慢可以導致約兩個另外的編程脈沖。然而，這些權衡導致了更緊密的Vth分布。為了減少性能損失，一種解決方案是不減慢C狀態存儲元件。實際上由于當C狀態存儲元件繼續編程時禁用了大部分的編程到其他狀態的存儲元件，因此C狀態的溝道到浮柵的耦合效應的概率低于其他兩個狀態A和B。而且，如果在C狀態存儲元件達到其驗證電平之前鄰居存儲元件被禁用了許多編程脈沖，則溝道到浮柵的耦合現象將不會擴寬Vth分布。注意，當相對較多的位線接地時，在編程操作早期，跨越位線的耦合的機會較小，因為接地的位線通常將停止這樣的耦合。更詳細地，假設使用如圖8中的階梯式增加的Vpgm。典型地，使用第一編程脈沖集合對A狀態存儲元件編程，使用重疊的第二編程脈沖集合對B狀態存儲元件編程，并且使用重疊的第三編程脈沖集合對C狀態存儲元件編程。假設在每次A狀態階段一開始時由于位線浮動存在某種減慢。這導致了A狀態編程階段的結束較之沒有減慢的情況是較晚的。而且，如果具有關于B狀態的減慢，B狀態編程階段的結束較之沒有減慢的情況也是較晚的。然而，由于存儲元件共享相同的編程脈沖，因此對于A和B狀態存儲元件來說可接受的是用較長的時間編程，并且執行較多的驗證操作，因為整體編程時間沒有增加。整體編程時間基于最聞狀態的編程時間。因此，當使C狀態存儲元件減慢時，存在整體編程時間的損失。通常，注意，溝道到浮柵的耦合效應牽涉相對不頻繁地發生的、當鄰居位線閉鎖時位線幾乎閉鎖的概率。C狀態中的該罕見事件的組合是更為罕見的事件。使C狀態存儲元件減慢可以使整體編程時間增加例如兩個編程迭代。圖Ilc示出了與圖Ila和Ilb相關的示例編程處理。編程操作開始于步驟1120。編程迭代開始于步驟1122。在與圖Ila對應的一種選擇中，在步驟1124處，將未達到其偏移驗證電平(其為低于所選擇的存儲元件的目標驗證電平的驗證電平)的所選擇的存儲元件的位線接地，并且使已達到其偏移驗證電平的所選擇的存儲元件的位線浮動以提供補償。例如，VvbL是B狀態存儲元件的偏移驗證電平，其中目標數據狀態是B狀態并且目標驗證電平是Vvb。一種選擇是例如在使位線浮動之前設定Vbl=Vslow,使得它們在略在VsIow以上的電平處浮動。否則，例如在使位線浮動之前使Vbl=OV,使得它們在略在OV以上的電平處浮動。在與圖Ilb對應的另一選擇中，在步驟1126處，將未達到比其目標數據狀態低的特定數據狀態的目標驗證電平(其為比其目標驗證電平低的驗證電平)的所選擇的存儲元件的位線接地，并且使已達到該較低的特定數據狀態的目標驗證電平的所選擇的存儲元件的位線浮動以提供補償。例如，Vva是比B狀態的目標數據狀態低的數據狀態的目標驗證電平。就是說，A狀態是比B狀態低的一個狀態。例如，在具有狀態Er (表示不同于較高的E狀態的擦除狀態)、A、B、C、D、E、F和G的八級裝置中，狀態D比狀態F低兩個狀態。步驟1132包括使未選擇的位線上的電壓逐步升高以耦聯到浮動位線。步驟1134處施加編程脈沖。步驟1128包括升高未選擇的字線上的Vpass。這可以在所選擇的位線的浮動開始之前或之后進行。步驟1130包括在升高Vpass或使所選擇的位線浮動之前或之后使Vsgd逐步升高。Vsgd可以在Vpgm升高的同時(當溝道升壓依賴于Vpass時,在Vpgm之前,或者當溝道升壓依賴于Vpgm時，在Vpgm之后)逐步升高。這是正常編程中的可選的步驟，其中禁用位線沒有逐步升壓。下文進一步討論的圖15圖示了圖Ilc的某些步驟。例如，其示出了接地位線的Vbl (1524)、浮動位線的Vbl (1522)，其中浮動開始于t8處，在t8處使未選擇的位線的Vbl (1518)逐步升高，在所選擇的位線的浮動(在t8處)之前(在t7處)升高未選擇的字線上的Vpass (1529)，在所選擇的位線的浮動(在t8處)之后(在t9處)升高未選擇的字線上的Vpass (1528)，以及在升高Vpass之后(分別在t7至t9處)使Vsgd (分別是t9或tlO處的1530或1531)逐步升高。Vsgd是設置在存儲元件和各個位線(例如，圖3中的321,341和361)之間的漏極選擇晶體管(例如，圖3中的322,342和362)的柵極電壓。步驟1136包括執行驗證操作。使用驗證操作的結果閉鎖達到其目標驗證電平的所選擇的存儲元件的位線。步驟1138包括基于驗證操作的結果更新感測電路中的鎖存器。如果在判定步驟1140中存在下一編程迭代，則處理在下一編程迭代中在步驟1122處繼續。如果判定步驟1140為假，則編程操作在步驟1142處結束。注意，步驟1124、1128、1130、1132和1134至少部分地在時間上重疊。相似地，步驟1126、1128、1130、1132和1134至少部分地在時間上重疊。通常，要耦聯到的位線應在使未選擇的位線逐步升壓之前浮動。而且，應在施加Vpgm之前建立期望的位線電壓和SGD電壓。注意，這里描述的各種編程技術可以通過控制電路中的適當邏輯實現。 圖Ild示出了各個位線的數據鎖存器。如所提及的，數據鎖存器可用于存儲減慢位。該位具有一個值(1)，其指示相關聯的存儲元件應通過使其位線在至少一部分編程操作期間浮動而經歷減慢。該位可以具有另一值(0)，其指示相關聯的存儲元件不應經歷減慢，并且作為替代，應通過使其位線在至少一部分編程操作期間接地而經歷快編程。位值可以在編程操作期間改變，并且由控制電路讀取以典型地經由相關聯的感測電路來適當地控制位線。通常，可以針對每個位線提供多個數據鎖存器，每個數據鎖存器存儲一位數據。鎖存器識別相關聯的存儲元件何時達到編程操作中的特定的程標(milepost)。例如，鎖存器可以識別存儲元件仍未完成編程(例如，其Vth在 諸如Vva、Vvb或Vvc的目標驗證電平以下)，或者已完成編程(例如，其Vth在目標驗證電平以上)。鎖存器還可以識別存儲元件的Vth在偏移驗證電平(例如，VvaL或VvbL)以下，在例如慢編程模式中在偏移驗證電平(例如，VvaL或VvbL)以上但是在目標驗證電平以下(例如，Vva、Vvb或Vvc)，或者在目標驗證電平以上。被稱為XDL鎖存器的第一鎖存器集合1201包括鎖存器1200、1202、1204、1206和1208。XDL鎖存器可用于存儲例如數據的下頁。當下頁位被存儲在相關聯的存儲元件中時，XDL鎖存器翻轉。被稱為UDL鎖存器的第二鎖存器集合1211包括鎖存器1210、1212、1214、1216和1218。在一個可能的實現方案中，當相關聯的存儲元件處于慢編程模式時，例如，當其Vth在偏移和目標驗證電平之間時，UDL鎖存器翻轉。在圖Ila的實現方案中，UDL鎖存器存儲當相關聯的存儲元件從其中其溝道浮動的慢編程模式轉移到其中其溝道接地的快編程模式時翻轉的位。被稱為LDL鎖存器的第三鎖存器集合1221包括鎖存器1220、1222、1224、1226和1228。鎖存器連接到代表性位線BLi_2、BLi-U BL、BLi+1和BLi+2。LDL鎖存器可用于存儲例如數據的上頁。當相關聯的存儲元件完成編程時，例如，當其Vth超過諸如Vva、Vvb或Vvc的目標驗證電平時，LDL鎖存器翻轉。圖lie示出了圖Ild的鎖存器的位分配。E表示擦除狀態。Af、Bf和Cf分別表示溝道接地的情況下的A狀態、B狀態和C狀態存儲元件的快編程模式。As、Bs和Cs分別表示位線浮動的情況下的A狀態、B狀態和C狀態存儲元件的減慢編程模式。Ain、Bin和Cin分別表示A狀態、B狀態和C狀態存儲元件的禁用模式。Lockout和Lockoutl分別表示來自數據鎖存器的用于控制感測電路中的位線的第一和第二數據傳輸。如下文進一步討論的，第一傳輸將數據推入以電容器作為動態鎖存器的感測節點中，并且隨后將數據傳輸到鎖存器，并且第二傳輸將一些數據更換到鎖存器上。這些數據傳輸提供了一種控制感測電路中的電壓的方式。例如，可以使用一個用于禁用的電壓和一個用于減慢的電壓。Lockoutl可用于指示位線是否處于慢編程模式。在該實現方案中，UDL=I指示對于A、B和C狀態，慢編程模式有效。在編程期間，控制電路讀取所選擇的存儲元件的鎖存器數據，并且響應于該數據，確定所選擇的存儲元件應以其位線浮動的狀態還是以其位線接地的狀態編程。控制電路隨后將相應的數據傳輸到感測電路。圖12示出了關于沒有補償的快編程模式、具有補償的慢編程模式以及閉鎖/禁用條件的數據狀態的閾值電壓范圍。通常，當期望對Vth的增加速率進行更準確的控制時，溝道到浮柵的耦合是處于慢編程模式中的存儲元件最為關注的。最高狀態(例如，C狀態)可以不使用慢編程模式，因為溝道到浮柵的耦合的補償對于其他狀態而言不太重要。因此C狀態編程未減慢并且不會導致整體性能損失。關于A和B狀態的慢編程模式招致了損失，諸如耦合更多的驗證操作。結果，對于作為示例的B狀態，可以具有閾值電壓范圍1254，其中溝道接地而出現快編程模式，并且不存在對溝道到浮柵的耦合的補償。范圍1254向上延伸到VvbL。提供閾值電壓范圍1256，其中出現具有對溝道到浮柵的耦合的補償的慢編程模式，并且慢編程模式對應于Vth分布1250。范圍1256從VvbL延伸到Vvb。還提供Vvb以上的并且與Vth分布1252對應的閾值電壓范圍1258，其中B狀態存儲元件處于閉鎖/禁用條件。該討論可以也可以被歸納成其他狀態。潛在缺陷在于，與范圍1256接近(例如，與VvbL接近并且剛好在其以下)的存儲元件處于受到溝道到浮柵的耦合的影響并且使其Vth跳躍到Vth分布1252的上端，引起Vth分布擴寬的危險。一種替選的方法是使快編程模式的存儲元件的位線浮動以減慢它們的編程，不論目標狀態如何。這兩種選擇可以在存儲器裝置中實現以確定哪一個是最優的。
下文詳細描述提供對溝道到浮柵的耦合的補償的各種編程技術。圖13示出了用于對非易失性存儲元件的集合編程的方法，其中使用兩個驅動電壓使禁用位線的電壓逐步升高以引入對鄰近位線的補償耦合。編程操作開始于步驟1300處。編程操作的迭代開始于步驟1302處。步驟1304識別第一組禁用的(未選擇的)存儲元件、處于慢編程模式的第二組存儲元件以及處于快編程模式的第三組存儲元件。第一組表示未選擇的存儲元件，而第二和第三組表示所選擇的存儲元件。例如，該識別可由控制電路通過讀取鎖存器數據來進行。第一組包括與第一位線連通的第一存儲元件，第二組包括與第二位線連通的第二存儲元件，并且第三組包括與第三位線連通的第三存儲元件。存儲元件和位線可以處于存儲器陣列中的任何相對彼此的位置。步驟1306包括在第一時間段中使用Vdd-AV (初始電平)處的電源對第一組的位線預充電，并且將第二和第三組的位線接地。AV表示電壓逐步升高，其隨后將引入從未選擇的位線到所選擇的位線的耦合以抵消所選擇的存儲元件體驗的溝道到浮柵的耦合。就是說，對于所選擇的存儲元件，通過升高其位線電位，至少部分地補償了由于溝道到浮柵的耦合引起的升高的浮柵電位。步驟1308包括在第一時間段之后的第二時間段中將第二組的位線預充電到Vslow0在該步驟中，為了防止不合需要的耦合效應，理想的是有源地對禁用位線和接地位線進行偏置，使得它們不會浮動。步驟1310包括在第二時間段之后的第三時間段中使用Vdd (逐步升高的電平)處的電源驅動第一組的位線，使第二組的位線浮動，并且使第三組的位線浮動或接地。在同一時間段中，步驟1309包括在開始浮動之前或之后，升高未選擇的字線上的Vpass,其后步驟1311包括在Vpass升高之前或之后,或者在浮動開始之后,諸如當所選擇的字線上的Vpgm升高時,使Vsgd逐步升高。步驟1309和1311可以在相對于步驟1310的定時的各種時間開始。在一些情況下，步驟1309可以在步驟1310之前開始，其中在未選擇的位線的電壓逐步升高之前未選擇的字線上的Vpass升高。在另一,清況下,步驟1309可以在步驟1310之后開始，其中未選擇的位線改變其電壓并且隨后未選擇的字線上的Vpass升高以實現溝道升壓。在另一情況下，跟隨步驟1309的步驟1311可以在步驟1310前面開始，其中未選擇的浮動溝道將被首先升壓，隨后未選擇的位線升高到最終Vdd電平，并且隨后Vsgd升高。在升壓步驟1309之后開始步驟1310可以是有利的，因為經補償的位線的溝道(由緊鄰的未選擇的位線耦聯)將不會面臨其相關聯的溝道不利地升壓的可能性，其中編程在減慢之前停止。而且，對于不同的所選擇的字線，可以使用不同的技術，其中根據所使用的升壓模式，未選擇的Vpass電壓使與一些字線相關聯的浮動溝道升壓(被稱為Vpass升壓)并且所選擇的字線Vpgm使與一些其他字線相關聯的浮動溝道升壓(被稱為Vpgm升壓)。步驟1309可以包括Vpass升壓情況和Vpgm升壓情況兩者。對于Vpass升壓情況,步驟1309表示升高Vpass的時間。對于Vpgm升壓情況,步驟1309表示升高Vpgm的時間。通過將第一組的位線從Vdd-AV升高到Vdd，基于AV的幅值和位線的式樣，AV的逐步升壓從第一組的位線耦合到第二和第三組的位線。所選擇的和未選擇的字線上的字線電壓將耦聯第一組存儲元件上的用于禁用的浮動位線。第二和第三組存儲元件的浮動位線用作相關聯的位線的電壓偏置并且這些位線未通過字線耦聯。這主要是因為位線和溝道之間的電容差，其中具有大電容的位線用作具有小電容的溝道貯存器。
來自第一組位線的I禹合使第二組位線的電位升高到Vslow以上的CrX AV處,其中Cr是耦合比。相似地，當第三組位線浮動時，來自第一組位線的耦合基于AV和耦合比使它們升高到OV以上的電位。然而，當第三組位線接地時，在另一可能的方法中，它們保持在OV處并且不受AV逐步升高的影響。給定的所選擇的位線體驗的耦合量取決于例如距逐步升壓的位線的距離以及逐步升壓的位線數目。步驟1312包括對第二和第三組中的所選擇的存儲元件執行一個或更多個驗證操作。步驟1313包括使達到目標數據狀態的位線閉鎖。在判定步驟1314中，如果存在下一編程迭代，則處理在步驟1302處繼續；否則編程操作在步驟1316處結束。作為示例，可以使用圖14的感測電路和圖15的時間線來實現圖13的處理。例如，第一時間段可以對應于圖15中的t3-t6，第二時間段可以對應于t6-t7或t6-t8，并且第三時間段可以對應于t7-tll或t9-tll。圖14示出了用于與圖13的方法一起使用的感測電路，其中驅動電壓用于偏置位線。可以使用各種感測電路的配置。這里描述的各種感測電路的操作可以基于它們的共同描述而被理解，注意，名稱相同的部件可以執行共同的功能。除非另外指示，否則大量的感測電路(例如平面中的64K感測電路)典型地接收公共控制信號，并且接入一個或更多個公共電源。參見例如圖4中的公共電源405。例如，下文進一步描述了諸如BLX、BLC、CLK、IC0、LC0和FCO的公共控制信號。感測電路本地的信號示例是下文進一步描述的BUS、SEN、LAT和FLG。對于電源，由大的感測電路組的邊緣處的全局電路提供感測電路中的晶體管柵極電壓。這些可以是諸如Vdd+Vth的高電壓。由于柵極被電容性地加載，因此它們可以使用高電壓。然而，對于感測電路的源極/漏極電壓，功率限于Vdd以避免消耗大量的電流。對于每個位線可以提供感測電路1490的單獨的復制品，并且根據位線與被禁用編程的存儲元件相關聯、處于慢編程模式還是處于快編程模式，對感測電路進行不同的配置。一個或更多個控制電路可以向每個感測電路傳遞命令以配置它們，以及交換數據，諸如讀取和寫入數據。感測電路的特征在于所提供的用于存儲數據的許多鎖存器以及能夠提供給位線的許多電壓。這里提供的技術在盡可能使感測電路緊湊和高效的同時，最優地平衡了感測電路的能力。示例實現方案包括兩個鎖存器并且可以向位線提供三個電壓，即0V、慢編程模式電壓Vslow和Vdd。參見圖例1491，其指示哪些部件用于設定哪些電壓。一個鎖存器1471是LAT 1480及其互補節點INV 1462處的全鎖存器，并且另一鎖存器是由電容器1452提供的動態電容器鎖存器，其具有SEN 1454處的存儲節點和作為接地板的時鐘(CLK)節點1453。這里的感測電路中的晶體管可以包括例如nMOSFET (nMOS)和pMOSFET (pMOS)。NAND串1450連接到感測電路1490，并且包括存儲元件1444、1446和1448，它們分別與例如字線WL63、WL62、...、WL0連通，并且經由S⑶晶體管1442與位線(BL) 1440連通。NAND串1450還包括源極選擇柵極SGS 1449，其連接到多個NAND串的公共源極線1451。位線1440與BLS晶體管1438和BLC (位線箝位)晶體管1428連通，BLC晶體管1428耦合到COMl路徑1426。BLS晶體管1438是高電壓晶體管，其可以使具有低電壓晶體管的感測電路與存儲器陣列的高電壓隔離。在感測期間，BLS是導通的。BLC晶體管可以通過控制其柵極電壓并且在晶體管的漏極上提供諸如Vdd的充分高的電壓來對位線上的電壓進行箝位。 BLC晶體管1428具有源極(S)側和漏極(D)側。針對INV晶體管1430的輸入是針對LAT晶體管1432的輸入的反相，LAT晶體管1432經由pMOS 1432的η阱的端子1434接收電源Vdd。這些晶體管連接到源極地(SRCGRD)節點1436。相似地，針對LAT晶體管1420的輸入是針對INV晶體管1424的輸入的反相，INV晶體管1424經由pMOS 1424的η阱的端子1422接收電源Vdd。在一個路徑中，BLX晶體管1412在COM2路徑1418、COM3路徑1411和QSW晶體管1406之間延伸，QSW晶體管1406接著連接到電源端子1404。在另一路徑中，HLL晶體管1414和XXL晶體管1416在COM2路徑1418和SEN晶體管1410之間延伸，SEN晶體管1410接著連接到電源端子BCP 1408。HLL晶體管1414在感測操作開始時設定SEN節點1454處的初始電壓以建立SEN節點上的電壓。在感測操作中控制XXL、SET和BUS以根據BUS 1468 上的電壓確定在放電時段之后SEN被放電到例如OV還是維持在Vdd。電容器1452可用于通過將處于傳導狀態的晶體管1410控制在導通狀態，允許節點1408與位線連通，來存儲確定是否應有源地將位線偏置在Vbcp處的數據。而且，如下文進一步討論的，對于未選擇的位線，Vbcp從Vdd-AV逐步升高到Vdd可以用作用于確定是否需要關于所選擇的位線的耦合補償的處理的一部分。在一種可能的方法中，Vbcp節點1408連接到開關1402，開關1402選擇提供Vdd處的輸出或驅動電壓的第一電源1401或者提供Vdd-AV處的輸出或驅動電壓的第二電源1403。電源可以例如1.7至2. 5V的范圍中。電源可以是分離的，或者可以提供使用兩個輸出的一個電源。控制信號SW可用于控制開關1402。作為所有感測電路的全局控制的電源和開關可以被設置在感測電路的組的邊緣處。感測電路1490可以被控制為通過Vdd或Vdd- Δ V直接驅動表示未選擇的NAND串的NAND串1450的位線1440，以提供Λ V逐步升壓，使得在不能夠使位線浮動的情況下，提供對所選擇的位線的AV耦合的精確控制。在一個可能的實現方案中，經由開關將公共控制信號SW發送到禁用位線的每個感測電路以選擇1401或1403。可以在各個路徑中將公共的Vdd或Vdd-Λ V提供給未選擇的位線的每個感測電路。注意，晶體管1410在SEN的控制下，確定Vdd還是Vdd-Λ V可以傳遞到位線。
如果Vbcp固定在Vdd，則可以通過nMOS箝位，諸如通過BLC晶體管1428，來控制VBl0 nMOS箝位提供與BLC柵極電壓(Vgs)成比例的電平處的Vbl。通常，BLC箝位可用于在不使位線浮動的情況下設定位線上的電壓。然而，在一些情形中，箝位BLC可以截止。例如，在將位線充電到設定電壓的處理期間，Vbl可以在鄰居位線充電時耦聯。一旦電壓被耦合到設定電壓以上，則當Vgs下降到Vth以下時，BLC晶體管可以截止，使得位線浮動。浮動位線不是在受控電平處驅動的，而是采取基于例如浮動之前的過去的驅動電平的電平，并且實現諸如電容耦合。特別地，如果通過對BLC晶體管1428的柵極進行偏置(例如，分別在Vdd- Δ V+Vth和Vdd+Vth處)來為未選擇的位線提供Vdd- Δ V并且隨后提供Vdd，則當慢編程模式存儲元件的位線被充電到初始電平Vslow時，可以經由來自慢編程模式存儲元件的位線的位線耦合來耦聯未選擇的位線。這可以使BLC晶體管1428截止。如果BLC晶體管1428的柵極電壓超過其閾值電壓(Vth)與其源極電壓(Vbl)之和，則其將是導通的。如果未選擇的位線的電壓升高，則BLC柵極電壓將不足以高到將BLC晶體管保持在導通狀態。·用于解決該浮動問題的一種方法是由提供可切換的供電Vbcp的電源1401或1403分離地控制BLC晶體管的漏極電壓。在最初時，對于未選擇的位線，BLC晶體管的漏極電壓在Vdd- Λ V處，并且當BLC柵極電壓充分高到使BLC用作傳輸門時，這被傳輸到溝道。還可以通過電壓源斜變率來控制預充電峰值電流Icc。BLC晶體管的漏極電壓隨后上升到Vdd。在逐步升高的CLK 1453的幫助下，SEN節點1454逐步升高足夠高到在晶體管1410處使Vdd通過。可以回想，未選擇的位線上的AV可用于有意地將耦合引入到所選擇的位線以減慢它們的編程。對于慢編程模式中的所選擇的位線，SET晶體管1466可以經由晶體管INV 1424、LAT 1420、BLC 1428 和 BLS 1438 向位線 1440 提供 Vslow。COM2 路徑 1418 經由 SET 晶體管1466連接到總線端子1468用于對來自SEN節點1454的數據進行輸入和輸出。SEN節點1454經由電容器1452連接到CLK端子1453。SEN節點1454還經由晶體管1456耦合到INV路徑1462，并且INV路徑1462經由重置(RST_NC0)晶體管1464耦合到總線端子1468。晶體管1456經由STBn晶體管1458耦合到電源節點1460，STBn晶體管1458在感測期間接收選連通號。INV路徑1462還經由STBn晶體管1484和下拉晶體管1486耦合到地。當STBn1458轉到OV時，SEN節點1454可以反轉到INV節點1462。當BUS 1468處于OV時，INV節點1462可以通過晶體管RST_NC0 1464被初始化到0V。另一方面，如果INV節點需要被初始化到諸如Vdd的高電位，則當BUS 1468處于OV時，SEN節點1454將經由路徑XXL 1416和SET 1466初始化到O。在鎖存器1471中，LAT路徑1480是INV路徑1462的反相。LAT 1480經由晶體管1478耦合到電源節點1476，并且經由晶體管1474和RST_PC0晶體管1472耦合到電源節點1470。LAT 1480還經由下拉晶體管1482耦合到地。具有柵極STBn的晶體管1484切斷上拉路徑1456和1468相對下拉路徑1484和1486之間的“飛行”。當INV需要通過RST_NC0路徑1464更新到O時，晶體管RST_POT 1472用于切斷上拉路徑。圖15示出了與圖14的感測電路相關聯的時間線。示出了時間點tO-ΙΙ。時間線并非依據比例繪制。時間線在涵蓋多個迭代的編程操作的單個迭代上延伸，并且一個或更多個驗證操作(未示出)可以跟隨由每個迭代的時間線涵蓋的時段。
各波形與圖14中的相同命名的部件對應。在所示出的時間段中QSW、HLL和XLL=OV0波形1502是BLX/BLC晶體管柵極偏置的電壓。波形1504是SET晶體管柵極偏置的電壓。波形1506是BUS的電壓。波形1508是RST_NC0的電壓。波形1509是感測節點SEN的電壓。波形1510是STBn的電壓。波形1512是INV的電壓。波形1514是CLK的電壓。波形1516是Vbcp。波形1518是未選擇的位線的Vbl。波形1520是具有補償的慢編程模式中的所選擇的位線的Vbl。波形1522是當位線浮動時，具有補償的快編程模式中的所選擇的位線的Vbl。虛線表示浮動電壓。波形1524是當位線接地時，不具有補償的快編程模式中的所選擇的位線的Vbl。通過考慮如下三個代表性的位線可以理解時間線與禁用的或未選擇的存儲元件(第一存儲元件)相關聯的第一位線、與慢編程模式存儲元件(第二存儲元件)相關聯的第二位線、和與快編程模式存儲元件(第三存儲元件)相關聯的第三位線。對于其中在t8處Λ V逐步升高之后Vpass升高的情況，波形1526是所選擇的字線的電壓(Vwl)，并且波形1528是未選擇的字線的電壓。At是Vpass的升高時間。對于其中在t8處Λ V逐步升高之前Vpass升高的情況，波形1527是所選擇的字線的電壓，并且波形1529是未選擇的字線的電壓。波形1530或1531分別是當在t8處Λ V逐步升高之后 或之前Vpass升高時的漏極選擇柵極電壓(Vgsd)。在tl處，RST_NC0變高，允許地處的總線節點1458與INV路徑1462連通，有效地將INV 1462重置到0V。在t2處，SET按照O號到7號感測電路的順序串行地變高。在該實現方案中，諸如感測塊500的公共部分590 (圖6)的一個電路在總線上串行地向八個感測電路(每個感測電路類似于感測模塊580)提供電壓，并且每個感測電路按順序接收SET電壓。對于一些感測電路，當BUS處于O時允許SEN節點1454放電，或者對于其他感測電路，當BUS保持高時允許SEN節點1454不放電。在1510處，STBn變低，并且SEN節點值的反相被保存在INV節點1462處。在t3處，波形1516指示Vbcp從OV升高到Vdd-Λ V，即初始電平。同時，波形1502指示BLX/BLC控制柵極電壓從OV升高到電平Vsg，例如4-5V，其足以高到使BLX/BLC晶體管用作傳輸門，將Vdd-AV傳遞到未選擇的位線(波形1518)。較之其中使用BLC箝位設定Vbl的情況，不存在使未選擇的位線浮動的風險。如所提及的，如果Vblc較低，則位線將被箝位并且浮動。具體地，t3處的CLK的上升使SEN節點1454升壓到高電平以接通SEN晶體管1410，使得在Vdd- Δ V處驅動未選擇的位線。SEN晶體管1410和S⑶1442用作傳輸門。通過包括晶體管1430和1432的地路徑，在t3處對于所選擇的位線，Vbl=OV (波形1520、1522 和 1524)。在t4處，SGD降低到如下電平當Vbl充分低時，其允許漏極選擇柵極導通，允許位線與溝道連通，或者當Vbl充分高時，其允許漏極選擇柵極是不導通的，從而因為溝道從位線切斷而使溝道浮動。在t5處，RST_NC0和INV提供數據傳輸。對于慢編程模式位線，SET晶體管升高到Vslow+Vth,使得當在t6處SET晶體管與位線連通時，Vslow被提供給位線。在t6處，BUS上升到Vdd (波形1506)，并且慢編程模式位線的Vbl上升到Vslow(波形 1520)。
在t7處，在一種選擇中，Vwl (波形1529)隨時間段At開始上升，并且在t8處達到Vpass。如前面在圖13中描述的步驟1309和1310，可以相對于位線浮動時間t8調整Vpass上升時間t7。在t8處，激活Vdd處的電源(波形1516)以驅動未選擇的位線。引起AV逐步升高。控制信號SW可以控制開關1402以選擇Vdd電源1401而非Vdd-AV電源1403。作為結果，慢編程模式存儲元件的位線被較高地耦合(波形1520)。如討論的，這是有利的，因為其抵消了對慢編程模式存儲元件的溝道到浮柵的耦合。向慢編程模式存儲元件的位線提供不能由它們的感測電路以其他形式直接提供的補償。如果例如通過使SRCGND浮動允許快編程模式存儲元件的位線浮動，則這些位線和溝道也被較高地耦合(波形1522)。這也是有利的，因為其抵消了對快編程模式存儲元件的溝道到浮柵的耦合。如果快編程模式存儲元件的位線接地(波形1524)，則它們保持在OV0由于抵消對快編程模式存儲元件的溝道到浮柵的耦合常常不是重要的，因此這是可接 受的。AV是可以針對特定類型的存儲器裝置進行最優設定、以提供期望水平的耦合的設計參數。在實現期望的溝道電位的情況下，將編程脈沖施加到所選擇的字線(波形1527)，并且如預期的那樣在補償溝道到浮柵的耦合的情況下進行編程。在其中沒有早先施加Vpass的情況下,可以在t9處施加Vpass (波形1528),并且在tlO處施加Vpgm (波形1526)。Vsgd可以保持恒定而不像t9或tlO所示的那樣逐步升高。然而，在t9(波形1531，當使用Vwl波形1529和1527時)或tlO (波形1530，當使用Vwl波形1528和1526時)處Vpass升高之后使Vsgd逐步升高具有一些益處，因為Vsgd處于確定能夠從位線傳遞到溝道的電壓的電平處(當Vsgd_Vth>Vbl時，Vchannel=VblX在Vsgd較高的情況下，較大的電壓可以從位線傳遞到溝道，因此將實現更大的減慢。但是，如果Vsgd過高，則這可能引入升壓溝道的漏電，其中Vsgd的功能是切斷溝道和位線之間的連接。溝道電容如此小，使得從溝道到位線的小漏電將是有害的并且導致編程干擾。對于禁用位線逐步升壓，初始Vsgd應足夠低到在Vdd-AV處阻擋從溝道到位線的漏電。在設定Vsgd時必須考慮鄰近字線對S⑶的耦合的效應，以防止升壓溝道的溝道漏電。在溝道升壓之后，位線升高到Vdd。Vsgd也可以升高到Vsgd (初始)+ △ V。由于位線電壓升高到Vdd，這提供了將較大的電壓從位線傳遞到溝道而不用擔心升壓溝道漏電的益處。通常，當施加Vpass時Vsgd需要處于指定電平。Vpass和Vpgm的定時由溝道升壓機制確定。如果Vpass支配溝道升壓,則Vpass升高的時間相對于Vsgd定時是重要的。相似地，如果Vpgm支配溝道升壓,則Vpgm升高的時間相對于Vsgd定時是重要的。Vsgd應充分高，使得位線與所選擇的存儲元件的溝道連通，但是應充分低，使得可以從未選擇的存儲元件的溝道切斷位線。然而，Vsgd可以從t5到t9或tlO低于該指定電平以避免從禁用位線的經由SGD晶體管的漏電壓，并且確保溝道被切斷。而且，可以提供Vpass升高的時間和Vsgd升高的時間之間的延遲，以允許使溝道升壓穩定。關于Vsgd的該控制技術也可以與這里提供的、包括圖16b、17b-d和18b的其他實施例一起使用。來自鄰居溝道的耦合可以影響S⑶晶體管的Vth。通過這種來自未選擇的升壓溝道的耦合，使晶體管導通的Vth可以是較低的。因此，當由于增加的耦合而需要附加的電壓時，SGD晶體管將自動地將較大的電壓從位線傳遞到溝道。由于Vsgd被施加在所有所選擇的漏極晶體管的柵極上，因此如果升壓溝道彼此相挨著，則還可以使升壓溝道泄漏到位線。折衷的解決方案是當位線低時保持Vsgd低,并且當位線電壓高時，升高Vsgd。圖16a示出了替選的感測電路1699。該示例實現方案包括兩個鎖存器并且可以向位線提供三個電壓，即(a) 0V, (b) Vslow、Vslow+comp或Vcomp以及(c) Vdd- A V。參見圖例1691，其指示哪些部件用于設定哪些電壓。一個鎖存器1619包括反相器1620和1622、LAT路徑1621和INT路徑1623，并且另一鎖存器1635包括反相器1634和1632、FLG路徑1629和INV路徑1635。LAT路徑1621是鎖存器1619的非反相側，并且FLG路徑1629是鎖存器1635的非反相側。NAND串1650連接到感測電路，并且包括存儲元件1644、1646和1648，它們分別與例如字線WL63、WL62、…、WLO連通，并且經由S⑶晶體管1642與位線(BL) 1640連通。NAND串1650還包括源極選擇柵極SGS 1649，其連接到多個NAND串的公共源極線1651。位線1640與BLS晶體管1616和BLC晶體管1614連通，BLC晶體管1614具有源極S和漏極 D。BLC晶體管1614連接到BLY晶體管1612，BLY晶體管1612接著連接到總線1624。BLY晶體管1612還經由COM路徑1645連接到FLA晶體管1604，FLA晶體管1604接著連接到FLG晶體管1602。Vdd處的電源節點1600連接到FLG和FLA晶體管。HLL晶體管1606連接到感測(SEN)節點1611，并且在感測操作期間提供初始電壓。SEN節點還經由電容器1609連接到時鐘(CLK)節點1608，并且連接到晶體管1613的柵極。晶體管1613經由STR (選通)晶體管1615連接到總線1624，并且連接到CLK節點1608。總線1624在傳輸門1643之后經由LCO晶體管1618與鎖存器1619連通。總線1624還經由ICO晶體管1626和FCO晶體管1628與鎖存器1635連通。當發生牽涉鎖存器的數據傳輸時，隔離(ISO)晶體管1617可以使包括鎖存器1619和1635的右手側的電路與左手側的電路1699和位線隔離。具體地，ISO晶體管使BUS 1624與COM節點1645隔離。這使從BUS1624到LAT 1621的數據傳輸與從FLG 1629經由BLY 1612和BLC 1614提供的位線偏置隔離，用于更高效的同時操作。對于進一步的信息，參見圖17d中的波形1791。在感測期間，可以提供從FLG 1629經由BLY 1612和BLC 1614到位線BL的位線偏置。例如，通過控制BLC可以提供諸如Vbl=O. 4V的非零偏置。而且，BLY路徑到位線的電壓(例如，0.4V)可以不同于來自BUS (0或Vdd)的電壓。通過STR 1615的路徑而非HLL1606的路徑進行感測。HLL路徑用于通過LAT鎖存器使SEN電壓數字化并且返回SEN。例如，對于2. 5V電壓源，LAT鎖存器可以在I. 2V處有跳變點(trip point)。SEN節點上的電壓可以是0和2. 5V之間的任何值。如果SEN電壓在I. 2V以上，則其將被鎖存到2. 5V。相似地，低于I. 2V的SEN電壓將在LAT鎖存器中被鎖存到0V。這種將連續電壓范圍傳輸到兩個離散電壓的處理被稱為數字化。在這種針對和來自LAT鎖存器的傳輸之后，數字化的電壓將被存儲在SEN節點上。STR路徑用于使用當前感測進行更準確的感測。路徑1641用于通過BUS將lockout數據傳輸到FLG。FLG=O用于禁用，并且INV=O用于編程。路徑1637用于通過FLG pMOS路徑(1602)將位線充電到關于禁用位線的Vdd。ICO 1626保持高以提供快編程模式中的所選擇的存儲元件的固定接地(sol id ground)。對于ICO=OV,路徑1639用于將Iockoutl數據從BUS 1624傳輸到LAT路徑1621。特別地，鎖存器1619具有一個門控裝置，其是LCO晶體管1618。總線1624可以通過LCO 1618將數據傳輸到鎖存器1619的LAT路徑1621。或者，總線可以通過ICO晶體管1626將數據傳輸到鎖存器1635的反相側的INV節點1631，或者經由FCO晶體管1628將數據傳輸到鎖存器1635的正向側的FLG節點1629。對于慢編程模式存儲元件，LCO 1618可以具有柵極電壓Vslow+Vth以提供用于對位線充電的偏置電平Vslow。通常，LCO可以被箝位以獲得期望的供電電壓。作為另一示例，LCO可以具有柵極電壓Vslow+comp+Vth以對慢編程模式存儲元件的位線提供偏置電平Vslow+comp,偏置電平Vslow+comp對溝道到浮柵的稱合進行補償。Vslow可以是例如0. 6-0. 8V,并且Vcomp可以是相當的，例如，0. 2-0. 6V。因此Vslow+comp可以是0. 8-1. 4V。Vfast+comp可以等于快編程模式的Vcomp。
注意，在感測操作期間，從SEN經由STR和FCO傳輸到FLG 1629的數據使其邏輯值跳變。例如，如果SEN=I (高)，則FLG=O (低)。這是具有反相的感測。另一方面，從SEN經由HLL傳輸到LAT 1621的數據不使其邏輯值跳變。例如，如果SEN=I (高)，則LAT=I (高)。這是沒有反相的感測。圖16b示出了與圖16a的感測電路相關聯的編程的時間線。在該示例控制技術中，BLC晶體管1614用于將與Vdd —樣高的電壓從感測電路傳遞到位線，并且以不提供耦合補償的方式操作感測電路。該時間線示出了關于禁用位線的電壓(Vbl (inhibit))、沒有補償的慢編程位線的電壓(Vbl (slow))和沒有補償的快編程位線的電壓(Vbl (fast))。波形1660示出了 BLC晶體管的電壓。波形1662示出了 t0_t2處的BUS 1624到FLG路徑1629的數據傳輸以及t3-t4處的BUS 1624到LAT路徑1621的數據傳輸。波形1664示出了禁用位線的位線電壓(Vbl (inhibit))。當FLG=O時,Vbl (inhibit)被設定為Vdd。波形1666示出7 Vbl (fast)，使用LAT=O (低)將其設定在OV。波形1667示出了 Vbl (slow)，結合FLG=I(高)使用LAT=I (高)將其設定為高，即設定到Vslow。波形1668示出了施加到所選擇的字線的電壓，并且波形1670示出了施加到未選擇的位線的電壓。波形1672示出了施加到ICO晶體管的電壓，其更新鎖存器1635和FLG節點。波形1674示出了施加到LCO晶體管的、用于更新慢編程模式位線的LAT鎖存器的電壓。LCO電壓在t3-t4處上升到滿邏輯電平Vdd更新了 LAT鎖存器。t4和t7之間的LCO電壓將位線電壓供電箝位到諸如Vslow的指定的電平。這里，LCO電壓是將諸如0. 2至I. 4V的電壓傳遞到位線的模擬電壓電平。從t0到t2，FC0 (波形1676)變高，允許進行BUS到FLG的傳輸。從tl到t3，ICO變高。在 t2 處，BLC 上升到 Vdd+Vth,使得 Vbl (inhibit) =VdcL 從 t2 到 t3, Vbl (fast)和Vbl (slow)處于0V。從t3到t4，LCO變高，使得進行BUS到LAT的數據傳輸。在BUS到LAT傳輸期間，從 t3 到 t4, Vbl (fast)和 Vbl (slow)浮動。在 t4 處，Vbl (slow)上升到 Vslow。在t5處,施加Vpass (波形1670),并且在t6處,施加Vpgm (波形1668)。圖17a示出了后繼編程中的、用于感測所選擇的位線以確定是否需要耦合補償的方法。如提及的，所選擇的存儲元件體驗的溝道到浮柵的耦合取決于鄰近的存儲元件的數據式樣。如果同一字線上的相鄰的存儲元件兩者均未被選擇，則較之僅一個相鄰的存儲元件位于同一字線上的情況或者最近的未選擇的存儲元件不與所選擇的存儲元件相鄰的情況，耦合將是較大的。通過感測每個所選擇的位線體驗的實際耦合，可以關于是否提供補償，和/或將提供的補償的水平進行明智的判定。通過引用合并于此的美國專利7，215，574根據一個或全部兩個鄰居位線是否被閉鎖來提供Vbl偏移。給定位線的感測放大器從左側和右側的鄰居位線的感測放大器接收控制信號以確定它們是否被閉鎖。然而，該方法需要附加的電路和布局面積以允許感測放大器彼此連通。這里提供的解決方案克服了這些缺陷。在一種方法中，使未選擇的位線的電壓逐步升高以引入對任何鄰近的所選擇的位線的耦合，并且感測所選擇的位線以確定耦合量。如果耦合量超過閾值，則將指示所選擇的位線應通過使Vbl在編程期間上升指定的量來接收補償的數據存儲在鎖存器或其他位置中。補償可以施加到慢和/或快編程模式位線。 在示例處理中，編程操作開始于步驟1700處。編程操作的迭代開始于步驟1702處。步驟1704包括在使所選擇的位線浮動的同時使未選擇的位線的電壓逐步升高。控制電路可以讀取位線的鎖存器以確定哪些未被選擇，并且指令感測電路升高Vbl。相似地，控制電路可以讀取位線的鎖存器以確定哪些被選擇，并且指令感測電路使位線浮動。步驟1706包括感測所選擇的位線上的電壓以確定來自未選擇的位線的耦合的程度。可以使用任何類型的感測技術，包括電壓或電流感測。步驟1708包括將每個所選擇的位線識別成需要補償或不需要補償。該信息可以存儲在感測電路的鎖存器或另一位置中。需要補償的耦合的閾值電平(T)可以基于當所選擇的位線的一個或更多個相鄰位線未被選擇時實現的耦合量。步驟1710包括通過將需要補償的所選擇的位線的電壓升高到基線電平以上來為它們提供補償。在一種方法中，考慮三種情形(1)相鄰位線兩者均被禁用，(2)僅一個相鄰位線禁用，或者(3)沒有相鄰位線禁用。針對每種情形提供位線偏置。例如，對于第一、第二和第三情況，可以分別使用0. 5V、0. 25V和0V。對于快編程模式，其中Vfast標稱是0V，對于第一、第二和第三情況，分別有Vfast+comp=Vcomp=0. 5V、0. 25V或0V。對于慢編程模式，其中Vslow標稱是0. 6V，對于第一、第二和第三情況，分別有Vslow+comp=l. IV,0. 85V或0. 6V。步驟1712包括在提供補償的情況下向所選擇的存儲元件施加編程脈沖。步驟1714包括對所選擇的位線執行驗證操作。步驟1716包括使達到目標數據狀態的位線閉鎖。在判定步驟1718中，如果存在下一編程迭代，則處理在步驟1702處繼續。如果不存在下一編程迭代，則編程操作在步驟1720處結束。作為示例，參照圖16a的感測電路和圖17b和17c的時間線來進一步解釋圖17a的處理。圖17b示出了與圖16a的感測電路相關聯的用于感測和編程的時間線。注意，這里各圖中的圖表不一定依照比例或者彼此成比例。這是控制感測電路1699以感測是否需要補償并且諸如經由LCO晶體管1618 (BLC晶體管僅是傳輸門)提供這種補償的示例。時間線示出了禁用位線和所選擇的位線的電壓。提供了關于圖16a的感測電路中的相同名稱的部件的波形。在該情況下，當施加Vpgm時，Vbl (波形1734、1736和1737)未浮動。然而，未提供慢和快編程模式兩者。波形1730表示BLC晶體管的柵極電壓。波形1732表示從BUS 1624到FLG路徑1629以及從SEN到LAT路徑1621的數據傳輸。波形1734表示禁用位線的Vbl(Vbl (inhibit))。波形1736表示所選擇的位線的Vbl(Vbl (no comp)),其中通過感測確定不需要補償(comp)。在該情況下，LAT=0。波形1737表示所選擇的位線的Vbl(VbKcomp)),其中通過感測確定需要補償。在該情況下，LAT=1。波形1738表示施加到所選擇的字線的電壓。波形1739表示施加到未選擇的字線的電壓。波形1742表示這樣的電壓其施加到BLZ晶體管的柵極以確定從t5到t6在SEN節點和耦合位線之間的電荷共享，用于感測。波形1744表示施加到CLK節點1608的電壓，其中該電壓逐步升高以增強SEN節點用于感測。波形1746表示這樣的電壓其施加到LCO晶體管的柵極以引起從t7到t8的SNE到LAT的數據傳輸。波形1748表示這樣的電壓其施加到FCO晶體管的柵極以引起從t0到t3的BUS到FLG的數據傳輸。在t0_t3處的BUS到FLG的數據傳輸之后，BLC在t3處上升到Vdd- A V+Vth。結果，Vbl (inhibit)上升到 Vdd-A V。在 t4 處,BLC 上升 A V,達到 Vdd+Vth。結果,Vbl (inhibit)上升到Vdd。如討論的，基于AV和耦合比，禁用位線中的逐步升高的電壓耦合到浮動的所選擇的位線，也使它們的電壓增加。例如，波形1736提供了其中Vbl耦合到在閾值T以下的電平的情況，而波形1737提供了其中Vbl耦合到在閾值T以上的電平的情況。對于波形1736,r是可以使用的第二閾值的示例。可以感測所選擇的位線是否已體驗不同的耦合的閾值水平，在該情況下可以提供相應的不同水平的補償，例如，當存在較大的耦合時提供較大的補償。例如，較低的耦合閾值(T)可以對應于僅一個相鄰的未選擇的位線，在該情況下 在編程期間施加第一位線偏置，并且較高的耦合閾值(T’)可以對應于兩個相鄰的未選擇的位線，在該情況下在編程期間施加較高的第二位線偏置。通過感測電路提供不同的補償電壓，并且可能需要更多的與LAT鎖存器1619和LCO晶體管1618相似的鎖存器電路。為了簡化，圖16a中所示的電路不能提供多于一個補償電壓。相反地，圖14和15中所示的電路和時間線可以提供覆蓋從0到實現全補償所需的最大電壓的電壓范圍的連續補償電壓。下文進一步討論的圖17c中提供的方法提供了更多的受控和數字化補償，而在編程期間沒有不受控的耦合。虛線表示浮動電壓。從t5到t6，BLZ晶體管接通用于感測。通過LAT=H (高)將耦聯在T以上的位線鎖存，并且通過LAT=O (低)將不耦聯在T以上的位線鎖存。圖16a中的LAT路徑162的更新是經由HLL1606、IS0 1607和LCO 1618實現的，這與STR (選通)路徑1615不同，用于防止數據極性翻轉。感測可以使用例如用于確定在與電容器1609連接的SEN節點161和位線電容之間是否出現電荷共享的技術。電容器的電壓將基于BLZ晶體管接通或斷開而分別改變或不改變。如果位線電平低于由BLZ晶體管設定的閾值(T)(T+Vth)，則具有小電容的SEN節點將處于與位線電壓相同的電平。如果位線電壓高于T閾值，則將SEN留在Vdd處，即其預充電電平。在一種可能的方法中，可以向BLZ晶體管1610或另一晶體管提供柵極電壓T+Vth，使得當具有位線到位線的耦合的Vbl小于或等于T時，BLZ晶體管是導通的，或者當具有位線到位線的耦合的Vbl大于T時，BLZ晶體管是不導通的。電容器1609在最初時被充電到Vdd0例如，如果T=O. 8V，則可以利用0. 8V加上晶體管的Vth (例如，IV)、即總共1.8V來對BLZ晶體管進行偏置。如果位線耦聯到0. 9V，則BLZ晶體管從感測電路切斷位線(由于I. 8-1. 0<0. 9)。當感測節點被充電到諸如Vdd的電壓時，由于BLZ晶體管是不導通的，因此該電壓將保持。當電容器的電壓未顯著下降時，可以確定BLZ晶體管是不導通的。另一方面，如果位線耦聯到0. 7V，則BLZ晶體管將是導通的，使得位線可以與感測電路連通(由于1.8-1.0>0. 7)，并且由于位線電容比電容器1609的電容高得多，因此感測節點電壓將顯著下降到等于Vbl。
在t8處，不需要補償的位線被拉到地(波形1736)，并且通過提供在Vth+補償電平處的LCO晶體管的控制柵極，在指定的補償電平處(波形1737)對需要補償的位線進行預充電。因此，當施加Vpgm時，在一個電平處，例如，在OV (波形1736)處提供未耦聯到閾值T的所選擇的非易失性存儲元件的各個位線的電位，并且在另一較高的電平處，例如，在Vcomp (波形1737)處提供耦聯到閾值T的所選擇的非易失性存儲元件的各個位線的電位。在t9處將Vpass施加到字線，并且在tlO處將Vpgm施加到所選擇的字線。當施加Vpgm時，位線不浮動，但是有利地將位線設置在指定電平處。在這種方法中，當未使用慢編程模式時，所選擇的位線通常指并且可以是例如快編程模式位線。當施加Vpgm時，當不需要補償時Vbl有利地在OV (波形1736)處，并且當需要補償時，Vbl有利地在指定的非零 電平(波形1737)處。圖17c示出了與圖16a的感測電路相關聯的用于感測的時間線。這是控制圖16a的感測電路1699以感測是否需要補償并且諸如經由LCO晶體管1618提供這種補償的另一示例。時間線包括禁用位線的電壓、具有和沒有補償的快編程位線的電壓、以及具有和沒有補償的慢編程位線的電壓。該實施例使V(slOW+COmp)浮動(波形1762)，而所有三個其他的電壓被有源地偏置在例如0V、Vslow和Vcomp (=Vfast+comp=OV)處。這是當感測電路不允許在不同電平處驅動所有位線時選擇將驅動哪些位線以及將使哪些位線浮動的設計權衡的示例。具體地，當未指示補償時，該技術選擇驅動慢編程模式位線，并且當指示補償時，該技術選擇使慢編程模式位線浮動。該技術還選擇在一個電平處驅動快編程模式位線，不論是否需要補償。下文進一步討論的圖17d提供了替選的技術。注意，如示例實現方案中討論的可以通過感測指示補償，或者通過其他手段指示補償。例如，從控制數據可以獲知所選擇的和未選擇的位線的位置。前面討論的美國專利7，215，574提供了一種可能的方法，其中感測放大器交換指示位線被選擇還是未被選擇的控制數據。另一方法是基于中央控制對未選擇的位線與每個所選擇的位線的接近度的了解，使中央控制向每個感測電路提供直接設定補償水平或者沒有補償的數據。對于四種位線情況，鎖存器條件如下。在第一情況下，對于禁用位線(波形1754)，FLG=O并且LAT=I。在第二情況下，對于經補償的位線(波形1758或1762)，FLG=I并且LAT=I0對于具有補償的慢編程模式位線,LCO將是Vslow+comp+Vth。從t8到t9對位線充電。在第三情況下，對于Vbl (slow)(波形1760)，FLG=I并且LAT=I。當在tlO之后對位線充電時，對于慢編程模式位線，LCO將處于Vslow+Vth。此時，經補償的位線在放電時段中放電到OV或者保持在經補償的電平(波形1758)或者略微耦聯到Vslow+comp+ (波形1762)。在第四情況下，對于接地位線(波形1756)，FLG=I并且LAT=0。波形1750表示BLC晶體管的柵極電壓。波形1752表示從tO到t3的從BUS 1624到FLG路徑1629的數據傳輸、從t7到t8的從SEN節點1611到LAT路徑1621的數據傳輸、以及從t9到tlO的從BUS 1624到LAT路徑1621的數據傳輸。波形1754表示Vbl (inhibit)。波形1756表示Vbl (fast)，其中通過感測未指示補償。在該情況下，LAT=O0波形1758表示快編程模式位線的Vbl (Vbl (fast+comp)=OV),其中通過感測指示需要補償,但是對于其中Vth遠離目標Vth的情況，當LAT被第二次更新時經補償的電壓被放電。波形1760表示慢編程模式位線的Vbl (Vbl (slow))，其中通過感測未指示補償。通過將LCO柵極設定到Vslow+Vth,從tlO到tl3, Vbl (slow) =Vslow。波形1762表示所選擇的慢編程模式位線的Vbl (Vbl (slow+comp)),其中通過感測指示需要補償。波形1764表示施加到所選擇的字線的電壓。波形1766表示施加到未選擇的字線的電壓。波形1767表示施加到HLL晶體管1606的電壓。波形1768表示施加到ICO晶體管的柵極以在FLG被設定到Vdd的情況下將非禁用位線保持在地的電壓。波形1770表示施加到BLZ晶體管的柵極以從t5到到t6對用于感測的電容器1609放電的電壓。波形1772表示施加到CLK節點1608以使SEN節點升壓用于更新LAT的電壓。波形1774表示施加到LCO晶體管的柵極的電壓。從t7到t8，LC0引起BUS到LAT的數據傳輸。從t8到113，LCO被設定成提供期望的Vbl。例如，LCO被設定在用于對編程模式位線進行補償的電平處。波形1776表示施加到FCO晶體管的柵極以在FCO為高時引起BUS到LAT的數據傳輸的電壓。在t0_t3處的BUS到FLG的數據傳輸之后，BLC在t3處上升到Vdd- A V+Vth。結果，Vbl (inhibit)上升到 Vdd-A V。在 t4 處,BLC 上升 A V,達到 Vdd+Vth。結果,Vbl (inhibit)上升到Vdd。基于AV和耦合比，禁用位線中的電壓上升耦合到浮動的所選擇的位線Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過閾值的針對Vbl (fast)的 小的稱合量被示出作為示例。同樣作為示例，基本上沒有稱合影響Vbl (slow)。虛線表示浮動電壓。從t4到t5，HLL為高以將SEN節點充電到Vdd。從t5到t6，BLZ晶體管接通(使其導通)用于感測，并且從t7到t8，HLL為高以引起用于設定鎖存器1619的SEN到LAT的傳輸。在t8處，未指示補償的Vbl (fast)位線被拉到地(波形1756)。在t8_t9處，在Vbl(slow)位線接地(波形1760)的同時，在指定電平處對位線1758和1762進行預充電。LCO 被設定在 Vslow+comp+Vth 處以提供 Vbl (slow+comp) =Vslow+comp。從 t9_tl0, LCO逐步下降到Vdd+Vth(>Vslow+Vth)以執行從BUS到LAT的數據傳輸。在tlO處,Vbl (fast+comp)也被充電到地，并且由于LCO=VsIow+Vth, Vbl (slow) =Vslow。注意,在tlO處Vbl (slow)的增加I禹聯 Vbl (slow+comp)。例如，如討論的，對于(I)相鄰位線兩者均禁用，(2)僅一個相鄰位線禁用，或者(3)沒有相鄰位線禁用，Vbl (slow+comp)可以分別是I. IV,0. 85V或0. 6V在til處將Vpas施加到字線，在tl2處將Vpgm施加到所選擇的字線。在該情況下，當施加Vpgm時，Vbl (slow+comp)位線浮動,而其他位線不浮動。因此，當施加Vpgm時,在OV處提供未稱聯到閾值T的Vbl (fast),在Vslow處提供未稱聯到閾值T的Vbl (slow),并且在Vslow+comp或Vslow+comp+處提供未稱聯到閾值T 的 Vbl (slow+comp)。Vslow+comp+ 表不由于 Vbl (slow)在 tlO 處從 OV 逐步升高到 Vslow(波形1760)引起的來自Vslow+comp的稱聯。該稱聯對于數據式樣是特定的。圖17d示出了與圖16a的感測電路相關聯的感測的另一時間線。這是控制圖16a的感測電路1699感測是否需要補償并且提供這種補償的另一示例。時間線包括禁用位線的電壓、具有和沒有補償的快編程位線的電壓、以及具有和沒有補償的慢編程位線的電壓。該實施例使禁用位線浮動，而三個其他的電壓被有源地偏置(例如，偏置在OV、Vbl (slow)和 Vbl(slow+comp)處)。這是當感測電路不允許在不同電平處驅動所有位線時選擇將驅動哪些位線以及將使哪些位線浮動中的設計權衡的另一示例。具體地，當未指示補償時，該設計選擇在一個電平處驅動慢編程模式位線，并且當指示補償時，該設計選擇在另一電平處驅動慢編程模式位線。該技術還選擇在一個電平處驅動快編程模式位線。該技術使Vbl (inhibit)浮動。應用如下步驟(a)感測浮動位線，并且將感測結果鎖存在FLG而非LAT中。利用來自BUS的慢編程信息對LAT進行更新。使用隔離晶體管ISO 1617使BUS和LAT之間的數據傳輸操作與位線充電操作隔離，使得可以同時執行這兩個操作。(b)通過接通(使其導通)HLL和LCO (晶體管)利用LAT數據對SEN節點進行更新。(c)對于慢編程模式位線，將BLC降低到Vslow+comp+Vth,設定LC0=Vslow+Vth,并且將位線充電到該電壓。(d)開始使字線電壓斜變以執行編程。對于四種位線情況，鎖存器條件如下。在第一情況下，對于禁用位線(波形1782)，FLG=O并且LAT=I,并且在t4和t8之間禁用位線被充電到Vdd。在第二情況下，對于經補償的位線(波形1784和1786)，在t8之后FLG=O并且LAT=I。在t8之后，對于具有補償的慢編程模式位線，BLC=VsIow+comp+Vth。在第三情況下,對于沒有補償的慢編程模式位線(波形1785)，FLG=1并且LAT=1。對于沒有補償的慢編程模式位線，LC0=Vslow+Vth。在tlO之后對位線充電。此時，經補償的位線被放電到OV并且禁用位線略微耦聯。慢編程位線和slow+comp位線兩者都被有源地偏置以避免耦合。在第四情況下，對于接地位線(波形1783)，FLG=I 并且 LAT=O。波形1780表示BLC晶體管的柵極電壓。波形1781表示從t0到t3的從BUS1624到FLG路徑1629的數據傳輸、從t5到t6的從BUS到LAT路徑的數據傳輸、以及從t7到t8的從SEN節點到FLG路徑的數據傳輸。使用與圖17c相似的波形名稱，波形 1782 表示 Vbl (inhibit)，波形 1783 表示 Vbl (fast)，其中 LAT=O,波形 1784 表示Vbl (fast+comp),并且波形1785表示Vbl (slow)。通過將LCO柵極設定到Vslow+Vth,在t8之后 Vbl (slow) =Vslow。波形 1786 表不 Vbl (slow+comp)。波形1787表示施加到所選擇的字線的電壓。波形1788表示施加到未選擇的字線的電壓。波形1789表示施加到STR晶體管1615的電壓。波形1790表示施加到BLL晶體管的柵極的電壓。波形1791表示施加到ISO晶體管的柵極的電壓。波形1792表示施加到ICO晶體管的柵極的電壓。波形1793表示施加到BLZ晶體管的柵極以從t5到t6使用于感測的電容器1609放電的電壓。波形1794表示施加到CLK節點1608的電壓。波形1795表示施加到LCO晶體管的柵極的電壓。從t5到t6，LCO引起BUS到LAT的數據傳輸。從t9到tl3，LCO被設定成提供期望的Vbl。波形1796表示施加到FCO晶體管的柵極以在FCO為高時引起BUS到FLG和SEN到FLG的數據傳輸的電壓。在t0_t3處的BUS到FLG的數據傳輸之后，BLC在t3處上升到Vdd- A V+Vth。結果，Vbl (inhibit)上升到 Vdd-A V。在 t4 處,BLC 上升 A V,達到 Vdd+Vth。結果,Vbl (inhibit)上升到Vdd。基于AV和耦合比，禁用位線中的電壓上升耦合到浮動的所選擇的位線Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過閾值的針對Vbl (fast)的小的稱合量被示出作為示例。同樣作為示例，基本上沒有稱合影響Vbl (slow)。虛線表示浮動電壓。從t5到t6使BLZ晶體管接通用于感測。從t6到t7，HLL和ISO變高以根據LAT鎖存器更新SEN節點。從t7到t8，STR為高以引起SEN到FLG的傳輸。在鎖存器更新BUS — FLG,BUS — LAT和SEN — FLG期間，反向連接的反相器1622和1632(圖16a)被禁止以避免沖突。在SEN根據LAT 1619更新期間，反向連接的反相器1622有效以確保在LAT=O的情況下LAT將覆寫SEN。、
在t8處,對于具有補償的慢編程模式位線,BLC被設定在Vslow+comp+Vth處,使得在波形1786處提供Vslow+comp。對于具有補償的快編程模式位線，通過LAT=O將位線放電到地。LCO被設定在Vslow+Vth處,使得在波形1785處提供Vslow。未指示補償的Vbl (fast)位線被拉到地(波形1783)。由于Vbl (slow)(波形1785)和Vbl (slow+comp)(波形1786)在t8的逐步升高，Vbl (inhibit)(波形1782)可以I禹聯到大于Vdd的電平Vdd+。在til處將Vpas施加到字線，在tl2處將Vpgm施加到所選擇的字線。在該情況下，當施加Vpgm時，Vbl (inhibit)位線浮動,而其他位線不浮動。注意，如果圖16a被修改成如圖14中所示的包括Vdd-AV和Vdd處的電源，則可以修改與圖16a的感測電路相關的圖16b、17b-d的時間線的技術。在該情況下，BLC可以被設定為高以將Vdd-A V和Vdd傳遞到位線而非使用BLC對位線電壓箝位。
圖18a示出了另一替選感測電路1899。在該電路中，驅動電壓用于具有補償的慢編程模式位線。相似的雙電壓驅動技術也可以在圖14中所示的感測電路中實現。感測電路1899與圖16a的電路相同，除了添加了晶體管1807、電源節點1805以及在Vslow+comp處提供輸出的電源1803。Vcomp可以在例如0. 2-0. 6V的范圍內可調，并且Vslow可以在例如0. 2-0. 8V的范圍內可調,使得Vslow+comp可以在0. 4-1. 4V的范圍內可調。圖18a中的編號相同的兀件對應于圖16a中的兀件。通過使用一個或更多個電源來驅動所選擇的位線，較之使位線浮動的技術可以精確地設定電平。電源1803可以稱合到位線,使得在指定電平Vslow+comp處驅動所選擇的位線，除了補償溝道到浮柵的耦合之外，這為慢編程模式提供了適當的Vbl。此外，對于沒有補償的慢編程模式位線，可以通過向LCO晶體管1618施加Vslow+Vth來向位線提供Vslow,使得在路徑1825上提供Vslow并且Vslow稱合到位線。另一選擇是除了路徑1825上的Vslow之外，將來自另一電源的Vcomp連接到位線，而非將電源1803連接到位線。參見圖例1891，其指示哪些部件用于設定哪些電壓。通過適當地控制感測電路1899，可以由電源Vslow+Vcomp直接驅動位線1640和表示所選擇的NAND串的NAND串1650的溝道。在該情況下，可以在沒有使位線浮動的風險的情況下提供對位線的精確控制。可以如下操作感測電路以提供四個電源。a)將lockout數據傳輸到FLG鎖存器1635。b)如果FLG=O用于禁用位線，則將位線預充電到Vdd-AV (由BLC電壓控制)；在ICO=H (高)以通過INV下拉時，其他位線是固定GND。c)在FLG=I的情況下斷開ICO以使位線浮動；增加BLC電壓以傳遞Vdd。d)在位線耦聯之后；接通BLZ以執行電壓感測并且將結果存儲在具有電容器的SEN節點上。通過CLK節點使感測結果升壓以確保其足夠高到針對補償的情況將LAT設定為聞。e)在LAT處使感測結果從模擬電壓變換成數字電平。數字化電壓被傳輸回SEN節點并且被存儲以備未來使用。因此，所選擇的位線的感測電壓被感測、數字化并存儲，并且隨后當施加Vpgm時，響應于所存儲的數據，在基于感測的各個電平處提供所選擇的位線的電壓。如果LAT=I,則提供耦合補償；如果LAT=O,則不提供耦合補償。使用電容器1609保存數據。f)通過BUS將Iockoul數據從數據鎖存器傳輸到LCO鎖存器。g)僅當LAT=O時接通HLL以更新SEN節點。h) Vbcp節點1805從浮動變為偏置電壓以提供補償電壓Vcomp+Vslow。Vslow可以由LCO提供。i)(在OV、Vslow、Vslow+comp和Vdd處)有源地向位線提供四個不同的位線電壓，其中每個位線被偏置到四個電壓之一。使字線電壓斜變以開始編程。圖18b圖示了與圖18a的感測電路相關聯的用于感測和編程的時間線。這是控制感測電路1899感測是否需要補償并且經由專用電源提供這種補償以提供精確控制的另一示例。時間線包括禁用位線的電壓、具有和沒有補償的快編程位線的電壓、以及具有和沒有補償的慢編程位線的電壓。 通常，t0-t3是其中從感測電路切斷位線的閉鎖時段，t3-t4是位線預充電時段，t4-t7是其中感測來自鄰居位線的耦合的感測時段，t7-t8、t9-tl0以及tl2-tl3是數據傳輸時段，并且tl3-tl6是其中對位線充電并且進行編程的時段。波形1860表示BLC晶體管的柵極電壓。波形1862表示tO到t3之間的從BUS1624到FLG節點1629的數據傳輸、在t7到t8之間的從SEN節點1611到LAT節點1621的數據傳輸、在t9到tlO之間的從LAT節點回到SEN節點以將SEN更新到數字電平的數據傳輸以及在til到tl2之間的從BUS 1624到LAT節點1621的數據傳輸。波形1864表示Vbl (inhibit)。波形 1866 表不 Vbl (fast),其中 LAT=O 波形 1868 表不 Vbl (fast+comp)。波形1870表示Vbl(slow)。從tl3到tl6通過BLC控制Vbl(slow)。波形1872表示Vbl (slow+comp)。波形1874表示施加到所選擇的字線的電壓。波形1876表示施加到未選擇的字線的電壓。波形1878表示施加到ICO晶體管的柵極的電壓。波形1880表示施加到BLZ晶體管的柵極以從t5到到t6對用于感測的電容器1609放電的電壓。波形1882表示施加到CLK節點1608的電壓。CLK信號在t7到t9之間在位線耦合感測期間逐步升壓并且再一次被需要用于使SEN升壓，使得晶體管1807變為導通，將Vbcp傳遞到位線。波形1884表示施加到LCO晶體管的柵極以引起從t7到t8的SEN到LAT的數據傳輸，從t9到tlO的LAT到SEN的數據傳輸以及從til到tl2的BUS到LAT的數據傳輸，并且在tl3之后向位線提供慢編程電壓的電壓。在tl3之后LC0=VsloW+Vth以向沒有補償的慢編程模式存儲元件的位線提供Vslow。波形1886表示施加到FCO晶體管的柵極以在FCO為高時引起BUS到FLG的數據傳輸的電壓。波形1888表示施加到HLL晶體管的柵極以首先在時段t7-tl0期間將感測結果從SEN傳輸到LAT鎖存器并且從LAT傳輸到SEN節點，并且隨后從tl2到tl3在LAT=O時在不需要補償的情況下使SEN節點放電的電壓。HLL晶體管用于進出SEN電容器1609的數據傳輸。在將感測數據從SEN傳輸到LAT之后，正被鎖存的LAT信號是數字信號，并且在t9到tlO之間被傳輸到電容器上的動態鎖存器上。通過將HLL設定成高，在SEN處保存Vdd。如果不需要補償，則電容器處于0V。如果需要補償，則電容器將存儲Vdd。SEN節點1611連接到電容器，并且當SEN為高時使晶體管1807變為導通以將節點1805連接到位線，或者當SEN為低時使晶體管1807變為不導通以使Vbcp節點1805從位線斷開連接。晶體管1807具有連接到節點1805和電源1803的漏極、連接到位線的源極、以及連接到感測節點1611的柵極。當FLG=O時，FLG將向位線提供Vdd。從tl2到tl3, LAT將僅提供Vslow并且電源1803將向位線提供Vslow+comp。tl2_tl3的Iockoutl傳輸指示位線是否處于慢編程模式。這里，利用新數據對LAT進行不止一次刷新。在Iockoutl傳輸結束時，在tl2-tl3,對于fast+comp的情況，SEN再次被刷新以將SEN放電到O。接收Vslow的位線仍具有LAT=I。
對于禁用位線，FLG=O, LAT=I并且SEN=I,其中晶體管FLG 1602向位線提供Vdd。對于沒有補償的快編程模式位線，FLG=I, LAT=O并且SEN=O,其中LAT鎖存器1619向位線提供地。對于沒有補償的慢編程模式位線，FLG=1，LAT=I并且SEN=O,其中LAT鎖存器1619提供Vslow。對于具有補償的慢編程模式位線，FLG=I, LAT=I并且SEN=I,其中SEN晶體管1807提供Vslow+comp。LAT將僅通過LCO晶體管控制向位線提供Vslow。因此，有三個數據鎖存器保持數據，即FLG、LAT和電容器。基于這三個值，可以設定位線電壓。在所有位線電壓建立之后，在tl3處開始，執行升壓和編程。同時，LAT=OV還將位線下拉到地。因此，將感測節點刷新成等于零確保了不會將Vcomp施加在位線上。經補償的位線僅必須放電到地,但是通過LAT=OV激活放電路徑。對于放電路徑，必須經由反相器或地晶體管，但是Vcomp電源1803僅是電壓源。即使感測節點已處于0V，這仍不能保證位線將被放電到零，因此放電必須經由LAT晶體管。注意，第一和第二 HLL脈沖具有不同的幅度，但這不是必需的。不同的幅度可用于在轉移感測節點以傳遞Vdd時傳遞Vdd。但是當SEN僅被放電到地時，對于HLL不需要高電壓。例如，當傳遞Vdd時，HLL僅需要處于Vdd+Vth。通常Vth約為IV。如果Vdd=2. 5V，則HLL=3. 5V。當HLL是低電壓晶體管時，這可以引起HLL上的某種應力。可以使用可切換的電壓，使得當希望傳遞Vdd時，可以在HLL上使用3. 5V，但是如果僅希望傳遞0V，則可以使用2. 5V以減少HLL晶體管上的應力。波形1890表示當SEN節點在感測期間未被放電時的SEN節點處的電壓，并且波形1892表示當SEN節點在感測期間或者更新期間被放電時的SEN節點處的電壓。波形1894表示當Vbcp上升到Vslow+comp時，圖18a中的節點1805處的電壓。在t0_t3處的BUS到FLG的數據傳輸之后，BLC在t3處上升到Vdd- A V+Vth。結果，Vbl (inhibit)上升到 Vdd- A V。在 FLG=O 的情況下由 FLG路徑 1629 提供 Vbl (inhibit)。同時 LAT=I (高)。在 t4 處，BLC 上升 A V，達到 Vdd+Vth。結果，Vbl (inhibit) =VdcL 根據A V和I禹合比，禁用位線中的電壓上升I禹合到浮動的Vbl (fast+comp)和Vbl (slow+comp),增加了它們的電壓。不超過閾值的針對Vbl (fast)的小的耦合量被示出作為示例。同樣作為示例，基本上沒有稱合影響Vbl (slow)。虛線表示浮動電壓。從t5到t6, BLZ晶體管接通用于感測。在t8處未指示補償的Vbl (fast)位線被拉到地(波形1866)，而在tl3處指示補償的Vbl (fast+comp)位線被拉到地(波形1868)。在tl3_tl6處在指定電平處對位線進行預充電。對于波形1870，當由于感測操作的放電時段中的感測節點的顯著放電引起SEN=O(低)時，這指示耦合是低的，使得不需要補償。因此，SEN=低致使晶體管1807不導通，使得從電源節點1805從位線切斷。另一方面，當由于放電時段中的感測節點的不明顯的放電引起SEN=高時，這指示耦合是高的，使得需要補償。因此，SEN充分高以致使晶體管1807導通，使得電源節點1805連接到位線。在SEN和LAT兩者均為高的情況下，存在提供給位線的兩個電壓。一個電壓是來自LCO路徑的Vslow，并且另一個來自晶體管1807。由于電源Vbcp=Vslow+comp,其高于Vslow,因此LCO晶體管將處于斷開(不導通)條件。最終，僅存在提供位線電位的來自Vbcp的一個電源。當SEN=低時，LCO向位線提供Vslow。對于波形1872，設定SEN=I (高)以使晶體管1807導通，用作傳輸門，使得電源節點1805耦合到位線。對于波形1866和1868，設定SEN=O (低)以使晶體管1807不導通，使得從位線切斷電源節點1805。再者，LAT=O并且FLG=1。在tl4處將Vpass施加到字線，并且在tl5處將Vpgm施加到所選擇的字線。有利地，當施加Vpgm時除了位線將浮動之外不用關注其他。為了精確控制，在指定電平處驅動位線，包括具有或沒有補償的慢編程模式。注意，如果圖18a被修改成如圖14中所示的包括Vdd-A V和Vdd處的電源，則可以修改涉及圖18a的感測電路的圖18b的時間線的技術。在該情況下，BLC可以被設定為高以將Vdd-A V和Vdd傳遞到位線而非使用BLC對位線電壓箝位。相似地,如圖18a中所 示，可以修改圖14和16a的感測電路以包括Vcomp處的電源。在一個實施例中，一種存儲系統，包括存儲器陣列，所述存儲器陣列包括存儲元件集合和相關聯的字線集合，所述字線集合包括所選擇的字線，所述存儲元件集合包括與所選擇的字線連通的第一存儲元件和第二存儲元件；第一位線和第二位線，分別與所述第一存儲元件和所述第二存儲元件相關聯；以及一個或更多個控制電路，為了執行多迭代編程操作的迭代，所述一個或更多個控制電路執行以下操作(a)將初始電平處的電源連接到所述第一位線以將所述第一位線的電壓預充電到所述初始電平，所述初始電平防止所述第一存儲元件的編程，同時將所述第二位線預充電到為所述第二存儲元件提供慢編程模式的電平，以及(b)隨后(i)將逐步升高的電平處的電源連接到所述第一位線，同時使所述第二位線浮動，所述第一位線的所述逐步升高的電平和所述初始電平之間的差引起對所述第二位線的電容耦合，其使所述第二位線的電壓升高，從而減慢所述第二存儲元件的編程，以及(ii)當所述第二位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。在另一實施例中，提供了一種用于在存儲系統中編程的方法，包括針對存儲元件集合執行多迭代編程操作的迭代，所述存儲元件集合包括與第一位線和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線和所選擇的字線連通的第二存儲元件，執行迭代包括將初始電平處的電源連接到所述第一位線以將所述第一位線的電壓預充電到所述初始電平，所述初始電平防止所述第一存儲元件的編程，同時將所述第二位線預充電到為所述第二存儲元件提供慢編程模式的電平；以及隨后(i)將逐步升高的電平處的電源連接到所述第一位線，同時使所述第二位線浮動，所述第一位線的所述逐步升高電平和所述初始電平之間的差(AV)引起對所述第二位線的電容耦合，其使所述第二位線的電壓升高，從而減慢所述第二存儲元件的編程，以及(ii)當所述第二位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。在另一實施例中，一種存儲系統包括存儲元件集合，其與字線集合(WL0-WL3)連通，所述存儲元件集合包括與第一位線和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線和所選擇的字線連通的第二存儲元件；一個或更多個控制電路，為了執行多迭代編程操作的迭代，所述一個或更多個控制電路將編程脈沖施加到所選擇的字線并且同時(a)在防止所述第一存儲元件編程的電平處，提供所述第一位線的電壓，(b)當未指示所述第二位線的耦合補償時，在為所述第二位線提供沒有耦合補償的慢編程模式的電平處提供所述第二位線的電壓，以及(C)當指示所述第二位線的耦合補償時，將為所述第二位線提供具有耦合補償的慢編程模式的電平處的電源連接到所述第二位線。在另一實施例中，一種用于在存儲系統中編程的方法，包括針對存儲元件集合執行多迭代編程操作的迭代，所述存儲元件集合與字線集合連通，所述存儲元件集合包括與第一位線和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線和所選擇的字線連通的和第二存儲元件；執行迭代包括將編程脈沖施加到所選擇的字線并且同時在防止所述第一存儲元件編程的電平處，提供所述第一位線的電壓；當未指示所述第二位線的耦合補償時，在為所述第二位線提供沒有耦合補償的慢編程模式的電平處提供所述第二位線的電壓；以及當指示所述第二位線的耦合補償時，將為所述第二位線提供具有耦合補償的慢編程模式的電平處的電源連接到所述第二位線。前面的詳細描述是出于說明和描述的目的而進行的。并非旨在是無遺漏的或者限 于所公開的準確形式。考慮到以上教導，許多修改和變化是可能的。所描述的實施例被選擇的目的是最佳地說明本技術的原理及其實際應用，從而使本領域技術人員能夠在各種實施例中通過適于預期特定用途的各種修改來最佳地利用本技術。本技術的范圍應由所附權利要求來限定。
權利要求
1.一種存儲系統，包括 存儲器陣列(400)，所述存儲器陣列包括存儲元件集合和相關聯的字線集合(WL0-WL3)，所述字線集合包括所選擇的字線，所述存儲元件集合包括與所選擇的字線連通的第一存儲元件和第二存儲元件； 第一位線和第二位線(406，407)，分別與所述第一存儲元件和所述第二存儲元件相關聯；以及 一個或更多個控制電路(510，550)，為了執行多迭代編程操作的迭代，所述一個或更多個控制電路執行以下操作(a)將初始電平(Vdd-Λ V)處的電源(405，1403)連接到所述第一位線以將所述第一位線的電壓預充電到所述初始電平，所述初始電平防止所述第一存儲元件的編程，同時將所述第二位線預充電到為所述第二存儲元件提供慢編程模式的電平(Vslow)，以及(b)隨后(i )將逐步升高的電平(Vdd)處的電源(405，1401)連接到所述第一位線，同時使所述第二位線浮動，所述第一位線的所述逐步升高的電平和所述初始電平之間的差(△ V)引起對所述第二位線的電容耦合，其使所述第二位線的電壓升高，從而減慢所述第二存儲元件的編程，以及(ii)當所述第二位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。
2.根據權利要求I所述的存儲系統，其中所述存儲元件集合包括與第三位線(408)連通的第三存儲元件，所述第三存儲元件處于快編程模式，并且當所述逐步升高的電平處的電源連接到所述第一位線時，所述一個或更多個控制電路使所述第三位線浮動，所述第一位線的所述逐步升高電平和所述初始電平之間的差(AV)引起對所述第三位線的電容耦合，其使所述第三位線的電壓升高，從而減慢所述第三存儲元件的編程，其中當所述第三位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。
3.根據權利要求I或2所述的存儲系統，其中所述存儲元件集合包括與第三位線連通的第三存儲元件，所述第三存儲元件處于快編程模式，并且當所述逐步升高的電平處的電源連接到所述第一位線并且編程脈沖被施加到所選擇的字線時，所述一個或更多個控制電路將所述第三位線接地。
4.根據權利要求I或2所述的存儲系統，其中 所述存儲元件集合包括與第三位線連通的第三存儲元件，所述第三存儲元件處于快編程模式，并且為了執行迭代，一個或更多個控制電路在編程脈沖被施加到所選擇的字線之后通過針對數據狀態的目標驗證電平驗證所述第二存儲元件來執行驗證操作，并且針對所述數據狀態的偏移驗證電平來驗證所述第三存儲元件。
5.根據權利要求I至4中任一項所述的存儲系統，其中，為了執行迭代，在所述第二位線開始浮動之前，所述一個或更多個控制電路升高所述字線集合中的未選擇的字線上的通過電壓。
6.根據權利要求I至4中任一項所述的存儲系統，其中，為了執行迭代，在所述第二位線開始浮動之后，所述一個或更多個控制電路升高所述字線集合中的未選擇的字線上的通過電壓。
7.根據權利要求I至4中任一項所述的存儲系統，其中漏極選擇晶體管(SGD)設置在所述第二存儲元件和所述第二位線之間，并且為了執行迭代，所述一個或更多個控制電路升高所述字線集合中的未選擇的字線上的通過電壓，并且在相對于通過電壓升高的時間的指定延遲之后，使所述漏極選擇柵極的柵極電壓(Vsgd)逐步升高。
8.一種用于在存儲系統中編程的方法，包括 針對存儲元件集合(400)執行多迭代編程操作的迭代，所述存儲元件集合與字線集合(WL0-WL3)連通，所述存儲元件集合包括與第一位線(406)和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線(407)和所選擇的字線連通的第二存儲元件，執行迭代包括 將初始電平(Vdd-Λ V)處的電源(405，1403)連接到所述第一位線以將所述第一位線的電壓預充電到所述初始電平，所述初始電平防止所述第一存儲元件的編程，同時將所述第二位線預充電到為所述第二存儲元件提供慢編程模式的電平(Vslow);以及 隨后(i)將逐步升高的電平(Vdd)處的電源(405，1401)連接到所述第一位線，同時使所述第二位線浮動，所述第一位線的所述逐步升高電平和所述初始電平之間的差(△￥)引起對所述第二位線的電容耦合，其使所述第二位線的電壓升高，從而減慢所述第二存儲元件的編程，以及(ii)當所述第二位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。
9.根據權利要求8所述的方法，其中所述存儲元件集合包括與第三位線(408)連通的第三存儲元件，所述第三存儲元件處于快編程模式，所述方法進一步包括 當將所述逐步升高的電平處的電源連接到所述第一位線時，使所述第三位線浮動，所述第一位線的所述逐步升高電平和所述初始電平之間的差引起對所述第三位線的電容耦合，其使所述第三位線的電壓升高，從而減慢所述第三存儲元件的編程，其中當所述第三位線的電壓被較高地耦合時，將編程脈沖施加到所選擇的字線。
10.根據權利要求8或9所述的方法，其中所述存儲元件集合包括與第三位線連通的第三存儲元件，所述第三存儲元件處于快編程模式，所述方法進一步包括 當將所述逐步升高的電平處的電源連接到所述第一位線時，將所述第三位線接地，同時將編程脈沖施加到所選擇的字線。
11.根據權利要求8或9所述的方法，其中 所述存儲元件集合包括與第三位線連通的第三存儲元件，所述第三存儲元件處于快編程模式，執行迭代進一步包括 在編程脈沖被施加到所選擇的字線之后通過針對數據狀態的目標驗證電平驗證所述第二存儲元件來執行驗證操作，并且針對所述數據狀態的偏移驗證電平來驗證所述第三存儲元件。
12.根據權利要求8至11中任一項所述的方法，其中執行迭代進一步包括 在所述第二位線開始浮動之前，升高所述字線集合中的未選擇的字線上的通過電壓。
13.根據權利要求8至11中任一項所述的方法，其中執行迭代進一步包括 在所述第二位線開始浮動之后，升高所述字線集合中的未選擇的字線上的通過電壓。
14.根據權利要求8至11中任一項所述的方法，其中漏極選擇晶體管設置在所述第二存儲元件和所述第二位線之間，并且執行迭代進一步包括 升高所述字線集合中的未選擇的字線上的通過電壓；以及 在相對于通過電壓升高的指定延遲之后，使所述漏極選擇柵極的柵極電壓逐步升高。
15.—種存儲系統,包括存儲元件集合(400)，其與字線集合(WL0-WL3)連通，所述存儲元件集合包括與第一位線(406)和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線(407)和所選擇的字線連通的第二存儲元件； 一個或更多個控制電路(510，550)，為了執行多迭代編程操作的迭代，所述一個或更多個控制電路將編程脈沖施加到所選擇的字線并且同時Ca)在防止所述第一存儲元件編程的電平(Vdd)處，提供所述第一位線的電壓，(b)當未指示所述第二位線的耦合補償時，在為所述第二位線提供沒有耦合補償的慢編程模式的電平(Vslow)處提供所述第二位線的電壓，以及(c)當指示所述第二位線的耦合補償時，將為所述第二位線提供具有耦合補償的慢編程模式的電平(Vslow+comp)處的電源(405,1803)連接到所述第二位線。
16.根據權利要求15所述的存儲系統，其中 所述第二位線與相應的感測電路(1899)連通，相應的感測電路具有作為鎖存器(1619)的門控裝置的鎖存器(1618)晶體管；以及 所述一個或更多個控制電路控制所述鎖存器晶體管的柵極電壓(Vlco)以向所述第二位線提供在為所述第二位線提供沒有耦合補償的慢編程模式的電平(Vslow)處的電壓。
17.根據權利要求15或16所述的存儲系統，其中 當所述第二位線不與至少一個未選擇的位線相鄰時，不指示所述第二位線的耦合補償；以及 當所述第二位線與至少一個未選擇的位線相鄰時，指示所述第二位線的耦合補償。
18.根據權利要求15至17中任一項所述的存儲系統，其中 為了執行迭代，所述一個或更多個控制電路針對所述第二位線執行至少一個感測操作以確定是否指示關于所述第二位線的耦合補償，所述感測操作設定與所述第二位線連接的感測電路(1899)中的感測節點(1611)的電平。
19.根據權利要求18所述的存儲系統，其中 所述感測電路具有晶體管(1807)，所述晶體管的漏極(D)連接到所述電源(405，1803)，源極(S)連接到所述第二位線(1640)，并且柵極(SEN)連接到所述感測節點(1611);以及 所述感測節點的電平控制是否使所述晶體管處于導通狀態，使得所述電源連接到所述第二位線。
20.一種用于在存儲系統中編程的方法，包括 針對存儲元件集合(400)執行多迭代編程操作的迭代，所述存儲元件集合與字線集合(WL0-WL3)連通，所述存儲元件集合包括與第一位線(406)和所述字線集合的所選擇的字線連通的第一存儲元件，以及與第二位線(407)和所選擇的字線連通的和第二存儲元件； 執行迭代包括將編程脈沖施加到所選擇的字線并且同時 在防止所述第一存儲元件編程的電平(Vdd)處，提供所述第一位線的電壓； 當未指示所述第二位線的耦合補償時，在為所述第二位線提供沒有耦合補償的慢編程模式的電平(Vslow)處提供所述第二位線的電壓；以及 當指示所述第二位線的耦合補償時，將為所述第二位線提供具有耦合補償的慢編程模式的電平(Vslow+comp)處的電源(405,1803)連接到所述第二位線。
21.根據權利要求20所述的方法，其中所述第二位線與相應的感測電路(1899)連通，相應的感測電路具有作為鎖存器(1619)的門控裝置的鎖存器(1618)晶體管；以及 通過控制所述鎖存器晶體管的柵極電壓(Vlco)，向所述第二位線提供在為所述第二位線提供沒有耦合補償的慢編程模式的電平(Vslow)處的電壓。
22.根據權利要求20或21所述的方法，其中 當所述第二位線不與至少一個未選擇的位線相鄰時，不指示所述第二位線的耦合補償；以及 當所述第二位線與至少一個未選擇的位線相鄰時，指示所述第二位線的耦合補償。
23.根據權利要求20至22中任一項所述的方法，其中 執行迭代包括執行關于所述第二位線的至少一個感測操作以確定是否指示關于所述第二位線的耦合補償，所述感測操作設定與所述第二位線連接的感測電路(1899)中的感測節點(1611)的電平。
24.根據權利要求23所述的方法，其中 所述感測電路具有晶體管(1807)，所述晶體管的漏極(D)連接到所述電源(405，1803)，源極(S)連接到所述第二位線(1640)，并且柵極(SEN)連接到所述感測節點(1611);以及 所述感測節點的電平控制是否使所述晶體管處于導通狀態，使得所述電源連接到所述第二位線。
全文摘要
在存儲元件的編程期間，對溝道到浮柵的耦合效應進行補償以避免增加的編程速度以及閾值電壓分布擴寬。結合編程迭代，使未選擇的位線電壓逐步升高以引入對所選擇的位線的耦合。可以使用專用電源提供逐步升壓以避免未選擇的位線因其他位線的預充電而開始浮動的風險。所選擇的位線根據其與未選擇的位線接近度而被較高地耦合，并且為施加編程脈沖做準備。耦合可用于慢和快編程模式。可以提供用于在提供耦合補償的電平處驅動慢編程模式位線的專用電源。
文檔編號G11C11/56GK102725797SQ201080062256
公開日2012年10月10日 申請日期2010年11月22日 優先權日2009年11月24日
發明者李艷 申請人:桑迪士克技術有限公司