專利名稱：通過使用感測放大器作為寫驅動器的減小面積的存儲器陣列的制作方法
技術領域：
本公開涉及集成電路存儲器裝置，并且更具體地說，涉及存儲器陣列的面積減小技術。
背景技術：
眾所周知，半導體存儲器(諸如靜態隨機存取存儲器(SRAM))通常組織成行和列的陣列。一般而言，行和列的交點得到存儲元件或所謂的位單元。每個位單元能夠存儲數據的二進制位。為了向單元的行或列寫數據并從中讀數據，給單元的每行或每列都分配地址。在作為地址解碼器的輸入呈現的二進制編碼地址中提供了對該地址的訪問，地址解碼器選擇行或列進行寫操作或讀操作。典型的SRAM位單元由6到10個晶體管組成。每個位單元通常具有一個字線和兩個位線以便訪問位單元。SRAM的輸入/輸出(I/O)電路系統允許對位單元進行讀訪問/寫訪問，并且一般而言包含讀和寫列多路復用器、位線預充電器、感測放大器和寫驅動器。讀和寫列多路復用器允許分別通過多列位單元共享感測放大器和寫驅動器。位線預充電器用于給存儲器陣列的位線預充電。在讀訪問期間，感測放大器檢測附連到同一位單元的兩個位線之間的信號差異以區分邏輯高狀態與邏輯低狀態。在寫訪問期間，寫驅動器將期望的邏輯狀態發送到位單元中，由此允許向那個單元寫邏輯O或邏輯I。
圖I是根據本發明實施例配置有已減小面積的示例存儲器陣列的框圖。圖2a是示出具有I/O電路系統的示例存儲器陣列的示意圖，該I/O電路系統配置有感測放大器(用于讀操作)、寫驅動器(用于寫操作)和單獨的列多路復用器(用于讀操作和寫操作)。圖2b示出了在寫-讀-寫情況期間圖2a的示例存儲器陣列的信號定時。圖3a是示出根據本發明實施例具有I/O電路系統的示例存儲器陣列的示意圖，該I/O電路系統配置有感測放大器(用于在讀操作期間進行感測并用于在寫操作期間進行寫)以及列多路復用器(用于讀操作和寫操作)。圖3b示出了在寫-讀-寫情況期間圖3a的示例存儲器陣列的信號定時。圖4例證了具有根據本發明實施例配置的一個或多個存儲器陣列的系統。
具體實施例方式公開了用于減小實現存儲器陣列(諸如SRAM陣列)所需面積的技術。這些技術例如可實施在SRAM陣列或子陣列中，以除去寫驅動器并減小重復列多路復用器的數量，由此改進陣列的面積效率。一般概述如前面所說明的，某些存儲器類型(諸如SRAM陣列)的I/O電路系統包含讀/寫列多路復用器、位線預充電器、感測放大器和寫驅動器。簡言之，這個I/O電路系統占用了大量空間，并有效地限制了陣列能多么小。當陣列由多個子陣列組成時，這個問題加劇，每個子陣列具有專用I/O電路系統或至少部分I/O電路系統。由此，并根據本發明的一實施例，提供了允許I/O電路系統的感測放大器被用作寫驅動器從而允許除去寫驅動器電路系統的存儲器陣列設計。此外，不再需要單獨的寫列多路復用器和讀列多路復用器。而是，對于讀功能和寫功能，可使用單個多路復用器。例如，可使用讀多路復用器或寫多路復用器，從而允許除去另一個多路復用器。在一個此類情況下，寫多路復用器保持，并且讀多路復用器除去。該技術例如可實施在分立存儲器裝置(例如SRAM芯片)、集成系統設計(例如有目的構建的娃(purpose-built silicon))或片上存儲器(例如具有片上高速緩存的微處理器)中。不同于SRAM的存儲器類型同樣能受益于本文提供的技術，正如根據本公開將認 識到的那樣。例如，根據本發明的實施例，可可配置具有包含單獨寫驅動器和感測放大器組件的I/O電路系統的任何存儲器陣列設計。存儲器陣列
圖I是根據本發明實施例配置有已減小面積的示例存儲器陣列的框圖。可看到，這個示例實施例實際上是能重復若干次以構成總存儲器陣列的子陣列。例如，總存儲器陣列可以是包含如圖所示配置的64 16K字節子陣列的IM字節高速緩存(或處理器的其它片上存儲器)。根據所探討應用的具體情況，可使用任何數量的適當陣列和子陣列尺寸。另外注意，總陣列可以是單個子陣列。將認識到的是，子陣列的物理布局也可以改變。在這個示例實施例中，每個子陣列被有效地分成頂部區段和底部區段。每個區段都包含SRAM單元的兩個象限，其中頂部區段包含象限I和II，并且底部區段包含象限III和IV。SRAM單元配置在片(slice)/列中。如進一步可看到的，這個示例配置的每片包含8列SRAM單元。每象限的片數量可以改變，并且在一個示例配置中，在每象限8片到18片之間。類似地，一個象限的每列的SRAM單元數量可以改變，并且在一個示例實施例中在64直到512之間。在一個特定情況下，每象限有16片，并且一個象限的每列有256個SRAM單元。在每片中心的是I/O電路系統，其包含列多路復用器、位線預充電器和感測放大器。注意，在子陣列的I/o電路系統中不包含分立的寫驅動器；而是，使用感測放大器執行寫驅動器功能性，將依次對此進行描述。另外注意，沒有單獨的讀列多路復用器和寫列多路復用器；而是，(在此示例布局配置中，每片)存在用于讀和寫的一個列多路復用器。在子陣列中心的是解碼器和定時器。根據本公開將明白，這里可使用許多存儲單元類型和陣列布局架構，并且要求權利的發明不打算局限于任何具體一個。其它存儲器陣列布局例如可具有存儲單元的單個陣列，具有服務整個陣列的單個解碼器和I/o電路系統(代替具有頂部區段和底部區段的基于象限的布局)。取決于目標應用和期望性能(例如讀/寫速度、讀與寫平衡，諸如讀發生80%的時間而寫僅發生20%的時間的情況等等)，存儲器陣列類型例如可以是SRAM或閃存，并且可以是易失性、非易失性以及可擦除/可重新編程的。一般而言，每個SRAM單元都能夠存儲一位信息，并且設置成邏輯高狀態或者設置成邏輯低狀態。可使用任何數量的典型SRAM配置，如常規所做的那樣來實現每個SRAM單元。例如，SRAM單元可配置為6-T SRAM單元、8-T SRAM單元、IO-T SRAM單元，或配置有每位期望的任何數量的晶體管。同樣，SRAM單元可配置有單個R/W端口，或配置有單獨的讀端口和寫端口。在其它實施例中，注意，存儲單元可配置有其它存儲單元技術，諸如閃存(例如NAND或NOR閃存)，或由單獨感測放大器(用于從存儲單元中讀出)和寫驅動器(用于寫到存儲單元)訪問的其它存儲單元，和/或可使用單獨的列多路復用器電路進行寫操作和讀操作。在這個示例陣列布局配置中，解碼器夾在SRAM單元的象限之間，并且包含最終解碼器和字線驅動器，它們可如常規所做的那樣實現。存在用于子陣列的頂部區段的解碼器和用于子陣列的底部區段的解碼器 對于每個讀訪問或寫訪問，向子陣列提供地址。一般而言，解碼器配置成對地址進行解碼，并在存儲器陣列的每次讀訪問或寫訪問期間接通所選的SRAM項(SRAM entry)(或行)。在一個特定配置中，地址被對應的解碼器解碼成地址字線信號和列選擇信號。地址字線信號標識子陣列中的具體行，并且列選擇信號標識子陣列的具體列。(I/O電路系統的)列多路復用器接收列選擇信號并接通對應列用于讀或寫。解碼器有效地解除選擇與讀/寫訪問操作不相關的行和列。定時器包含用于為要運作的子陣列生成各種時鐘信號(包括預充電時鐘/控制信號)的電路系統。可使用任何數量的適當定時器配置、如通常所做的那樣實現定時器。如將認識到的那樣，定時器配置將從一個陣列到下一個陣列有所改變，這是因為它是特別基于具體陣列的定時規范設計的。一般而言，定時器通常包含邏輯門以從全局時鐘中導出陣列時鐘，并確保那些不同陣列時鐘之間的定時關系使子陣列正確運作。在一些實施例中，定時器可包含位線浮動電路系統以通過允許位線浮動來除去或否則減小與預充電位線相關聯的功率泄露，從而實現節能。也可使用其它節能技術(例如當陣列不被訪問時I/o電路系統的休眠模式或當永久禁用子陣列用于產出恢復(yield recovery)時的切斷模式)。可使用列多路復用器(或MUX)通過允許多列存儲單元共享感測放大器來改進陣列效率。例如對于每片(8列)可存在一列多路復用器，從而提供8:1(列多路復用器)共享比。其它配置可對于整個陣列具有單列多路復用器。在任何此類情況下，在每次讀訪問或寫訪問期間，列多路復用器將接通所選列進行讀或寫，并解除選擇與那個多路復用器相關聯的其它列。在沒有列多路復用器的其它實施例中，可能沒有專用感測放大器用于陣列的每列。當沒有讀訪問或寫訪問時，位線預充電器用于將存儲器陣列的局部位線預充電到例如Vcc(或其它適當電壓電平)。它們通常用P型金屬氧化物半導體場效應晶體管(PM0SFET)實現。在每次讀操作期間，當從位線讀邏輯O時，目標位線被放電，或者當從位線讀邏輯I時，目標位線停留在Vcc。由于局部位線的加載，位線可緩慢放電。在常規讀操作期間，可使用感測放大器檢測附連到同一 SRAM單元的兩個位線之間的小信號差異，從而區分邏輯高狀態或邏輯低狀態。在常規寫操作期間，使用寫驅動器將期望的邏輯狀態發送到SRAM單元中，由此允許向那個單元寫邏輯O或邏輯I。然而，想起，在本發明的這個示例實施例中，沒有分立的寫驅動器；而是，使用感測放大器作為感測放大器(在讀操作期間)和寫驅動器(在寫操作期間)。將參考圖2a_2b和3a_3b提供相對于列多路復用器、位線預充電器和感測放大器的附加細節。根據本公開將認識到，對于本發明的實施例可使用I/o電路系統的許多配置。單獨的感測放大器和寫驅動器
圖2a是示出具有I/O電路系統的示例存儲器陣列的示意圖，該I/O電路系統配置有感測放大器(Sense Amp)(用于讀操作)、寫驅動器(Wdriver)(用于寫操作)和單獨的列多路復用器(用于讀操作和寫操作)(分別是讀列Mux和寫列Mux)。在這個具體示例中，示出了子陣列的一片，但將認識到，類似地可耦合子陣列(或總陣列)的其它片或部分。為了這個討論的目的，例如假設對于每片總共8列，i=0并且N=7。而且，注意，僅示出列O的一個SRAM單元，但是將認識到，存 儲器陣列的列通常與多個SRAM單元相關聯。可看到，列O的SRAM單元及其位線預充電電路連接到對應的真位線BL[O]和互補位線BL#
。同樣，列1-7的每一個SRAM單元及其相應位線預充電電路都類似地分別連接到對應的真位線BL[I]到BL[7]和互補位線BL#[1]到BL#[7]。然后按順序(例如從O到7或其它適當次序)將列多路復用到感測放大器(用于讀操作)或寫驅動器(用于寫操作)。讀列多路復用器在這個示例情況下用PMOS FET(每列兩個，用于真位線和互補位線)實現，其對于Vcc預充電位線配置是公共的。讀列多路復用器的每個PMOS FET都響應于RD-Col-sel控制信號(在這個示例情況下或者是其互補RD-Col_sel#，其與PMOS配合良好)，RD-Col-sel控制信號由解碼器生成。當由RD-Col-sel#接通時，讀列多路復用器的對應PMOS FET將所選位線連接到與那個列相關聯的感測放大器。例如，當選擇列O時，差分位線BL
/BL#
連接到感測放大器的差分位線輸入端Bitdata和Bitdata#。在這個示例情況下用PMOS FET實現并由SApch#控制信號控制的感測放大器預充電電路連接到Bitdata和Bitdata#以在感測之前給感測放大器位線輸入端預充電。感測放大器驅動器電路然后通過RDdata/RDdata#發送出所讀的數據。正如參考圖2a可進一步看到的那樣，位線還通過寫列多路復用器連接到寫驅動器和低產出分析(low yield analysis, LYA)電路。寫列多路復用器在這個示例實施例中用互補金屬氧化物半導體(CMOS)傳輸門實現,其中每一個都響應于控制信號WR-Col-sel及其互補WR-Col-sel#。當由差分控制信號WR-Col-sel接通時，寫列多路復用器的對應CMOS傳輸門將所選位線連接到與那個列相關聯的寫驅動器。例如，當選擇列O時，差分位線BL
/BL#
連接到寫驅動器的差分輸出端，使得數據Din (邏輯I或0)可由寫驅動器轉換成差分信號，并驅動到差分位線BL
/BL#
上，并且最終被寫到所選的SRAM單元。LYA特征用于通過外部LYA盤連接到SRAM單元，以便測試/分析存儲器陣列。當LYA被使能(LYAen是邏輯I并且LYAen#是邏輯0)時，發出寫指令以打開寫列多路復用器(經由WR-Col-sel)，并且LYAen差分控制信號有效地禁用寫驅動器(例如通過將寫驅動器置于三態模式)。注意，LYAen是差分信號,但僅不出了 LYAen。圖2b示出了在寫-讀-寫情況期間圖2a的示例存儲器陣列的信號定時。可看到，這個示例的存儲器陣列是雙循環存儲器，這是因為每個讀操作或寫操作都花了時鐘(CLK)的兩個循環。也可使用其它計時方案。可進一步看到，子陣列位線預充電器以及感測放大器的預充電晶體管在非訪問周期期間是接通的，如由在初始寫操作之前處于邏輯高的BLpch控制信號和SApch控制信號所表明的。當寫操作開始時，要寫的數據(Din) —般而言在字線(WL)循環之前出現。就在WL控制信號接通并且寫列選擇(WR-Col-sel)控制信號接通之前，關閉位線預充電(BLpch)控制信號。當數據Din被寫到所選位單元時，字線WL和WR-Col-sel控制信號被關閉，并且BLpch控制信號又被接通以給位線預充電用于下一次訪問。類似地，當發出讀時，BLpch控制信號和SApch控制信號被關閉，并且WL控制信號被接通以開始感測并在位線處形成差分電壓。由于RD-Col-sel控制信號也被接通并且SApch控制信號被關閉，因此在位線上所得到的差分信號在同一 WL-on循環中被傳到感測放大器。一旦在感測放大器位線輸入端的差分足以補償感測放大器偏移，感測放大器就被使能(SAen=邏輯I)并且從所選位單元讀的數據就被發送出。一旦在感測放大器感測到數據，RD-Col-sel控制信號就可被關閉，并且BLpch控制信號被接通以開始位線預充電用于下一指令。一旦發送出數據，感測放大器就可被關閉(SAen=邏輯O)以開始感測放大器預充電(SApch=邏輯I)。由此，在典型SRAM陣列中，每個位線都具有讀列多路復用器和寫列多路復用器和預充電電路系統。寫驅動器、感測放大器和LYA電路系統由多列共享(通常4列、8列或16列參與共享)。然而，讀列多路復用器和寫列多路復用器或者寫驅動器和感測放大器都不同 時使用。本發明的一實施例利用這個觀察來使用感測放大器作為寫驅動器并對于讀操作和寫操作共享多路復用器(與具有單獨讀多路復用器和寫多路復用器相反)。感測放大器作為寫驅動器
圖3a是示出具有I/O電路系統的示例存儲器陣列的示意圖，所述I/O電路系統配置有感測放大器(用于在讀操作期間進行感測并用于在寫操作期間進行寫)以及列多路復用器(用于讀操作和寫操作)。在這個具體示例中，示出了子陣列的一片，但是將認識到，類似地可耦合子陣列(或總陣列)的其它片或部分。注意，子陣列配置有差分電路系統，如通常所做的那樣。可用單端電路系統實現其它實施例。為了這個討論的目的，例如假設對于每片總共8列，i=0并且N=7。而且，注意，僅示出列O的一個SRAM單元，但是將認識到，存儲器陣列的列通常與多個SRAM單元相關聯。可看到，列O的SRAM單元及其位線預充電電路連接到對應的真位線BL[O]和互補位線BL#
。同樣，列1-7的每一個SRAM單元及其相應位線預充電電路都類似地分別連接到對應的真位線BL[I]到BL[7]和互補位線BL#[1]到BL#[7]。然后按順序(例如從O到7或其它適當次序)將列多路復用到感測放大器，其用于讀操作和寫操作。列多路復用器在這個示例中用CMOS傳輸門實現(每列兩個，用于真位線和互補位線)。列多路復用器的每個CMOS傳輸門都響應于Col-sel控制信號(在這個示例情況下還有其互補Col-sel#，這是因為CMOS使用真信號和互補信號二者)，Col-sel控制信號由解碼器生成。圖3a例證了 CMOS傳輸門的兩個普遍描繪，一個普遍描繪包含兩個面向內的三角形，具有泡泡(如在虛線圓圈中所指示的)，而另一個普遍描繪具有面向PMOS FET的NMOSFET，它們的相應源極和漏極連接在一起(如由離開虛線圓圈的箭頭所指示的)。根據本公開將認識到，列多路復用器可用其它適當配置(例如差分單端)和技術(例如NMOS晶體管或PMOS晶體管)實現，并且要求權利的發明不打算局限于任何具體配置或過程類型。一般而言，可使用能夠響應于控制信號(Col-sel)在許多位線之一中開關到感測放大器進行讀操作和寫操作的任何多路復用器電路。當由Col-sel#接通時，列多路復用器的對應CMOS傳輸門將所選位線連接到與那個列相關聯的感測放大器。例如，當選擇列O時，差分位線BL
/BL#
連接到感測放大器的差分位線輸入端Bitdata和Bitdata#。在這個示例情況下用PMOS FET實現并由SApch#控制信號控制的感測放大器預充電晶體管連接到Bitdata和Bitdata#以在感測之前給感測放大器位線輸入端預充電。感測放大器驅動器然后通過RDdata/RDdata#發送出所讀的數據。參考圖3a可進一步看到，感測放大器還配置成執行寫驅動器的功能。更詳細地，在寫操作期間，寫使能控制信號WRen#被設置成邏輯0，從而指示已經請求寫訪問。這個WRen#控制信號例如可由解碼器直接提供，或從指示寫訪問請求的現有信號中導出。WRen#控制信號控制兩個PMOS FET(—個 用于真位線，并且一個用于互補位線)，它們當被接通時，將差分數據輸入端耦合到感測放大器位線輸入端Bitdata和Bitdata#。這又允許產生補償感測放大器偏移所需的差分。寫操作的差分數據輸入端是Din及其互補，其在這個示例配置中由反相器生成。這里可以使用將數據輸入轉換成差分信號的任何適當電路系統。由此，添加PMOS FET和WRen#控制信號允許感測放大器被用在寫模式(WRen#=0)或讀模式(WRen#=I)。根據本公開將明白關于這個多模式感測放大器配置的若干變型。例如，在另一個實施例中，感測放大器可配置有響應于寫使能控制信號WRen (與其互補WRen#相反)的真版本的NMOS FET0在這種情況下，當WRen被設置成邏輯I以指示已經請求寫訪問時，NMOSFET將接通，并將差分數據輸入端(Din及其互補)耦合到感測放大器位線輸入端Bitdata和Bitdata#。其它實施例可包含用于將感測放大器從讀模式切換到寫模式的CMOS傳輸門。在更一般的意義上，可使用任何適當開關元件或方案在寫操作期間將差分數據輸入端耦合到感測放大器位線輸入端。在任何此類情況下，列多路復用器都從差分線Bitdata和Bitdata#接收要寫的數據，并且列多路復用器的對應CMOS傳輸門將所選位線連接到差分線Bitdata和Bitdata#，使得其上的差分數據可被寫到目標SRAM單元并存儲在目標SRAM單元中。例如，當根據Col-sel/Col-sel#信號(由解碼器提供)選擇列O時，差分位線BL[O]/BL#[O]連接到差分線Bitdata和Bitdata#,使得其上的數據Din (邏輯I或O)可被驅動到差分位線BL
/BL#
上，并存儲在所選的SRAM單元中。這個示例實施例還包含可選的LYA電路系統，其用由差分控制信號LYAen/LYAen#控制的CMOS多路復用器實現。LYA多路復用器連接到差分線Bitdata和Bitdata#，并且根據LYAen/LYAen#的狀態，將LYA和LYA#輸入端耦合到差分線Bitdata和Bitdata#。如前面說明的，LYA特征用于為了測試/分析存儲器陣列的目的而通過外部LYA盤連接到SRAM單元。當LYA被使能(LYAen是邏輯I并且LYAen#是邏輯0)時，發出寫指令以打開列多路復用器(經由Col-sel)，因此能訪問目標SRAM單元。可采用任何數量的LYA測試/分析方案。圖3b示出了在寫-讀-寫情況期間圖3a的示例存儲器陣列的信號定時。在這個示例中，存儲器陣列是雙循環存儲器，這是因為每個讀操作或寫操作都花了時鐘(CLK)的兩個循環。然而，其它實施例例如可以是一循環存儲器、三循環存儲器等。可使用任何數量的適當計時方案。還有，注意，盡管可使用差分信號(例如取決于所用的組件、諸如PM0S、NM0S、CM0S和期望的活動狀態)，但是僅示出了真信號。根據本公開使用互補信號將是顯然的。
可看到，子陣列位線預充電器以及感測放大器的預充電晶體管被假設在非訪問周期期間是接通的，如由在初始寫操作之前處于邏輯高的BLpch控制信號和SApch控制信號所表明的。然而，注意，其它實施例可使用位線浮動方案，或否則限制位線預充電，直到訪問之前的一個或兩個循環，以致減小泄露和/或功耗。當發出“寫”時，數據Din在字線(WL)循環之前出現。寫使能(WRen)控制信號被使能(WRen=I)并且SApch控制信號被禁用(SApch#=l)以將數據傳到感測放大器位線輸入端(Bitdata和Bitdata#)。然后，就在WL控制信號接通、感測放大器被使能(SAen=I)并且列選擇控制信號被接通(Col-Sel=I)之前，關閉位線預充電(BLpch)控制信號(BLpch#=l)。在這個WL循環期間，感測放大器將數據寫到所選SRAM位單元。當數據被寫到所選位單元時，WL控制信號和Col-sel控制信號被關閉，由此關閉對應的WL晶體管(例如圖3a中的NMOS晶體管)和Col-sel多路復用器(例如圖3a中的CMOS傳輸門)。同時，Wren控制信號和SAen控制信號被關閉(以退出感測放大器寫模式并禁用感測放大器)，并且BLpch控制信號被使能以給BL[i]和BL#[i]預充電用于下一次訪問。類似地，當發出“讀”時，BLpch控制信號被關閉，并且WL控制信號被接通以開始 感測，并在這些位線處形成差分電壓。由于Col-sel控制信號也被接通并且SApch控制信號被關閉，因此差分將在同一 WL-on循環中被傳到感測放大器位線輸入端(Bitdata和Bitdata#)。一旦感測放大器差分足以補償感測放大器偏移，感測放大器就被使能(SAen=I)并且數據被發出(例如對于單端輸出在RDdata#上，或者對于差分輸出在RDdata和RDdata#上)。一旦在感測放大器感測到數據，Col-sel控制信號就可被關閉以開始位線預充電用于下一指令(BLpch#=0)。一旦發送出數據，感測放大器就可被關閉以開始感測放大器預充電(SApch#=0)。通過在寫操作期間使用存儲器陣列的感測放大器作為寫驅動器，并且通過將同一列多路復用器用于讀操作和寫操作，實現了顯著存儲器陣列面積減小。例如，根據存儲器配置，(作為根據本發明一個實施例除去寫驅動器并共享列多路復用器的結果的)面積節省在子陣列級大約是3%_4%，并且在裸芯片(die)級是大約1%_2%。系統
圖4例證了具有根據本發明實施例配置的一個或多個存儲器陣列的系統。該系統例如可以是計算系統(例如膝上型計算機或桌上型計算機、服務器或智能電話)或網絡接口卡或采用存儲器的任何其它系統。將認識到，存儲器技術實際上在系統級具有幾乎無限數量的應用，并且只作為示例提供了所示的特定系統。可看到，系統一般而言包含RAM和配置有片上高速緩存的中央處理單元(CPU或處理器)。可使用任何適當的處理器，諸如由英特爾公司提供的那些(例如Intel C0re 、Pentium 、Celeron 和Atom 處理器系列)。這些處理器可訪問其片上高速緩存和/或RAM,并執行對給定應用而言特定的功能性，如通常所做的那樣。每一個RAM和/或片上高速緩存都可實現為具有能夠在讀模式和寫模式操作的感測放大器并使用公共列多路復用器進行讀操作和寫操作的存儲器陣列，如本文所描述的。未示出其它系統組件(諸如顯示器、小鍵盤、隨機存取存儲器、協同處理器、總線結構等)，但給定所探討的具體系統應用的情況下其它系統組件將是顯然的。許多實施例和配置根據本公開將是顯然的。例如，本發明的一個示例實施例提供了存儲器裝置。存儲器裝置包含具有多個存儲單元的存儲器陣列，每個存儲單元都用于存儲信息位。存儲器裝置還包含配置成在讀模式(用于從存儲單元中讀出)和寫模式(用于寫到存儲單元)操作的感測放大器。在一個具體情況下，該裝置還可包含用于給與存儲器陣列的列相關聯的位線預充電的位線預充電電路和/或用于生成使能位線預充電電路給位線預充電的預充電控制信號的電路(例如定時器)。在另一個具體情況下，該裝置可包含解碼器，用于接收與存儲器陣列的讀訪問或寫訪問相關聯的地址，并生成用于選擇存儲器陣列的對應行的字線信號和生成用于選擇存儲器陣列的對應列的列選擇線。在另一個具體情況下，該裝置可包含列多路復用器，用于允許存儲器陣列的多列共享感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。在另一個具體情況下，感測放大器配置有數據輸入端以便接收要寫到一個或多個存儲單元的數據，感測放大器還配置有一個或多個開關元件以便在寫操作期間將數據耦合到感測放大器的位線輸入端。在一個此類具體情況下，該裝置還包括用于將數據轉換成差分信號并將那個差分信號傳遞到一個或多個開關元件的電路系統。在另一個具體情況下，感測放大器配置成接收允許感測放大器進入寫模式的寫使能控制信號。在另一個具體情況下，該裝置是靜態隨機存取存儲器 (SRAM)。在另一個具體情況下，該裝置可包含低產出分析電路系統。本公開的另一個示例實施例提供了存儲器裝置。在這個示例中，該裝置包含具有多個存儲單元的存儲器陣列，每個存儲單元都用于存儲信息位。該裝置還包含感測放大器，配置成在讀模式(用于從存儲單元中讀出)和寫模式(用于寫到存儲單元)操作，其中感測放大器配置有數據輸入端以便接收要寫到一個或多個存儲單元的數據，感測放大器還配置有一個或多個開關元件以便在寫操作期間將數據耦合到感測放大器的位線輸入端。該裝置還包含列多路復用器，用于允許存儲器陣列的多列共享感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。在一個具體情況下，該裝置可包含用于給與存儲器陣列的列相關聯的位線預充電的位線預充電電路和/或用于生成使能位線預充電電路給位線預充電的預充電控制信號的電路。在另一個具體情況下，該裝置可包含解碼器，用于接收與存儲器陣列的讀訪問或寫訪問相關聯的地址，并生成用于選擇存儲器陣列的對應行的字線信號以及生成用于選擇存儲器陣列的對應列的列選擇線。在另一個具體情況下，該裝置可包含用于將數據轉換成差分信號并將那個差分信號傳遞到一個或多個開關元件的電路系統。在另一個具體情況下，感測放大器配置成接收允許感測放大器進入寫模式的寫使能控制信號。在另一個具體情況下，該裝置可包含低產出分析電路系統。本公開的另一個示例實施例提供了用于訪問具有存儲單元的陣列的存儲器裝置的方法。該存儲器包含使用在讀模式操作的感測放大器從陣列的一個或多個存儲單元讀數據并使用在寫模式操作的感測放大器向陣列的一個或多個存儲單元寫數據。在一個具體情況下，該方法還可包含給與陣列的列相關聯的位線預充電和/或生成使能位線預充電電路給位線預充電的預充電控制信號。在另一個具體情況下，該方法可包含接收與陣列的讀訪問或寫訪問相關聯的地址、生成用于選擇陣列的對應行的字線信號、和/或生成用于選擇陣列的對應列的列選擇線。在另一個具體情況下，該方法可包含允許陣列的多列共享感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。在另一個具體情況下，該方法可包含在感測放大器的數據輸入端接收要寫到陣列的一個或多個存儲單元的數據，并在寫操作期間將數據耦合到感測放大器的位線輸入端。在一個此類具體情況下，該方法可包含將數據轉換成差分信號，并且將那個差分信號傳遞到配置用于在寫操作期間將數據耦合到感測放大器的位線輸入端的一個或多個開關元件。在另一個具體情況下，該方法可包含在感測放大器接收允許感測放大器進入寫模式的寫使能控制信號。本公開的另一個示例實施例提供了存儲器裝置。在這個具體情況下，該裝置包含具有多個存儲單元的存儲器陣列。該裝置還包含感測放大器，該感測放大器具有操作上耦合到感測放大器的差分位線輸入端的預充電電路，該感測放大器還具有操作上耦合在差分位線輸入端與感測放大器輸出端之間的驅動器電路，該感測放大器還具有響應于寫使能控制信號并用于在寫操作期間將要寫到一個或多個存儲單元的數據耦合到差分位線輸入端的一個或多個開關元件。該裝置還包含列多路復用器，用于允許存儲器陣列的多列共享感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。該裝置還包含位線預充電電路。該裝置還包含用于生成使能位線預充電電路的預充電控制信號的電路。該裝置還包含解碼器。 為了例證和描述的目的，已經給出了本發明示例實施例的上述描述。它不打算是詳盡的，或將本發明局限于所公開的精確形式。根據本公開，許多修改和變型都是可能的。而是打算本發明的范圍不由此具體實施方式
限定，而是由所附權利要求書限定。
權利要求
1.一種存儲器裝置，包括 存儲器陣列，具有多個存儲単元，每個存儲單元都用于存儲信息位；以及 感測放大器，配置成在用于從存儲單元中讀出的讀模式和用于寫到存儲單元的寫模式操作。
2.如權利要求I所述的裝置，包括如下至少ー項 位線預充電電路，用于給與所述存儲器陣列的列相關聯的位線預充電；以及 電路，用于生成使能所述位線預充電電路給所述位線預充電的預充電控制信號。
3.如權利要求I所述的存儲器裝置，還包括 解碼器，用于接收與所述存儲器陣列的讀訪問或寫訪問相關聯的地址，并生成用于選擇所述存儲器陣列的對應行的字線信號以及生成用于選擇所述存儲器陣列的對應列的列選擇線。
4.如權利要求I所述的存儲器裝置，還包括 列多路復用器，用于允許所述存儲器陣列的多列共享所述感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。
5.如權利要求I所述的存儲器裝置，其中所述感測放大器配置有數據輸入端以便接收要寫到一個或多個所述存儲單元的數據，所述感測放大器還配置有一個或多個開關元件以便在寫操作期間將所述數據耦合到所述感測放大器的位線輸入端。
6.如權利要求5所述的存儲器裝置，還包括用于將所述數據轉換成差分信號并將那個差分信號傳遞到所述ー個或多個開關元件的電路系統。
7.如權利要求I所述的存儲器裝置，其中所述感測放大器配置成接收允許所述感測放大器進入所述寫模式的寫使能控制信號。
8.如權利要求I所述的存儲器裝置，其中所述裝置是靜態隨機存取存儲器(SRAM)。
9.如權利要求I所述的存儲器裝置，還包括 低產出分析電路系統。
10.一種存儲器裝置，包括 存儲器陣列，具有多個存儲単元，每個存儲單元都用于存儲信息位； 感測放大器，配置成在用于從存儲單元中讀出的讀模式和用于寫到存儲單元的寫模式操作，其中所述感測放大器配置有數據輸入端以便接收要寫到一個或多個所述存儲單元的數據，所述感測放大器還配置有一個或多個開關元件以便在寫操作期間將所述數據耦合到所述感測放大器的位線輸入端；以及 列多路復用器，用于允許所述存儲器陣列的多列共享所述感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。
11.如權利要求10所述的裝置，包括如下至少ー項 位線預充電電路，用于給與所述存儲器陣列的列相關聯的位線預充電；以及 電路，用于生成使能所述位線預充電電路給所述位線預充電的預充電控制信號。
12.如權利要求10所述的存儲器裝置，還包括 解碼器，用于接收與所述存儲器陣列的讀訪問或寫訪問相關聯的地址，并生成用于選擇所述存儲器陣列的對應行的字線信號，以及生成用于選擇所述存儲器陣列的對應列的列選擇線。
13.如權利要求10所述的存儲器裝置，還包括用于將所述數據轉換成差分信號并將那個差分信號傳遞到所述ー個或多個開關元件的電路系統。
14.如權利要求10所述的存儲器裝置，其中所述感測放大器配置成接收允許所述感測放大器進入所述寫模式的寫使能控制信號。
15.如權利要求10所述的存儲器裝置，還包括 低產出分析電路系統。
16.ー種用于訪問具有存儲單元陣列的存儲器裝置的方法，所述方法包括 使用在讀模式操作的感測放大器從所述陣列的一個或多個存儲単元讀數據；以及 使用在寫模式操作的所述感測放大器向所述陣列的一個或多個存儲単元寫數據。
17.如權利要求16所述的方法，包括如下至少ー項 給與所述陣列的列相關聯的位線預充電；以及 生成使能所述位線預充電電路給所述位線預充電的預充電控制信號。
18.如權利要求16所述的方法，還包括 接收與所述陣列的讀訪問或寫訪問相關聯的地址； 生成用于選擇所述陣列的對應行的字線信號；以及 生成用于選擇所述陣列的對應列的列選擇線。
19..如權利要求16所述的方法，還包括 允許所述陣列的多列共享所述感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元。
20.如權利要求16所述的方法，還包括 在所述感測放大器的數據輸入端接收要寫到所述陣列的一個或多個存儲単元的數據；以及 在寫操作期間將所述數據耦合到所述感測放大器的位線輸入端。
21.如權利要求20所述的方法，還包括 將所述數據轉換成差分信號；以及 將那個差分信號傳遞到一個或多個開關元件，所述ー個或多個開關元件配置用于在寫操作期間將所述數據耦合到所述感測放大器的位線輸入端。
22.如權利要求16所述的方法，還包括 在所述感測放大器接收允許所述感測放大器進入所述寫模式的寫使能控制信號。
23.一種存儲器裝置，包括 存儲器陣列，具有多個存儲単元； 感測放大器，具有操作上耦合到所述感測放大器的差分位線輸入端的預充電電路，所述感測放大器還具有操作上耦合在所述差分位線輸入端與所述感測放大器的輸出端之間的驅動器電路，所述感測放大器還具有一個或多個開關元件，所述ー個或多個開關元件響應于寫使能控制信號并用于在寫操作期間將要寫到一個或多個所述存儲單元的數據耦合到所述差分位線輸入端； 列多路復用器，用于允許所述存儲器陣列的多列共享所述感測放大器以便從那些列中的存儲單元中讀出以及寫到那些列中的存儲單元； 位線預充電電路；電路，用于生成使能所述位線預充電電路的預充電控制信號；以及解碼器。、全文摘要
公開了用于減小實現存儲器陣列(諸如SRAM陣列)所需面積的技術。該技術例如可實施在包含感測放大器的存儲器陣列設計中，其中感測放大器配置成在用于從存儲單元中讀出的讀模式和用于寫到存儲單元的寫模式操作。此外，公共列多路復用器可用于讀功能和寫功能(與具有用于讀和寫的單獨多路復用器相反)。
文檔編號G11C11/416GK102656639SQ201080059259
公開日2012年9月5日 申請日期2010年11月30日 優先權日2009年12月23日
發明者罕昭格盧 F., 張 K. 申請人:英特爾公司