連續掃描時域感測的非易失性存儲器和方法

專利名稱：連續掃描時域感測的非易失性存儲器和方法
技術領域：
本發明一般涉及諸如電可擦除可編程只讀存儲器(EEPROM)和快閃EEPROM的非易失性半導體存儲器，具體地涉及在時域中以高速進行的感測操作。
背景技術：
能夠非易失性地存儲電荷的固態存儲器、特別是被封裝為小型規格卡的EEPROM 和快閃EEPROM形式的固態存儲器最近成為各種偏移和手持設備、特別是信息裝置和消費電子產品中選擇的存儲裝置。不同于也是固態存儲器的RAM(隨機存取存儲器)，閃存是非易失性的，并且即使在切斷電源之后仍保持它所存儲的數據。盡管成本更高，但是閃存正被更多地用于海量存儲應用中。基于諸如硬盤驅動和軟盤之類的旋轉磁介質的傳統海量存儲裝置不適合于偏移和手持環境。這是因為盤傾向于體積大，易出現機械故障，并且具有高等待時間和高功率要求。這些不希望的屬性使得基于盤的存儲裝置在大部分偏移和便攜式應用中不實用。另一方面，嵌入式和以可移除卡形式這兩種的閃存由于其小尺寸、低功耗、高速和高可靠性特征而理想地適合于偏移和手持環境。EEPROM和電可編程只讀存儲器(EPROM)是可以被擦除、并使新數據寫入或“被編程”到其存儲器單元中的非易失性存儲器。兩者利用在場效應晶體管結構中，在源極和漏極區域之間的、位于半導體襯底中的溝道區之上的浮置(未連接)導電柵極。然后在浮置柵極之上提供控制柵極。由被保留在浮置柵極上的電荷量來控制晶體管的閾值電壓特性。也就是，對于浮置柵極上的給定水平的電荷，存在必須在“導通”晶體管以允許在其源極和漏極區之間導電之前施加到控制柵極的相應電壓(閾值)。浮置柵極可以保持一個范圍的電荷，因此可以被編程到在閾值電壓窗內的任何閾值電壓電平。由器件的最小和最大閾值電平來界定(delimit)閾值電壓窗的大小，該器件的最小和最大閾值電平又對應于可以被編程到浮置柵極上的電荷的范圍。閾值窗通常取決于存儲器器件的特性、工作條件和歷史。在該窗內的每個不同的可分辨的閾值電壓電平范圍原則上可以用于指定單元的明確的存儲器狀態。當將閾值電壓劃分為兩個不同區域時， 每個存儲器單元將能夠存儲一位數據。類似地，當將閾值電壓窗劃分為多于兩個的不同區域時，每個存儲器單元將能夠存儲多于一位數據。在通常的兩狀態EEPROM單元中，建立至少一個電流分界點水平以將導電窗劃分為兩個區域。當通過施加預定的固定電壓來讀取單元時，其源極/漏極電流通過與分界點水平(或參考電流IREF)相比較而被解析為一個存儲器狀態。如果讀取的電流高于分界點水平的電流，則確定該單元處于一個邏輯狀態(例如“0”狀態)。另一方面，如果該電流小于分界點水平的電流，則確定該單元處于另一邏輯狀態(例如“1”狀態)。從而，這樣的兩狀態單元存儲一位數字信息。通常將可以從外部可編程的參考電流源提供為存儲器系統的一部分，以生成分界點水平電流。為了增大存儲器容量，隨著半導體技術的狀態進步，正用越來越高的密度來制造快閃EEPROM器件。增大存儲容量的另一方法是使每個存儲器單元存儲多于兩個狀態。
對于多狀態或多級EEPROM存儲器單元，導電窗通過多于一個分界點被劃分為多于兩個區域，使得每個單元能夠存儲多于一位的數據。因此，給定的EEPROM陣列可以存儲的信息隨著每個單元可以存儲的狀態的數量而增加。在美國專利No. 5172338中描述了具有多狀態或多電平存儲器單元的EEPROM或快閃EEPR0M。通常通過兩種機制之一來將充當存儲器單元的晶體管編程到“已編程”狀態。在 “熱電子注入”中，施加到漏極的高電壓加速了穿過襯底溝道區的電子。同時，施加到控制柵極的高電壓拉動熱電子經過薄柵極電介質到浮置柵極上。在“隧穿注入”中，相對于襯底， 高電壓被施加到控制柵極。以此方式，將電子從襯底拉到中間的(intervening)浮置柵極。可以通過多種機制來擦除存儲器器件。對于EPR0M，可通過紫外線輻射從浮置柵極移除電荷而大量擦除該存儲器。對于EEPR0M，可通過相對于控制柵極向襯底施加高電壓以便誘導浮置柵極中的電子遂穿過薄氧化物到襯底溝道區(即，i^owler-Nordheim隧穿)而電擦除存儲器單元。通常，EEPROM可逐字節擦除。對于快閃EEPR0M，在一塊可由512字節或更大的存儲器組成的情況下，該存儲器可一次性電擦除或一次一個或多個塊地電擦除。存儲器器件通常包括可以被安裝在卡上的一個或多個存儲器芯片。每個存儲器芯片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲器單元的陣列。更復雜的存儲器器件利用進行智能和更高級的存儲器操作和接口的外部存儲器控制器而工作。存在現今正使用的許多商業上成功的非易失性固態存儲器器件。這些存儲器器件可以是快閃EEPR0M，或可以使用其他類型的非易失性存儲器單元。在美國專利 No. 5070032、5095344、5315541、5343063 和 5661053,5313421 和 6222762 中給出了 閃存和系統及其制造方法的例子。具體地，在美國專利No. 5570315,5903495,6046935中描述了具有 NAND串結構的閃存器件。而且還由具有用于存儲電荷的介電層的存儲器單元制造非易失性存儲器器件。取代先前描述的導電浮置柵極元件，使用介電層。由Eitan等人的“NR0M: ANovel Localized Trapping,2-Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters, Vol. 21, No. 11，2000年11月，543-545頁描述了利用介電存儲元件的這種存儲器器件。0N0介電層延伸穿過在源極和漏極擴散之間的溝道。用于一個數據位的電荷被局限在與漏極相鄰的介電層中，且用于另一數據位的電荷被局限在與源極相鄰的介電層中。例如， 美國專利No. 5768192和6011725公開了具有夾在兩個二氧化硅層之間的俘獲(trapping) 電介質的非易失性存儲器單元。通過分別讀取該電介質中的空間分離的電荷存儲區域的二進制狀態來實現多狀態數據存儲。為了改善讀取和編程性能，并行地讀取或編程陣列中的多個電荷存儲元件或存儲器晶體管。從而，一起讀取或編程一“頁”的存儲器元件。在現有存儲器架構中，一行通常包含幾個交織的頁，或者它可能構成一頁。一頁的所有存儲器元件將被一起讀取或編程。通常，由相應頁的存儲元件形成物理頁。如果該頁的每個存儲元件存儲一位數據，則物理頁包含一個數據頁。如果每個存儲元件存儲多位(例如3位)數據，則物理頁將包含3個數據頁(即、低位、中間位和高位頁)。盡管增加的并行性改善了讀或感測性能，但是隨著通過使每個存儲元件存儲越來越多位的數據而導致的存儲密度的增加，現有的感測技術正變得日益耗時。例如，在傳統的 1位存儲器中，每個存儲元件被編程到位于存儲元件的兩個相應閾值區中的兩個存儲器狀態之一。通常，需要相對于與分界閾值電平對應的一個讀電平進行感測，以便在兩個狀態之間區分。另一方面，在3位存儲器中，存儲元件的閾值窗被劃分成至少8個閾值區，每個閾值區對應于八個存儲器狀態之一。感測3位存儲元件將需要至少7個讀電平以便分析存儲元件的閾值位于哪個閾值區中。通常，η位存儲器將需要感測2η_1個感測電平并且在每個電平處的感測將引起設置時間(setup time)。當針對由于被編程到相鄰存儲元件中的各個電荷引起的干擾進行校正時，感測時間進一步被延長。例如，一頁通常由公共字線訪問。當字線WLn被讀取時，字線WLn+Ι必須首先被讀取以便確定該干擾。這可以將感測電平的總數復加(compound)為Qn-I) · (2n-l)。 同樣，每個感測電平的設置時間將復加。因此，存在對于高容量和高性能非易失性存儲器的普遍需要。特別地，存在對具有使前述缺點最小化的改善編程性能的高容量非易失性存儲器的需要。

發明內容
連續掃描時域感測根據本發明的一般方面，字線上的一頁非易失性多電平存儲器單元經由位線被感測放大器并行感測。施加到字線的作為時間的增加函數的預定輸入感測電壓VmJt)允許在一個掃過中掃描存儲器單元的全部范圍的閾值。然后感測各個單元的閾值被減少為通過標示各個單元變得導電的時間的時域感測。針對字線和位線延遲而被調整的每個導電時間可以用于導出在單元變得導電時在該單元本地的字線的部分處出現的感測電壓電平。在本地出現的感測電壓電平產生單元的閾值。在一個實施例中，預先確定響應于輸入的Vim(t)的作為單元的位置Xi的函數的字線電壓AV(xi，t)。頁被周期地感測，并且當單元i開始導電時的時間ti被用于通過求字線響應函數在(xi，ti)處的值來確定閾值VTHi，即VTHi = Vwl(XI^i)0在求字線響應函數在(xi，ti)處的值的優選實現方式中，其等于求該輸入感測電壓在偏移的時間ti”處的值。偏移的時間是在考慮在相對于存儲器陣列中的(xi，yi)處的單元的字線和位線延遲之后。因此，單元的閾值VTHi =VINWL(ti’-AIffL(Xi)-Δ TBL(yi))= Vinwl(ti”)，其中ti，是感測放大器處的導電的檢測時間，以及ATwl(Xi)和ATBL(yi)分別是相對于單元i的字線和位線延遲。連續掃描時域感測技術對于多電平存儲器的電平的數量相對不敏感。在此方案中，對于每個極小感測電平的字線和位線延遲以及感測和輸出時段將被一個接一個地“流水線化”。這得到感測性能的實質改善。同時，允許以比最低需要的更高的分辨率(具有另外的軟位)感測多電平存儲器。另外的軟位可以用于有利地用在ECC操作中。


圖1示意性例示其中可以實現本發明的非易失性存儲器芯片的功能塊。圖2示意性例示非易失性存儲器單元。圖3圖示了針對浮置柵極可以在任何一個時刻選擇性存儲的四個不同電荷Q1-Q4 的源極-漏極電流Id和控制柵極電壓Vra之間的關系。圖4圖示了存儲器單元的NOR陣列的例子。圖5A示意性地圖示了被組織成NAND串的存儲器單元的串。
圖5B圖示了由諸如圖5A所示的NAND串50構成的存儲器單元的NAND陣列200 的例子。圖6圖示了圖1所示的讀/寫電路270A和270B，其包含跨過存儲器單元陣列的一排(bank) ρ個感測模塊。圖7示意性地圖示了圖6所示的感測模塊的優選組織。圖8A和8B更詳細地圖示了圖7所示的讀/寫堆疊。圖9(0)-9 )圖示了編程4狀態存儲器單元的全體(population)的例子。圖10(0)-10 )圖示了編程8狀態存儲器單元的全體的例子。圖11例示正被并行感測或編程的例如按NAND配置組織的一頁存儲器單元。圖12例示在訪問陣列中的給定存儲器單元時的延遲。圖13 (A)例示在距輸入端的位置xl、x2........xi處沿著字線虬42分布的一
頁存儲器單元。圖13⑶例示字線的給定片段相對于訪問節點的電阻和電容的乘積。圖14例示作為時間的函數的對于給定位置Xi的字線電壓。圖15㈧示出通過向字線施加感測電壓AV而實現感測，該感測電壓AV基本是掃過電平rVl、rV2和rV3的階梯函數。圖15⑶例示每個感測電平的時序。圖16(A)例示用于感測多電平存儲器單元的所有電平的優選輸入的連續掃描電壓。圖16⑶例示在從其處施加了輸入掃描電壓的位置Xi處的字線的電壓響應。圖17是例示時域技術中的連續掃描的感測的流程圖。圖18是圖17中所示的流程圖的另外的部分，其中輸入掃描電壓優選是線性斜坡電壓。圖19是圖17中所示的流程圖的另外的部分，其中指定了感測的優選實現方式。圖20是圖17中所示的流程圖的另外的部分，其中指定了在連續掃描技術中得到存儲元件的閾值的優選實現方式。圖21 (A)示出作為隨時間的連續斜坡電壓的輸入掃描感測電壓的例子。圖21 (B)例示在時域中的連續掃描感測的本方案下的總感測時間的時序。圖22例示具有其各頁按最佳序列編程以便最小化相鄰字線上的存儲器單元之間的Yupin效應的存儲器陣列的存儲器的例子。圖23例示在讀或編程操作期間要針對其進行LA校正的存儲器陣列的一部分。圖24A例示在對于正被感測的字線WLn和相鄰的字線WLn-I和WLn+Ι的編程驗證期間在DLA方案下的偏壓情況。圖24B例示在對于正被感測的字線及其相鄰字線的被補償的讀取期間在DLA方案下的偏壓情況。圖25是根據傳統的DLA方案的第一部分的用于感測相鄰字線WLn+Ι處的相鄰頁的示意時序圖。圖沈是根據傳統DLA方案的第二部分的用于感測所選字線WLn處的頁的示意時序圖。
圖27例示用于感測相鄰字線WLn+Ι上的多電平存儲器單元的所有電平的優選連續掃描電壓。圖觀是根據本發明的第二部分的用于感測所選字線WLn處的頁的示意時序圖。圖四是例示通過采用連續掃描感測電壓來在時域中感測的感測的流程圖。圖30是圖四所示的流程圖的另外的部分，其中還指定了第二電壓。
具體實施例方式存儲器系統圖1至圖12提供了其中可以實現或例示本發明的各個方面的示例存儲器系統。圖13到圖21圖示了根據時域感測的本發明的第一方面的各個實施例的上下文和細節。圖22到圖30例示根據本發明的第二方面的各個實施例的上下文和細節，其中將時域感測技術應用于對當前字線的感測，同時補償來自相鄰字線的干擾。圖1示意性地圖示了其中可以實現本發明的非易失性存儲器芯片的功能塊。存儲器芯片100包括存儲器單元的二維陣列200、控制電路210以及諸如解碼器、讀/寫電路和復用器之類的外圍電路。存儲器陣列200可經由行解碼器230(被分為230A、230B)由字線來尋址，以及經由列解碼器260(被分為^0A、260B)由位線來尋址(還見圖4和5)。讀/寫電路270 (被分為270A、270B)允許并行地讀取或編程一頁存儲器單元。數據I/O總線231耦接到讀/ 寫電路270。在優選實施例中，一頁由共享同一字線的一連續行的存儲器單元構成。在另一實施例中，在一行存儲器單元被劃分為多頁的情況下，提供塊復用器250(被分為250A和 250B)來將讀/寫電路270復用到各個頁。例如，分別由奇數和偶數列的存儲器單元形成的兩頁被復用到讀/寫電路。圖1圖示了其中在該陣列的相對側上以對稱的方式來實現各種外圍電路對存儲器陣列200的訪問、使得在每側的訪問線和電路的密度減少一半的優選布置。因此，行解碼器被分為行解碼器230A和230B，且列解碼器被分為列解碼器^OA和^0B。在其中一行存儲器單元被劃分為多頁的實施例中，頁復用器250被分為頁復用器250A和250B。類似地， 讀/寫電路270被分為連接到來自陣列200的底部的位線的讀/寫電路270A和連接到來自陣列200的頂部的位線的讀/寫電路270B。以此方式，讀/寫模塊的密度以及因此的感測模塊380的密度實質上減少了一半。控制電路110是與讀/寫電路270協作以對存儲器陣列200進行存儲器操作的芯片上控制器。控制電路Iio通常包括狀態機112和諸如芯片上地址解碼器和功率控制模塊 (未明確示出)的其他電路。狀態機112提供對存儲器操作的芯片級控制。控制電路經由外部存儲器控制器與主機通信。存儲器陣列200通常被組織為按行和列排列且可由字線和位線尋址的存儲器單元的二維陣列。可以根據NOR類型或NAND類型架構來形成該陣列。圖2示意性圖示了非易失性存儲器單元。可以由具有諸如浮置柵極或介電層的電荷存儲單元20的場效應晶體管來實現存儲器單元10。存儲器單元10還包括源極14、漏極16和控制柵極30。存在現今正使用的許多商業上成功的非易失性固態存儲器器件。這些存儲器器件可以使用不同類型存儲器單元，每個類型具有一個或多個電荷存儲元件。典型的非易失性存儲器單元包括EEPROM和快閃EEPR0M。在美國專利No. 5595924 中給出了 EEPROM單元及其制造方法的例子。在美國專利No. 5070032,5095344,5315541, 5343063,5661053,5313421和6222762中給出了快閃EEPROM單元、其在存儲器系統中的使用及其制造方法的例子。具體地，在美國專利No. 5570315、5903495和6046935中描述了具有NAND單元結構的存儲器器件的例子。而且，已經在Eitan等人的“NORM =A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell，，，IEEE Electron Device Letters, Vol. 21，No. 11,2000 年 11 月，543-545 頁中以及在美國專利 No. 5768192 和 6011725中描述了利用介電存儲元件的存儲器器件的例子。實際上，通常通過當向控制柵極施加參考電壓時感測穿過單元的源極和漏極電極的導電電流來讀取該單元的存儲器狀態。因此，對于在單元的浮置柵極上的每個給定電荷， 可以檢測針對固定的參考控制柵極電壓的相應導電電流。類似地，可編程到浮置柵極上的電荷的范圍定義了相應的閾值電壓窗或相應的導電電流窗。或者，取代檢測在劃分的電流窗之間的導電電流，能夠在控制柵極處為在測試下的給定存儲器狀態設置閾值電壓，并檢測導電電流是低于還是高于閾值電流。在一個實施方式中，通過檢查導電電流經過位線的電容而放電的速率來實現相對于閾值電流對導電電流的檢測。圖3圖示了對于浮置柵極可以在任何一個時間選擇性地存儲的四個不同的電荷 Q1-Q4的源極-漏極電流Id和控制柵極電壓Vra之間的關系。四條實線Id對Vra曲線表示分別對應于四個可能的存儲器狀態的、可以被編程到存儲器單元的浮置柵極上的四個可能的電荷水平。作為例子，全體(population)單元的閾值電壓窗可以是從0. 5V到3. 5V的范圍。可以通過將閾值窗劃分為每個以0.5V為間隔的五個區域來界定分別表示一個已擦除狀態和六個已編程狀態的七個可能的存儲器狀態“0”、“1”、“2”、“3”、“4”、“5”、“6”。例如， 如果如所示地使用2 μ A的參考電流Ikef，則用Ql編程的單元可以被認為是處于存儲器狀態 “1”，因為其曲線與Ikef在由Vra = 0. 5V和1. OV界定的閾值窗的區域中相交。類似地，Q4處于存儲器狀態“5”。如從上述描述中可看出，使得存儲器單元存儲的狀態越多，則其閾值窗劃分得越精細。例如，存儲器器件可以具有擁有范圍從-1.5V到5V的閾值窗的存儲器單元。這提供了 6. 5V的最大寬度。如果該存儲器單元要存儲16個狀態，每個狀態可以占據閾值窗中的 200mv到300mv。這將需要在編程和讀取操作中更高的精度，以便能夠實現所需的分辨率。圖4圖示了存儲器單元的NOR陣列的例子。在存儲器陣列200中，每行存儲器單元通過其源極14和漏極16以菊鏈方式連接。該設計有時被稱為虛擬接地設計。一行中的單元10使得其控制柵極30連接到諸如字線42的字線。一列中的單元使得其源極和漏極分別連接到諸如位線34和36的所選位線。圖5A示意性地圖示了被組織為NAND串的存儲器單元的串。NAND串50由通過其
源極和漏極菊鏈連接的一系列存儲器晶體管M1、M2......Mn(例如，n = 4、8、16或更高)組
成。一對選擇晶體管S1、S2控制存儲器晶體管鏈分別經由NAND串的源極端討和漏極端56
9與外部的連接。在存儲器陣列中，當源極選擇晶體管Sl導通時，源極端耦接到源極線(見圖5B)。類似地，當漏極選擇晶體管S2導通時，NAND串的漏極端耦接到該存儲器陣列的位線。在該鏈中的每個存儲器晶體管10用作存儲器單元。其具有電荷存儲元件20來存儲給定量的電荷，以便表示想要的存儲器狀態。每個存儲器晶體管的控制柵極30允許對讀和寫操作的控制。如將在圖5B中看到，一行NAND串的相應存儲器晶體管的控制柵極30全部連接到同一字線。類似地，每個選擇晶體管Si、S2的控制柵極32提供分別經由其源極端M 和漏極端56對NAND串的控制訪問。同樣，一行NAND串的相應選擇晶體管的控制柵極32 全部連接到同一選擇線。當在編程期間讀取或驗證NAND串中的被尋址的存儲器晶體管10時，其控制柵極 30被供應了適當的電壓。同時，NAND串50中的其余未被尋址的存儲器晶體管通過在其控制柵極上施加足夠的電壓而完全導通。以此方式，從各個存儲器晶體管的源極到NAND串的源極端M有效地建立了導電路徑，且對各個存儲器晶體管的漏極到該單元的漏極端56類似。在美國專利No. 5570315,5903495,6046935中描述了具有這種NAND串結構的存儲器器件。圖5B圖示了由諸如圖5A所示的NAND串50組成的存儲器單元的NAND陣列200 的例子。沿著每列NAND串，諸如位線36的位線耦接到每個NAND串的漏極端56。沿著每排(bank) NAND串，諸如源極線34的源極線耦接到每個NAND串的源極端M。而且沿著一排NAND串中的一行存儲器單元的控制柵極被連接到諸如字線42的字線。沿著一排NAND 串中的一行選擇晶體管的控制柵極被連接到諸如選擇線44的選擇線。在一排NAND串中的整行存儲器單元可以通過該排NAND串的字線和選擇線上的適當電壓而被尋址。當NAND串內的存儲器晶體管正被讀取時，該串中的剩余存儲器晶體管經由其相關的字線而被硬導通 (turned on hard)，使得流過該串的電流主要取決于正被讀取的單元中所存儲的電荷的水平。感測電路和技術圖6圖示了圖1所示的讀/寫電路270A和270B，其包含跨過存儲器單元陣列的一排P個感測模塊。并行工作的整排P個感測模塊480允許沿著一行的P個單元10的塊 (或頁)被并行讀取或編程。實質上，感測模塊1將感測單元1中的電流I1，感測模塊2將
感測單元2中的電流12，......，感測模塊ρ將感測單元ρ中的電流Ip，等等。從源極線34
流出到集合節點(aggregate node) CLSRC并從那里到地的對于頁的總單元電流iTQT將是P 個單元中所有電流的總和。在傳統存儲器架構中，具有公共字線的一行存儲器單元形成兩頁或多頁，其中一頁中的存儲器單元被并行讀取和編程。在一行具有兩頁的情況下，由偶數位線訪問一頁，并由奇數位線訪問另一頁。一頁的感測電路在任何一個時間與偶數位布線為或奇數位線相耦接。在該情況下，提供頁復用器250A和250B以將讀/寫電路270A和 270B分別復用到各個頁。在基于56nm技術的當前生產的芯片中，ρ > 64000，并且在43nm 32G位X 4芯片中，ρ > 150000。在優選實施例中，塊是一連串(rim)的整行單元。這是所謂的“全位線 (all bit-line)”架構，其中頁由分別與鄰近位線耦接的一行鄰近的存儲器單元構成。在另一實施例中，塊是該行中單元的子集。例如，單元的子集可以是整行的一半或者整行的四分之一。單元的子集可以是一連串的鄰近單元或者每隔一個的單元、或者每隔預定數量的單元。每個感測模塊經由位線與存儲器單元耦接，并包括用于感測存儲器單元的導電電流的感測放大器。通常，如果讀/寫電路分布在存儲器陣列的相對側上，則該排的P個感測模塊將分布在讀/寫電路270A和270B的兩個集合之間。圖7示意性地圖示了圖6所示的感測模塊的優選組織。將包含ρ個感測模塊的讀 /寫電路270A和270B分組為一排讀/寫堆疊400。圖8更詳細地圖示了圖7所示的讀/寫堆疊。每個讀/寫堆疊400在一組k條
位線上并行工作。如果頁具有P = r*k條位線，則將有r個讀/寫堆疊400-1.....400-r。
實質上，該架構使得由公共處理器500服務于k個感測模塊的每個堆疊以便節省空間。公共處理器500基于位于感測模塊480的鎖存器中和位于數據鎖存器430處的鎖存器中的電流值和來自狀態機112的控制，計算將被存儲在那些鎖存器中的被更新的數據。在2006年 6月四日的美國專利申請公開號US-2006-0140007-A1中已經公開了公共處理器的詳細描述，其全部公開內容通過引用合并于此。并行工作的整排被分區的讀/寫堆疊400允許沿著一行的ρ個單元的塊(或頁) 被并行讀取或編程。從而，對于整行單元將有P個讀/寫模塊。因為每個堆疊服務于k個存儲器單元，因此該排中的讀/寫堆疊的總數由r = p/k給出。例如，如果r是該排中堆疊的數量，則P = r*k。一個示例存儲器陣列可以具有ρ = 150000, k = 8，因此r = 18750。諸如400-1的每個讀/寫堆疊實際上包含并行服務于k個存儲器單元的段 (segment)的感測模塊480-1至480_k的堆疊。頁控制器410將控制和定時信號經由線路 411提供給讀/寫電路370。頁控制器本身經由線路311而依賴于存儲器控制器310。每個讀/寫堆疊400之間的通信受互連的堆疊總線431影響并被頁控制器410控制。控制線 411將控制和時鐘信號從頁控制器410提供給讀/寫堆疊400-1的組件。在優選布置中，將堆疊總線劃分為用于在公共處理器500和感測模塊的堆疊480 之間通信的SABus(SA總線)422以及用于在處理器和數據鎖存器的堆疊430之間通信的 DBus (D 總線)423。數據鎖存器的堆疊430由數據鎖存器430-1至430_k組成，對于與堆疊相關聯的每個存儲器單元存在一個數據鎖存器。I/O模塊440使得數據鎖存器能夠經由I/O總線231 與外部交換數據。公共處理器還包括輸出507，用于輸出指示諸如錯誤情況的存儲器操作狀態的狀態信號。該狀態信號用于驅動在布線為或(Wired-Or)的配置中與標記總線(FLAG BUS) 509 相聯系的η晶體管550的柵極。標記總線(FLAG BUS)優選地由控制器310預充電，并在任何讀/寫堆疊對狀態信號賦值(asserted)時將被拉低。多狀態存儲器劃分的例子已經結合圖3描述了其中存儲器單元每個存儲多位數據的非易失性存儲器。具體例子是由場效應晶體管的陣列形成的存儲器，每個場效應晶體管具有在其溝道區和其控制柵極之間的電荷存儲層。電荷存儲層或單元可以存儲一個范圍的電荷，引起對于每個場效應晶體管的一個范圍的閾值電壓。可能的閾值電壓的范圍跨度了一個閾值窗。當將閾值窗劃分為閾值電壓的多個子范圍或區帶(zone)時，每個可分辨的區帶用于代表存儲器單元的不同存儲器狀態。可以通過一個或多個二進制位來編碼多個存儲器狀態。例如，被劃分為四個區帶的存儲器單元可以支持可以被編碼為2位數據的四個狀態。類似地，被劃分為八個區帶的存儲器單元可以支持可以被編碼為3位數據的八個存儲器狀態，等等。圖9(0)-9(2)圖示了編程4狀態存儲器單元全體的例子。圖9 (0)圖示了可編程到分別代表存儲器狀態“0”、“1”、“2”和“3”的閾值電壓的四個不同分布中的存儲器單元的全體。圖9(1)圖示了被擦除的存儲器的“被擦除的”閾值電壓的初始分布。圖9 )圖示了在編程了許多存儲器單元之后的存儲器的例子。實質上，單元初始地具有“被擦除的” 閾值電壓，并且編程將把它偏移到更高的值而進入由驗證電平y\、y\和W3劃界的三個區帶之一中。以此方式，每個存儲器單元可以被編程到三個編程狀態“ 1 ”、“ 2 ”和“ 3 ”之一，或者在“被擦除”狀態下保持未被編程。隨著存儲器得到更多的編程，如圖9(1)所示的“被擦除”狀態的初始分布將變得更窄，并且由“0”狀態代表被擦除狀態。具有低位和高位的2位碼可以用于表示四個存儲器狀態中的每個。例如，“0”、 “ 1，，、“ 2，，和“ 3，，狀態分別由“ 11 ”、“ 01，，、“ 00，，和“ 10 ”表示。通過在“全序列，，模式下感測， 可以從存儲器中讀取2位數據，在該全序列模式下，通過分別在三個子過程(sub-pass)中相對于讀取界定閾值1%、rV2和rV3來感測而一起感測兩個位。圖10(0)-10 )圖示了編程8狀態存儲器單元的全體的例子。圖10(0)圖示了可編程到分別代表存儲器狀態“0”至“7”的閾值電壓的八個不同分布中的存儲器單元的全體。圖10(1)圖示了被擦除的存儲器的“被擦除”閾值電壓的初始分布。圖10⑵圖示了在編程了許多存儲器單元之后的存儲器的例子。實質上，單元初始具有“被擦除”閾值電壓， 并且編程將把它偏移到更高的值而進入由驗證電平VV1-VV7界定的七個區帶之一中。以此方式，每個存儲器單元可以被編程到七個已編程狀態“1”_ “7”之一，或者在“被擦除”狀態下保持未被編程。隨著存儲器得到更多的編程，如圖10(1)所示的“被擦除”狀態的初始分布將變得更窄，并且由“0”代表被擦除狀態。具有低位、中間位和高位的3位碼可以用于表示八個存儲器狀態的每個。例如， “ 0 ”、“ 1 ”、“ 2 ”、“ 3 ”、“ 4 ”、“ 5 ”、“ 6 ” 和 “ 7 ” 狀態分別由 “ 111 ”、“011 ”、“ 001”、“ 101 ”、“ 100 ”、 “000”、“010”和“110”表示。通過在“全序列”模式下感測，可以從存儲器中讀取3位數據， 在該全序列模式下，通過分別在七個子過程中相對于讀取界定閾值!"V1IV7進行感測而一起感測三個位。類似地，4位碼將具有低位、第一中間位、第二中間位和高位，表示16個狀態的每個。連續掃描時域感測圖11例示被并行感測或編程的例如按NAND配置組織的一頁存儲器單元。圖11實質上示出了圖5Β的存儲器陣列200中的一排NAND鏈50，其中每個NAND鏈的細節如圖5Α 中明確示出。諸如頁60的“頁”是被使能并行感測或編程的一組存儲器單元。由共同連接到字線42的該頁的單元以及可由可經由位線36訪問的感測電路(例如圖8所示的感測模塊480)訪問的每個單元的控制柵極來使能該頁。作為例子，當相應地感測或編程該頁的單元60時，感測電壓或編程電壓相應地被施加到公共字線WL3，且在位線上有適當的電壓。圖12例示在訪問陣列中的給定存儲器單元時的延遲。行方向的字線和列方向的位線跨過存儲器陣列200。當存儲器陣列10作為一頁的一部分而被訪問時，其由字線WL 42在χ-(行)方向以及由位線BL 36在y-(列)方向上被尋址。在感測操作期間，從所選字線WL的輸入端經由χ-解碼器230施加感測電壓作為字線電壓。位線分別將由WL 42尋址的該頁存儲器單元耦接到讀/寫電路270中的感測模塊。圖12示意性示出讀/寫電路 270，并且它們位于y-列的底端。如圖1所示，優選配置用于將讀/寫電路分布在存儲器陣列的頂部和底部作為讀/寫電路270A和270B。圖12示出可由字線WL 42和位線BL 36訪問的具有陣列坐標(x，y)的一頁的一個單元10。例如，在感測操作期間，經由字線WL 42將感測電壓提供給單元10的控制柵極。 隨著位線BL 36被預充電到用于感測操作的適當電壓，單元的源極-漏極電流可以由經由位線BL 36耦接的讀/寫電路270中的感測放大器來感測。由于字線和位線具有有限的電阻和電容，在這些線中將存在RC延遲。圖12例示對于具有分別離X解碼器和讀/寫電路270的坐標(x，y)的單元10，施加在X解碼器處的字線電壓將被延遲時段ΔΤ οο。類似地，單元10處的源極-漏極電流將由被延遲了時段 Δ TBL(y)的讀/寫電路270之一感測。圖13(A)例示沿著字線虬42在距離輸入端的位置xl、x2......xi.......xp處
的一頁存儲器單元。字線的輸入端被耦接以從χ解碼器230接收字線電壓供應。圖13(B)例示給定段的字線相對于訪問節點的電阻和電容的乘積。字線WL 42由具有有限電阻的導體形成。一段字線的電阻與該段的長度成比例。類似地，一段的電容也與其長度成比例。因此，一段字線的RC的乘積增加為其長度的二次函數。圖14例示作為時間的函數的給定位置Xi的字線電壓。對于輸入端處的輸入電壓的響應是通過由RC(Xi)給出的時間常數對一部分字線的充電。位置xi處和時間t時的充電的電壓是Kxi，t) = VffL(χ = 0) [l-EXP(-t/RC)]0如果稍后移除輸入電壓，則位置xi 處和時間t時的放電的電壓是Vwl (xi，t) = Vwl (x = 0)EXP(-t/RC)。通常，乘積RC (χ)(見圖13(B))是確定對在位置χ處的字線充電或放電的速率的時間常數。圖14例示被標準化為輸入電壓的響應字線電壓和被標準化為RC時間常數的時間。在一個單位的時間常數之后，字線將被充電到63.2%。在兩個單位的時間常數之后，字線將被充電到86.5%，等等。 因此，RC常數越大，充電和放電將越慢。沿著字線的RC變化的影響是對于進一步遠離χ 解碼器的那些單元，RC延遲更大，因此充電將花費更長時間。多級感測中的延遲2位存儲器單元的示例劃分示出在圖9(0)中。2位單元可以處于四個存儲器狀態的任意一個中，四個存儲器狀態的每個與一個閾值范圍相關聯。為了分辨單元的閾值位于哪個閾值范圍中，進行三次感測，每次相對于讀分界電平rVl、rV2和rV3之一來感測。圖15㈧和15⑶例示用于感測2位存儲器單元的典型定時。圖15㈧示出通過向字線施加基本是掃過電平rVl、rV2和rV3的階梯函數的感測電壓V1^來實現感測。由于字線中的RC延遲(圖14中所示)，因此可能僅在字線的遠端也被充電到期望的電平時才發生對整頁的感測。圖15(B)例示每個感測電平的時序。為了感測該頁，位線被設置有適合于在位線預充電時段0中的感測操作的電壓。在rVl電平處的感測開始于向字線施加rVl電壓電平。 在考慮到字線延遲時段1之后，字線一致地處于在期望的rVl電平。隨著位線和字線電壓被設置，單元導通或截止。如果單元導通，這意味著其具有至少是rVl的閾值電平。但是， 因為由經由位線遠程耦接到單元的感測模塊中的感測放大器(見圖8)進行感測，因此單元的導電電流將在位線訪問時段2之后到達感測放大器。那時，感測時段3中的感測選通脈沖(sense strobe)使得感測放大器能夠確定導電電流。然后在作為感測放大器輸出時段 4的下一時段中，感測的結果從感測放大器輸出到數據鎖存器。取決于各種感測實現方式，位線預充電時段0可以或可以不對每個感測電平重復。但是，時段1-4必需對每個感測電平重復。一個例子例示了每個時段的相對持續時間。 感測時段3和輸出時段4每個通常大約是1微秒；字線延遲和位線訪問每個通常是大約十倍，即10微秒。這總計對每個感測電平大約是20微秒。初始位線預充電時間可能花費另一 10微秒。對于2位單元，存在2#2-1或三個電平，并且總感測時間是20X3+10 = 70微秒。對于3位單元，存在2**3-1或7個電平，并且總感測時間是20X7+10 = 150微秒。對于4位單元，存在15個電平，并且總感測時間是20X15+10 = 310微秒。將看到，每個感測電平處的大多數感測時間是等待字線和位線延遲，這大約是比實際感測和輸出時段更高的一個量級。利用連續掃描感測電壓的時域感測根據本發明的一般方面，由感測放大器經由位線并行感測字線上的一頁非易失性多電平存儲器單元。施加到字線的作為時間的增加的函數VmJt)的預定輸入感測電壓允許掃描一個掃過(swe印)中的存儲器單元的全部范圍的閾值。然后對各個單元的閾值的感測減少為通過標示各個單元何時變得導電的時間的時域感測。針對字線和位線中的延遲而調整的每個導電時間可以用于導出在單元變得導電時在該單元本地的字線的部分處出現的感測電壓電平。此本地出現的感測電壓電平產生該單元的閾值。在一個實施例中，響應于輸入的Vim(t)的作為單元位置Xi的函數的字線電壓 Vwl(xi, t)是預定的。周期地感測該頁，并且單元i開始導電的時間ti用于通過求字線響應函數在(xi, ti)處的值來確定閾值VTHi，即VTHi = Vwl(xi, ti)0圖16(A)例示用于感測多電平存儲器單元的所有電平的優選輸入連續掃描電壓。 該輸入掃描電壓VmJt)是具有包含要被施加到字線的所有感測電平的范圍的線性傾斜電壓。其具有恒定的斜率并且在掃描時段ATkamp=范圍/(斜率)中基本掃過掃描該范圍。圖16(B)圖示在從其處施加輸入掃描電壓的位置xi處的字線的電壓響應。當輸入掃描電壓Vinwl(t)從所選字線的輸入端輸入時(見圖13(A)和圖13(B))，在離該輸入端的距離xi處的字線的電壓響應由Vi(xi，t)給出。此外，Vwl(OA) = Vinwl(t)0在優選實施例中，當輸入掃描電壓的斜率基本小于WL的RC常數時，則xi處的電壓基本是χ = 0處的電壓但是延遲了 ATffL(xi)0因此，xi處的字線電壓由Vwl(xi，t) VmJt-Δ Twl(xi))給出。 這是將被呈現給位于xi處的單元i的控制柵極的電壓。在一個實施例中，作為對于輸入電SVmJt)的響應函數的字線響應電壓Vi(xi， t)可以基于結合圖13和圖14描述的RC模型而獲得。在另一實施例中，可以通過其中使用給定時間來查找給定位置處的字線電壓的查找表來實現該響應函數。已知對輸入掃描電壓的字線響應，可以通過確定在位置Xi處的單元i開始導電時的時間來導出該單元的閾值。因此，時間標記ti指示單元開始導電時的時間。此時，xi處的字線電壓是^^(^，^)，并且根據定義是位于^處的單元1的閾值電壓\1^。然后通過求字線電壓函數在(xi，ti)處的值來簡單給出閾值電壓VTHi。因此，VTHi = VffL(xi,ti)0時間標記ti指示單元本地的時間。實踐中，如果由遠程感測放大器檢測單元的電流，則必須考慮到達感測放大器的進一步延遲。例如，在圖12所示的布置中，電流由在存儲器陣列200的外圍的讀/寫電路270之間的感測模塊480 (見圖8B)中的感測放大器490檢測。該感測放大器經由位線耦接到單元的漏極。在操作中，可以使該感測放大器如感測時鐘信號所定時那樣周期地感測。例如，感測選通脈沖可以被定時為每微秒重復。如結合圖12 所說明的，位線將要求從該單元到感測放大器的延遲△1^(7)，其中7是位線的長度。因此， 如果單元i由感測放大器檢測為在時間t’ij時開始導電，則可以通過ti = t'ij-ATBL(y) 導出本地時間標記ti，其中t’ ij是感測放大器對在(X，y)處的單元的檢測時間。在一個實施例中，位線訪問可以通過與字線延遲相同的RC模型來獲得。在另一實施例中，可以通過仿真獲得位線訪問。因此其對于沿著相同字線或頁的一組單元是恒定的，因此其還可以通過其中可以減去兩個感測之間的共同延遲的差分感測技術來測量。圖17是例示通過時域技術中的連續掃描來感測的流程圖。步驟500 在具有存儲元件的陣列的非易失性存儲器中，提供用于訪問從輸入端在位置xl、x2........xi.......xn處沿著字線分布的一組存儲元件的字線。步驟510 提供施加到字線的輸入端的輸入掃描感測電壓Vinwl(t)。步驟520 預先確定具有作為xi和時間的函數的電壓幅度的字線響應函數Vi(xi， t)，作為對于施加到字線的輸入端的輸入掃描感測電壓Vinwl(t)的字線電響應。步驟530 隨著感測電壓Vim(t)施加到字線，確定當該組的每個存儲元件開始傳導電流時每個存儲元件處的時間標記ti。步驟MO 通過求字線響應函數在由時間標記ti指示的時間時在存儲元件的位置處的值來確定每個存儲元件的閾值電壓VTi (即VTi = Vwl(xi, ti))。通常，輸入掃描感測電壓需是作為時間的函數而單調增加的電壓。如圖16(A)所示，優選的輸入掃描感測電壓是具有恒定斜率的線性函數。圖18是圖17所示的流程圖的另外的部分，其中輸入掃描電壓優選是線性傾斜電壓。步驟512 其中輸入感測電壓V·⑴具有預定的恒定斜率。圖19是圖17所示的流程圖的另外的部分，其中指定了感測的優選實現方式。該優選感測是通過連續掃描技術，其中由經由位線耦接的感測放大器檢測存儲元件的導電， 并且解決了由此的延遲。如上所述以及還結合圖12，時間標記是相對于當存儲元件i導通時的真實時間。在存儲元件的電流由通過位線鏈接的感測放大器檢測的情況下，感測放大器處的檢測時間被從存儲元件到感測放大器的信號傳播而延遲。步驟532 其中所述確定存儲元件的時間標記包括由經由位線耦接到存儲元件的感測放大器檢測導電電流，該時間標記是偏移了預定延遲時段的感測放大器處的檢測時間。在求字線響應函數在(xi，ti)處的值的優選實現方式中，等于求在考慮到相對于存儲器陣列中的(xi，yi)處的存儲元件的字線和位線延遲之后的輸入感測電壓VTHi = V腿(tij-ATWL(xi)-ATBL(yi))，其中tij是感測放大器處的對于導電的檢測時間，并且 ATwl(XI)和ATBdyi)分別是相對于存儲元件i的字線和位線中的延遲。圖20是圖17中所示的流程圖的另外的部分，其中指定了連續掃描技術中導出存儲元件的閾值的優選實現方式。如從圖16㈧和16⑶可見，輸入電SVinwl⑴被施加到字線，并且在對于沿著字線的位置xi處的存儲元件i處，其被延遲了 ΔΤιΟ )。可以從響應函數VwlU, t)計算該延遲。因此，出現在Xi處的字線上的電壓由在時間上偏移了該延遲的輸入電壓簡單給出，即Vwl (xi，t) = Vinwl(t-ATffL(xi) )0類似地，感測放大器檢測在t’ =t+ATBL(y)處由位線延遲的存儲元件導電的事件。因此，存儲元件i處的閾值由在時間上偏移了字線和位線兩個延遲的輸入電壓給出，即VTHi= V·(t”)= Vinwl(t-Δ Twl(xi))= V1Nwl (t，- Δ Twl (xi) - Δ Tbl (y))。步驟M0’ 所述通過求字線響應函數在由時間標記ti指示的時間時在存儲元件的位置處的值來確定每個存儲元件的閾值電壓VTi等于求輸入電壓函數在感測放大器處的在檢測時間在時間上偏移了預定字線延遲和預定位線延遲時的值(即VTi = VffL(xi,ti) =V腿(t，- Δ Twl (xi) - Δ Tbl (y))。連續掃描感測技術可以極大地改善感測性能，特別是關于多級感測的感測性能。 如以上結合圖15所述，現有的多級感測方案具有與每個感測電平復加的字線和位線延遲。 因此總感測時間隨感測電平的數量而成比例變化。圖21㈧和21⑶例示連續掃描感測技術中的時序優點。圖21㈧示出作為隨時間的連續傾斜電壓的輸入掃描感測電壓的例子。圖21⑶例示在時域中的連續掃描感測的本方案下的總感測時間的時序。在傾斜之前，將存在初始位線預充電時間段0，其可能花費大約10微秒。該時段0類似于在現有感測方案中存在的時段，比如圖15中所示的。一旦施加了連續掃描感測電壓，由對于每個極小電平的字線延遲時段1和位線訪問時段2以及感測時段3和輸出時段4的總和花費的總時間就將一個接一個地“流水線化(pipeline) ”。通常，總感測時間將由傾斜時段ΔΤΚΑΜΡ+總和(時段1-4)( Δ TKAMP+Sum (Periods 1_4))給出。這稍微獨立于多電平存儲器單元的要分辨的級的數量。例如，假設傾斜時段ΔΤκαμρ大約與時段1-4的總和相同，則所有電平的總感測時間將是2Χ總和(時段1-4)。相比較，現有方法將使3位單元的感測時間近似是7Χ 總和(時段1-4)。類似地，為了比較，現有方法將使4位單元的感測時間近似是15 X總和 (時段1-4)。連續掃描感測技術的另一優點是，因為其感測時間對正被感測的電平的數量相當不敏感，因此其對于以比存儲器單元的多級的數量正常需要的高得多的分辨率進行感測是實用的。例如，對于3位單元，正常將需要分辨最少7個電平。但是，連續掃描感測技術可能允許感測以分辨4位、5為或甚至更高數量的位而不會引起更多的感測時間。額外的位被稱為“軟位”，它們在準確地定位單元的閾值或者幫助ECC(糾錯碼)操作方面是有用的。 唯一的代價將是用于存儲額外軟位的更多鎖存器。根據本發明的另一方面，時域感測可以有利地用于感測多電平存儲器，其中來自存儲在相鄰單元中的電荷的干擾(“Yupin效應”)將被補償。具體地，當存儲器陣列正被逐頁感測，且每頁可由字線訪問時，字線WLn的感測將需要首先感測相鄰字線WLn+Ι中的狀態以便知道要補償多少。通過在每條字線處感測多個電平，在每個單元被配置為存儲更多位時，感測的總數隨要被感測的多個電平的平方而增加，并將變得無法允許的過量。來自相鄰電荷存儲元件的干擾或者單元與單元的浮置柵極耦合(“hpin效應”)被編程到一個存儲器單元的電荷存儲元件中的電荷產生干擾相鄰存儲器單元的電場的電場。這將影響主要是具有電荷存儲元件的場效應晶體管的相鄰存儲器單元的特性。具體地，當被感測時，存儲器單元將看起來具有比較少干擾時更高的閾值電平(或更多地被編程)。通常，如果存儲器單元在第一場環境下被編程-驗證并稍后由于相鄰單元隨后被用不同電荷編程而在不同的場環境下再次被讀，則讀準確度可能由于被稱為“Yupin效應” 的相鄰浮置柵極之間的耦合而受影響。隨著半導體存儲器中的越來越高的集成，由于蜂窩之間的間距縮短，存儲器單元之間的由于存儲的電荷引起的電場的干擾aupin效應)變得日益受到重視。存在多種方式來最小化和/或校正Yupin效應。在編稈期間最小化浮置柵極耦合(“^Din效應”)Yupin效應更強烈地影響鄰近的單元，其可以穿過沿著存儲器陣列的一行的位線 (BL-BL Yupin效應)和穿過沿著存儲器陣列的一列的字線(WL-WL Yupin效應)。其可以通過在相鄰單元已經被編程之后最小化在編程驗證時間和讀時間之間單元在場環境的不對稱性而減輕。存在減少編程期間的^pin效應的幾種方式。一種方式是多遍編程，其中在多于一遍中完成對沿著字線的一頁存儲器單元的編程。通常，進行至少兩個編程遍。第一遍使用相應的驗證電平將該頁中的所有單元編程到接近其各自目標狀態，該相應的驗證電平被偏移得低于針對目標狀態正常應該是的電平。隨后的一遍使用沒有這種偏移的正常驗證電平完成該編程。對于單元的Yupin效應僅由在該單元的編程之后相鄰者的改變(即編程) 導致。當以浮置柵極之間的電荷的最少改變來進行隨后遍時，將存在編程-驗證和隨后的讀操作之間的場環境的不對稱性的最小化。因此，在2遍編程技術中^pin效應被最小化。 該技術可以最小化BL-BL ^pin效應。如稍后將描述的，如果在從字線到字線編程時按具體序列進行兩遍，則其也可以減少WiL-WL Yupin效應。美國專利No. 6781877公開了一種編程方案，其中通過按最優順序編程存儲器陣列中的各頁也減少了 WL-WL Yupin效應。圖22例示了具有其各頁按最優序列被編程以便最小化鄰近字線上的存儲器單元之間的^pin效應的存儲器陣列的存儲器的例子。各頁沿著一致的方向順序地被編程，比
如按從底部到頂部的Wi)、ffLl、ffL2.......的順序。以此方式，當具體頁正被編程時，其下
側的頁已經被編程了。無論其可能對當前頁具有任何干擾影響，它們正被解決，因為考慮到這些干擾，正在編程-驗證當前頁。基本上，編程各頁的序列應該允許將當前頁編程為在其已經被編程之后看到在其環境周圍的最少的改變。因此諸如在WLn上的每個編程過的頁僅受其上側頁、諸如WLn+Ι或更高的干擾，并且通過此編程序列，WL-WL Yupin效應被有效減少了一半。因此，對于其中干擾位于鄰近字線上的存儲器單元之間的WL-WL Yupin效應，在編程期間使用上述優選的編程方案將其減輕。這將該干擾有效減少一半。剩余一半將仍需在編程或讀操作期間被校正。在感測期間針對BL-BL和WL-WL Yupin效應的校ιΗ通常，在讀操作或編程-驗證操作中進行感測存儲元件的閾值電平。讀和編程-驗證可以采用稍微不同的感測電平。在本描述中，術語“感測”和“讀”有時可互換地使用，且理解為可能存在上述區別。同樣，術語“存儲元件”和“存儲器單元”以及“單元”可互換地使用，理解為其適用于每個單元具有一個存儲元件的情況。在一個單元包含多個存儲元件的情況下，術語“單元”應該被理解為“存儲元件”。在感測期間針對Wj-WL Yupin效應的校正可以通過先行(“LA”，look-Ahead)技術實現。LA感測方案已經在美國專利No. 7196928和公開于2006年10月的題為“Read Operation for Non-volatile Storage that Includes Compensation for Coupling，，白勺美國專利申請公開No.US-2006-0221714-Al中公開，其全部公開通過參考合并于此。具有 LA校正的讀基本檢查被編程到鄰近字線上的單元中的存儲器狀態，并且校正它們對當前字線上的正被讀的存儲器單元的任何干擾影響。如果各頁已經根據上述的優選編程方案編程，則鄰近字線將來自在當前字線(WLn)之上緊挨著的字線(WLn+1)。LA校正方案將需要在當前頁之前讀取鄰近字線上的數據。圖23例示要在讀或編程操作期間對其進行LA校正的存儲器陣列的一部分。例如， 通過字線WLn連接的一頁存儲器單元并行被感測。對該頁中的任意一個存單元、比如存儲器單元600的Yupin效應大部分由與正被編程的存儲器單元600鄰近的相鄰單元的隨后編程導致。具體地，沿著字線WLn，左側相鄰者是單元610，并且右側相鄰者是單元612。類似地，正編程的單元600經由位線BL2耦接到感測放大器(未示出)。沿著位線BL2，在字線 WLn-I上的在正編程的單元600以下的相鄰者是單元620并且在其以上的在字線WLn+Ι上的相鄰者是單元630。存儲器單元600的相鄰者可以處于任意一個可能的存儲器狀態中，每個存儲器狀態在其電荷存儲元件中具有不同的電荷量，因此發揮不同的干擾量。通常，更高的編程狀態將具有在單元的電荷存儲元件中的更多負電荷。具有四個鄰近的相鄰者，干擾的范圍由這些相鄰者中的可能的存儲器狀態的排列(permutation)給出。通常，僅僅相關的相鄰者是將在存儲器單元1460完成編程之后被編程的那些。在實踐中，優選將由存儲器單元600看到的干擾量以及因此的補償電平的數量量化成可管理的數字。例如，補償電平的數量可以由一位編碼，其中“0”可以表示沒有補償，并且“1”可以表示預定電平的補償。在另一實施例中，可以使用2位來表示高達四個可能的補償電平。更多的位也是可能的。因此，通過調整要被感測的單元的字線上的感測電平，感測電平作為目標狀態和感測期間相鄰存儲器單元的預定存儲器狀態的函數，由于相鄰單元上存在的或預期的電荷引起的Yupin效應被補償。利用施加到相鄰字線WLn+Ι的預定偏移電平的補償(“DLA讀”)用于在讀期間校正Yupin效應的替換的更優選的方案是直接LA方案(“DLA”)。 DLA ^t 2006 月 17 H ^ W H ^ "System for Performing Read Operation on Non-Volatile Storage with Compensation for Coupling" W ^ H # ^lJ Φ it ^ No. 11/377972中公開，其全部公開通過參考合并于此。DLA方案也通過考慮到下一字線上的鄰近單元的已編程狀態而進行對當前字線中的單元的讀的校正。不是簡單地在讀期間偏壓當前字線，通過以使得得到的浮置柵極耦合抵消(Offset)WL-WL Yupin效應誤差的方式來偏壓鄰近字線來實施該校正。通過據此偏壓鄰近字線來虛擬地實施感測電平的調整，使得將從該單元讀取正確的目標狀態，而不管隨后被編程到相鄰存儲器單元中的干擾電荷。這具有避免使用對正被編程的單元的驗證電平的讀偏移的優點，由此避免可能使驗證電平偏移得太低而在驗證最低存儲器狀態時需要負電壓感測的問題。如前所述，由于單元在其被編程驗證的時間和其被讀取的時間之間在電荷環境體驗方面的不對稱性，發生Yupin效應。更具體地，在字線WLn上的單元的編程期間，WLn+Ι上的單元還沒有被編程，其電荷存儲元件具有很小的或沒有負電荷。因此，WLn中的單元在這種環境下被編程驗證。稍后，WLn+Ι上的單元也被編程，現在其電荷存儲元件中的一些被用更多的負電荷編程。當讀取WLn上的單元時，這些負電荷現在呈現了更負的電荷環境。該影響就像用更負的電荷編程WLn上的單元，即該單元看起來用更高的閾值被編程更多。圖24A和24B例示在相應的編程驗證和隨后的讀期間在字線上的偏壓電壓。圖24A例示對于正被感測的字線WLn和相鄰字線WLn-I和WLn+Ι在編程驗證期間在DLA方案下的偏壓情況。在編程驗證期間，施加到WLn的感測電壓電平是vVp
W2.......之一(見圖9和圖10)。在NAND單元的情況下，就在要被感測的單元以下和以
上的相鄰單元是相同NAND串的部分(見圖11)。因此，足夠導通相鄰單元的電壓Vread被施加到WLn-I和WLn+Ι兩者。更優選地，因為WLn+Ι上的單元處于已擦除狀態(如結合圖 22所述)，WLn+l上的偏壓是VreadX，其基本低于正常的Vread并且仍能夠導通WLn+1上的單元。此優選的降低的基本電平將允許在隨后的讀操作中施加差分(differential)偏壓升壓而不需要施加過量的字線電壓。圖24B例示對于正被感測的字線及其相鄰字線在有補償的讀期間在DLA方案下的偏壓情況。具體地，WLn是NAND鏈中的所選字線(見圖幻。在感測期間，正常感測電平
(例如rVl、rV2.......)中的所選一個被施加到所選字線WLn。除了 WLn+Ι之外的剩余的
未選字線將具有導通NAND鏈中的其他單元的電壓Vread。字線WLn+Ι將具有施加到其的電壓VreadX。如果不需要補償，則VreadX將與在Vl處的編程驗證中的相同。通常，VreadX 取決于相鄰狀態。相鄰狀態被編程的越多，干擾越多并且需要越多的補償。通過將VreadX 從Vl升高來實施補償。該例子示出了由一位編碼的兩個可能的補償電平。當在WLn+Ι處的相鄰單元被編程較少，且總干擾在預定閾值以下時，不采用補償 (補償碼“1”)。因此，WLn+Ι的偏壓與在編程-驗證情況下相同，VreadX = VI。另一方面，當相鄰單元處于較多被編程狀態，且總干擾在預定閾值以上時，需要補償(補償碼“0”)。在此情況下，通過將WLn+Ι上的偏壓升高預定量VreadX = Vl+Δ Vdla而實施補償。盡管已經利用具有兩個補償電平的一位校正例示了 DLA讀，但是很清楚更多補償電平可以使得補償更精確，但是代價是在WLn+Ι處的更準確的感測。如前所述，DLA感測方案將需要感測所選字線WLn和鄰近字線WLn+Ι兩者。通過首先感測WLn+Ι來首先確定WLn+1上的狀態或閾值以便知道要補償多少。多于多電平存儲器，WLn+Ι將需要被感測多次，每次對于多個電平之一。圖25是根據傳統的DLA方案用于感測鄰近字線WLn+Ι處的相鄰頁的示意時序圖。 在該DLA方案的第一部分中，WLn+Ι上的存儲元件的狀態通過傳統的感測技術確定。該定時類似于圖15中所示，其中由于字線和位線延遲，在每個感測電平處存在大量延遲。給出 2位存儲器例子，其中存在三個感測電平。圖沈是根據傳統DLA方案的第二部分用于感測所選字線WLn處的頁的示意時序圖。在該DLA方案的第二部分中，在所選字線WLn處的頁被感測，同時補償相鄰字線WLn+1上的干擾狀態。在2位存儲器的例子中，在WLn+Ι處存在四個可能的存儲器狀態。WLn上的該頁存儲元件被劃分成四組，每組具有受這四個狀態之一干擾的存儲元件。如可見，該DLA 方案中的總感測時間是WLn處的感測電平數乘以WLn上的補償電平數乘以建立每個補償電平的時段。施加到DLA讀時的時域中的感測根據本發明的另一方面，字線WLn上的一頁非易失性多電平存儲元件并行被感測，同時補償來自相鄰字線WLn+Ι上的相鄰頁的干擾。在“直接先行(Direct Look Ahead)” 感測方案中，取決于相鄰狀態的偏壓電壓被施加到WLn+Ι以補償WLn上的具有這樣的相鄰狀態的正被感測的單元。首先，在時域中感測WLn+Ι上的存儲元件的編程后的閾值，并將其編碼為時間標記。這通過隨時間增加的掃描感測電壓來實現。存儲元件的時間標記指示存儲元件開始導電的時間或者等效地掃描感測電壓已經達到存儲元件的閾值時的時間。其次，感測WLn上的頁，同時具有偏移電平的相同掃描電壓被施加到WLn+Ι作為補償。具體地，WLn上的存儲元件在由WLn+Ι上的相鄰存儲元件的時間標記指示的時間時被感測，在該時間時，偏移掃描電壓表現出適當的狀態依賴性，補償WLn+Ι上的偏壓電壓。圖27例示用于感測相鄰字線WLn+Ι上的多電平存儲器單元的所有電平的優選連續掃描電壓。掃描電壓VWta+1(t)是具有包括要被施加到字線的所有感測電平的范圍的線性傾斜電壓。其具有恒定的斜率并且在時段ATeamp=范圍/(斜率)中基本掃過該范圍。圖觀是根據本發明的第二部分用于感測所選字線WLn處的頁的示意時序圖。所選字線WLn處的頁被感測，同時補償鄰近字線WLn+Ι上的干擾狀態。在時域方案中，WLn+1 處的存儲器狀態被檢測為時間標記。WLn上的該頁存儲元件被劃分成組，每組具有受時間標記指定的狀態之一干擾的存儲元件。在本方案中，總感測時間是WLn處的感測電平的數量乘以掃描時段δτκαμρ。類似于圖21所示的時序，將看到，采用時域方案中的連續掃描電壓的優點允許對于每個電壓電平的由于字線WLn+Ι和位線訪問引起的延遲被“流水線化”并被壓縮。圖四是例示通過采用連續掃描感測電壓來在時域中感測而進行的感測的流程圖。步驟600 在具有可由字線和位線訪問的存儲元件的陣列的非易失性存儲器中， 提供可由所選字線訪問的所選組的存儲元件以及可由鄰近字線訪問的鄰近組的存儲元件， 所述鄰近組的存儲元件在所述所選組的存儲元件之后被編程。步驟610 提供具有第一預定初始幅度和預定斜率的第一電壓。步驟620 通過向鄰近字線施加所述第一電壓，對鄰近組的每個存儲元件確定指示相關的存儲元件何時開始導電的時間標記，由此在時域中編碼每個存儲元件的狀態。步驟630 提供具有第二預定初始幅度和與所述第一電壓類似的斜率的第二電壓。步驟640 在同時將所述第二電壓施加到鄰近字線時，在由所述鄰近組的鄰近存儲元件的時間標記指示的時間時感測所選組的每個存儲元件。通常，輸入掃描感測電壓需是作為時間的函數而單調增加的電壓。圖30是圖四所示的流程圖的另外的部分，其中進一步指定了第二電壓。步驟632 其中所述第二預定初始幅度處于從所述第一預定初始幅度的預定偏
20移，使得在所選組的所述感測期間，鄰近字線上的所述第二電壓提供對來自所述鄰近組的干擾的補償。現有的DLA方案需要在當前字線WLn上感測多電平存儲器的多個電平的每個，并且在這些電平的每個處的感測進一步乘以鄰近字線WLn+Ι上的補償電平的數量。由于字線和位線訪問中的延遲，在WLn+Ι的整個長度被預充電到期望的補償電平以及WLn處的感測完成之前，必須允許足夠的時間(例如大約20微秒)。總的DLA感測時間因此通過在設置 WLn+Ι上的每個補償電平以及其后的位線訪問中的延遲而被復加。在本發明的方案中，偏移掃描電壓在一個掃過中在鄰近字線WLn+Ι上施加各種補償電平，并且對于每個極小補償電平的字線延遲和位線訪問將被一個接一個地被“流水線化”。這得到對于所有補償電平的總設置時間的實質減少以及因此得到改善的感測性能。可以實現DLA感測中的實質改進。本發明的方案在減少功耗方面也是有利的。利用迅速傾斜定時和流水線化的操作，尤其是位線操作的迅速傾斜定時和流水線操作，實質減少了平均電流消耗。在此參考的所有專利、專利申請、論文、書本、規范、其他出版物、文檔和事物，為了所有目的通過該參考將其全部內容合并于此。至于在任何所合并的出版物、文檔或事物與本文檔的文本之間的術語的定義或使用方面的任何不一致或沖突，應以本文檔中術語的定義或使用為準。雖然已經關于某些實施例描述了本發明的各個方面，要理解的是，本發明有權在所附權利要求的整個范圍內進行保護。
權利要求
1.一種并行感測一組非易失性存儲元件的方法，包括提供字線，用于訪問位于距離所述字線的輸入端的位置xl、x2.......xi.......xn處的該組存儲元件；提供施加到所述字線的輸入端的輸入掃描感測電壓VmJt)； 預先確定具有作為xi和時間的函數的電壓幅度的字線響應函數AV(xi，t)，該響應函數是對于施加到所述字線的輸入端的輸入掃描感測電壓Vinwl(t)的字線電響應；通過向字線施加該感測電壓Vinwl(t)，確定在所述組的每個存儲元件處的指示存儲元件何時開始導電的時間的時間標記ti ；以及通過求所述字線響應函數在存儲元件的位置處以及在由與該存儲元件相關聯的時間標記ti指示的時間時的值來確定每個存儲元件的閾值電壓VTi。
2.如權利要求1的方法，其中預定的輸入掃描感測電壓隨時間單調增加。
3.如權利要求1的方法，其中預定的輸入掃描感測電壓具有預定的恒定斜率。
4.如權利要求1的方法，其中所述非易失性存儲元件是閃存單元的部分。
5.如權利要求1的方法，其中所述非易失性存儲元件按NAND配置而組織在其陣列中。
6.如權利要求1的方法，其中所述確定存儲元件的時間標記包括由經由位線耦接到該存儲元件的感測放大器檢測導電電流，該時間標記指示的時間是偏移了預定位線延遲時段的在感測放大器處的檢測時間。
7.如權利要求6的方法，其中所述通過求所述字線響應函數在存儲元件的位置處以及在由時間標記ti指示的時間時的值來確定每個存儲元件的閾值電壓VTi等于求輸入掃描感測電壓函數在所述感測放大器處的、但是檢測時間在時間上偏移了預定字線延遲時段以及預定位線延遲時段時的值。
8.如權利要求7的方法，其中預定字線延遲時段是每個存儲元件距離輸入端的位置的預定函數。
9.一種并行感測在一組非易失性存儲元件的陣列中的該組非易失性存儲元件的方法， 包括提供字線，用于訪問位于距離所述字線的輸入端的位置xl、x2.......xi.......xn處的該組存儲元件；提供施加到所述字線的輸入端的輸入掃描感測電壓VmJt)； 提供經由位線耦接到每個存儲元件的感測放大器，用于確定當存儲元件響應于輸入掃描感測電壓開始導電時的檢測的導電時間；對每個存儲元件預先確定輸入掃描感測電壓到達該存儲元件的字線延遲以及該存儲元件處的導電被感測放大器檢測到的位線延遲；以及通過求所述輸入掃描感測電壓VmJt)在針對所述字線延遲和位線延遲被調整的檢測的導電時間時的值來確定每個存儲元件的閾值電壓VTi。
10.如權利要求9的方法，其中預定的輸入掃描感測電壓隨時間單調增加。
11.如權利要求9的方法，其中預定的輸入掃描感測電壓具有預定的恒定斜率。
12.如權利要求9的方法，其中所述非易失存儲元件是閃存單元的部分。
13.一種非易失性存儲器，包括 存儲器單元的陣列；用于并行訪問一組存儲器單元的字線；從輸入端提供給所述字線的輸入掃描感測電壓Vim (t)；經由位線耦接到每個存儲元件的感測放大器，用于確定當存儲元件響應于輸入掃描感測電壓開始導電時的檢測的導電時間；每個存儲元件具有預定的輸入掃描感測電壓到達該存儲元件的字線延遲以及該存儲元件處的導電被感測放大器檢測到的位線延遲；以及控制器，用于通過求所述輸入掃描感測電壓VmJt)在針對與每個存儲元件相關聯的所述字線延遲和位線延遲被調整的檢測的導電時間時的值來確定所述每個存儲元件的閾值電壓VTi。
14.如權利要求13的非易失性存儲器，其中 預定的輸入掃描感測電壓隨時間單調增加。
15.如權利要求13的非易失性存儲器，其中 預定的輸入掃描感測電壓具有預定的恒定斜率。
16.如權利要求13的非易失性存儲器，其中所述非易失存儲元件是閃存單元的部分。
17.如權利要求13的非易失性存儲器，其中所述非易失性存儲元件按NAND配置被組織在其陣列中。
全文摘要
字線上的一頁非易失性多電平存儲器單元經由位線被感測放大器并行感測。施加到字線的作為時間的增加函數的預定輸入感測電壓允許在一個掃過中掃描存儲器單元的全部范圍的閾值。然后感測各個單元的閾值被減少為通過標記各個單元變得導電的時間的時域感測。針對字線和位線延遲而被調整的每個導電時間可以用于導出在單元變得導電時出現在該單元本地的字線處的感測電壓電平。出現在本地的感測電壓電平產生該單元的閾值。該時域感測對于多電平存儲器的電平的數量相對不敏感，因此在一個掃過中迅速分辨多個電平。
文檔編號G11C11/56GK102272852SQ200980153393
公開日2011年12月7日 申請日期2009年12月15日 優先權日2008年12月31日
發明者R-A·瑟尼 申請人:桑迪士克公司