使用解碼器性能反饋的用于存儲器器件的軟數(shù)據(jù)生成的方法和裝置的制作方法

專利名稱：使用解碼器性能反饋的用于存儲器器件的軟數(shù)據(jù)生成的方法和裝置的制作方法
技術領域：
本發(fā)明通常涉及閃速存儲器器件，更具體地，涉及改進的軟解映射和軟數(shù)據(jù)生成技術，用于減輕這些閃速存儲器器件中的單元間干擾、后模式依賴性(back pattern dependency)、噪聲和其他失真的影響。
背景技術：
諸如閃速存儲器器件的許多存儲器器件使用模擬存儲器單元來存儲數(shù)據(jù)。每個存儲器單元存儲諸如電荷或電壓的模擬值，其也被稱為存儲值。存儲值表示單元中存儲的信息。在閃速存儲器器件中，例如，每個模擬存儲器單元典型地存儲特定的電壓。關于每個單元的可能的模擬值的范圍典型地被分為多個閾值區(qū)，每個區(qū)對應于一個或更多個數(shù)據(jù)位值。通過寫入對應于期望的一個或更多個位的額定模擬值來將數(shù)據(jù)寫入模擬存儲器單元。單級單元(SLC)閃速存儲器器件例如，每個存儲器單元存儲一個位(或者兩個可能的存儲器狀態(tài))。另一方面，多級單元(MLC)閃速存儲器器件在每個存儲器單元存儲兩個或更多個位(即，每個單元具有四個或更多個可編程狀態(tài))。對于MLC閃速存儲器器件的更詳細的討論，參見例如，在2009年3月11日提交的題為"Methods andApparatus for Storing Data in a Multi-Level Cell Flash Memory Devicewith Cross-Page Sectors, Multi-Page Coding And Per-Page Coding”的國際專利申請PCT/US09/36810號，其通過引用合并于此。在多級NAND閃速存儲器器件中，例如，使用浮柵器件，其可編程閾值電壓范圍被分為多個區(qū)間，每個區(qū)間對應于不同的多位值。為了將給定多位值編程到存儲器單元中，存儲器單元中的浮柵器件的閾值電壓被編程到對應于該值的閾值電壓區(qū)間。存儲器單元中存儲的模擬值常常失真。這些失真典型地歸因于例如，后模式依賴性(BPD)、噪聲和單元間干擾(ICI)。對于閃速存儲器器件中的失真的更詳細的討論， 參見例如，J. D. Lee 等人的"Effects ofFloating-Gate Interference on NAND FlashMemory Cell Operation, “ IEEE Electron Device Letters, 264-266 (2002 ^5^) ■ 者 Ki-Tae Park 等人的"A Zeroing Cell-to-Cell Interference Page Architecture WithTemporary LSB Storing and Parallel MSB Program Scheme for MLCNAND Flash Memories, “ IEEE J. of Solid State Circuits，Vol. 43，No. 4，919-928，(2008 年 4 月)， 它們均通過引用合并于此。已提出或建議了許多用于減輕ICI和其他干擾的影響的技術。例如，Ki-Tae Park等人描述了現(xiàn)有的減輕ICI的編程技術，諸如偶/奇編程、由下而上編程和多級編程。在 2009 年 6 月 30 日提交的題為"Methods and Apparatus for Soft Demapping and Intercell InterferenceMitigation in Flash Memories” 的國際專禾Ij 申請 PCT/ US09/49333公開了閃速存儲器中的用于軟解映射和干擾減輕的方法和裝置。盡管這些現(xiàn)有方法有助于提高閃速存儲器的解碼性能，但是它們受到許多限制， 如果克服了這些限制，則可以進一步提高閃速存儲器的可靠性。例如，當前的閃速存儲器典型地僅向閃速控制系統(tǒng)提供用于解碼的硬數(shù)據(jù)。然而，公知的是，軟數(shù)據(jù)可以提高解碼處理中的錯誤率性能。因此，需要使用來自閃速存儲器的硬數(shù)據(jù)來估計或增強軟數(shù)據(jù)并且從而提高解碼性能的軟數(shù)據(jù)生成技術。

發(fā)明內(nèi)容
通常，使用解碼器性能反饋為存儲器器件生成軟數(shù)據(jù)的方法和裝置。根據(jù)本發(fā)明的一方面，在存儲器器件中通過如下步驟產(chǎn)生至少一個軟數(shù)據(jù)值從解碼器獲得性能反饋； 基于所述性能反饋獲得讀取統(tǒng)計數(shù)據(jù)；以及基于所獲得的讀取統(tǒng)計數(shù)據(jù)產(chǎn)生所述至少一個軟數(shù)據(jù)值。所述性能反饋可以包括解碼的數(shù)據(jù)、存儲器器件基于由所述解碼器解碼的數(shù)據(jù)而分配的錯誤位的數(shù)目以及未滿足的奇偶校驗的數(shù)目中的一個或更多個。根據(jù)本發(fā)明的一方面，在存儲器器件中通過如下步驟產(chǎn)生至少一個軟數(shù)據(jù)值獲得硬數(shù)據(jù)；解碼所述硬數(shù)據(jù)；基于所解碼的數(shù)據(jù)獲得讀取統(tǒng)計數(shù)據(jù)；以及基于所獲得的讀取統(tǒng)計數(shù)據(jù)產(chǎn)生所述至少一個軟數(shù)據(jù)值。所述硬數(shù)據(jù)包括數(shù)據(jù)位、電壓電平、電流水平和電阻水平中的一個或更多個。所述軟數(shù)據(jù)值包括(i)用于產(chǎn)生一個或更多個對數(shù)似然比的軟讀取值；或者(ii) 一個或更多個對數(shù)似然比?？梢愿鶕?jù)耐久性、編程/擦除周期數(shù)目、讀取周期數(shù)目、保持時間、溫度、溫度的改變、工藝角、單元間干擾影響、所述存儲器器件內(nèi)的位置和侵略者單元的模式中的一個或更多個來計算所述讀取統(tǒng)計數(shù)據(jù)或所述軟數(shù)據(jù)值(或者此二者)。在一個變化實施例中，為存儲器陣列的一個或更多個期望位置獲得所述軟數(shù)據(jù)值，以及其中為所述一個或更多個期望位置確定錯誤位的數(shù)目。在另一個變化實施例中，為與至少一個目標單元關聯(lián)的一個或更多個侵略者單元中的給定模式PATT獲得所述讀取統(tǒng)計數(shù)據(jù)；以及其中所述方法進一步包括如下步驟為一個或更多個目標單元和一個或更多個關聯(lián)的侵略者單元解碼硬數(shù)據(jù)；確定在所述關聯(lián)的侵略者單元中具有所述給定模式PATT的錯誤解碼的目標位的數(shù)目；以及基于錯誤解碼的目標位的所述數(shù)目獲得關于所述給定模式的所述讀取統(tǒng)計數(shù)據(jù)。在另一個變化實施例中，所述讀取統(tǒng)計數(shù)據(jù)包括為多個可能的值獲得的非對稱的讀取統(tǒng)計數(shù)據(jù)；以及其中所述方法進一步包括如下步驟確定所述解碼數(shù)據(jù)中具有第一值的錯誤位數(shù)目；確定所述解碼數(shù)據(jù)中具有第二值的錯誤位數(shù)目；基于具有所述第一值的錯誤位數(shù)目對于所述第一值獲得讀取統(tǒng)計數(shù)據(jù)；以及基于具有所述第二值的錯誤位數(shù)目對于所述第二值獲得讀取統(tǒng)計數(shù)據(jù)。在各種實施例中，讀取統(tǒng)計數(shù)據(jù)包括基于位的統(tǒng)計數(shù)據(jù)、基于單元和取決于模式的統(tǒng)計數(shù)據(jù)中的一個或更多個。所述讀取統(tǒng)計數(shù)據(jù)還可以包括讀取分布的平均值或者方差和概率中的一個或更多個。根據(jù)本發(fā)明的另一方面，在存儲器器件中通過如下步驟產(chǎn)生至少一個軟數(shù)據(jù)值 獲得未滿足的奇偶校驗的數(shù)目；以及基于所述未滿足的奇偶校驗數(shù)目產(chǎn)生所述至少一個軟數(shù)據(jù)值。通過參考下面的詳細描述和附圖，將獲得本發(fā)明的更完整的理解以及本發(fā)明的另外的特征和優(yōu)點。


圖1是傳統(tǒng)的閃速存儲器系統(tǒng)的示意性框圖；圖2圖示了關于圖1的示例性閃速存儲器的示例性閾值電壓分布；圖3圖示了多級單元(MLC)閃速存儲器器件中的示例性閃速單元陣列的架構；圖4圖示了關于圖2的電壓分配方案的示例性兩級MLC編程方案；圖5A和5B共同地圖示了減少強加在相鄰單元上的ICI的可替選的MLC編程方案；圖6更詳細地圖示了多級單元(MLC)閃速存儲器器件中的示例性閃速單元陣列；圖7圖示了由于許多示例性侵略者單元而對目標單元呈現(xiàn)的干擾，諸如單元間干擾、后模式依賴性、噪聲和其他失真；圖8是根據(jù)本發(fā)明的并入了基于控制器的軟解映射/軟數(shù)據(jù)生成技術的示例性閃速存儲器系統(tǒng)的示意性框圖；圖9是根據(jù)本發(fā)明的可替選的實施例的并入了基于控制器的軟解映射/軟數(shù)據(jù)生成技術的示例性閃速存儲器系統(tǒng)的示意性框圖；圖10圖示了具有迭代的解映射和解碼以及可選的交織的示例性閃速讀取通道架構；圖11圖示了根據(jù)本發(fā)明的具有軟數(shù)據(jù)生成的示例性閃速存儲器系統(tǒng)；圖12A和12B分別是描述示例性軟解映射處理和軟數(shù)據(jù)生成處理的流程圖；圖13是低密度奇偶校驗(LDPC)碼的示例性二部圖表示；圖14是示例性LDPC解碼器架構的框圖；圖15圖示了根據(jù)本發(fā)明的一個實施例的具有軟數(shù)據(jù)生成的示例性閃速存儲器系統(tǒng)；圖16是圖示關于示例性二進制通道的錯誤概率ρ和q的網(wǎng)格圖；圖17A至17C是記錄關于從閃速存儲器讀出數(shù)據(jù)的統(tǒng)計數(shù)據(jù)的示例性的基于單元的統(tǒng)計數(shù)據(jù)表格；圖18是記錄關于從閃速存儲器讀出數(shù)據(jù)的取決于模式的統(tǒng)計數(shù)據(jù)的示例性的取決于模式的基于單元的統(tǒng)計數(shù)據(jù)表格；
圖19更詳細地圖示了關于本發(fā)明的參考單元實施例的圖3的示例性閃速單元陣列；圖20是描述關于本發(fā)明的參考單元實施例的基于位的統(tǒng)計數(shù)據(jù)生成處理的示例性實現(xiàn)的流程圖；圖21是描述關于本發(fā)明的參考單元實施例的基于單元的統(tǒng)計數(shù)據(jù)生成處理的示例性實現(xiàn)的流程圖；圖22是描述關于本發(fā)明的解碼碼字實施例的基于位的統(tǒng)計數(shù)據(jù)生成處理的示例性實現(xiàn)的流程圖；圖23是描述關于本發(fā)明的解碼碼字實施例的基于單元的統(tǒng)計數(shù)據(jù)生成處理的示例性實現(xiàn)的流程圖；圖M是描述計算關于存儲器陣列中的許多不同位置的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的基于位的位置特定的統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖25是描述計算關于存儲器陣列中的許多不同位置的統(tǒng)計數(shù)據(jù)的示例性的基于單元的位置特定的統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖沈圖示了基于每個侵略者單元的所有可能值的指示針對給定目標單元的取決于模式的干擾影響的概率密度函數(shù)的集合；圖27是描述估計取決于與至少一個目標單元關聯(lián)的一個或更多個侵略者單元中的給定數(shù)據(jù)模式的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的基于位的取決于模式的統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖觀是描述估計取決于與至少一個目標單元關聯(lián)的一個或更多個侵略者單元中的給定數(shù)據(jù)模式的統(tǒng)計數(shù)據(jù)的示例性的基于單元的取決于模式的統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖四是描述關于本發(fā)明的參考單元實施例的估計關于兩個可能的二進制值的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的非對稱統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖30是描述關于本發(fā)明的解碼碼字實施例的估計關于兩個可能的二進制值的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的非對稱統(tǒng)計數(shù)據(jù)生成處理的流程圖；圖31是描述使用未滿足的奇偶校驗的統(tǒng)計數(shù)據(jù)生成處理的示例性實現(xiàn)的流程圖；圖32是描述使用未滿足的奇偶校驗估計關于存儲器陣列中的許多不同位置的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的位置特定的統(tǒng)計數(shù)據(jù)生成處理的流程圖；以及圖33是描述使用未滿足的奇偶校驗估計關于兩個可能的二進制值的錯誤概率統(tǒng)計數(shù)據(jù)的示例性的非對稱統(tǒng)計數(shù)據(jù)生成處理的流程圖。
具體實施例方式本發(fā)明的各種方面涉及用于改進諸如單級單元或多級單元(MLC)NAND閃速存儲器器件的存儲器器件中的解碼的軟數(shù)據(jù)生成技術。如這里使用的，多級單元閃速存儲器包括其中每個存儲器單元存儲兩個或更多個位的存儲器。典型地，一個閃速單元中存儲的多個位屬于不同的頁。如對于本領域的普通技術人員明顯的，盡管這里說明的本發(fā)明使用將模擬值存儲為電壓的存儲器單元，但是本發(fā)明可以使用關于存儲器器件的任何存儲機制，
9諸如使用電壓或電流來表示所存儲的數(shù)據(jù)。圖1是傳統(tǒng)的閃速存儲器系統(tǒng)100的示意性框圖。如圖1中所示，示例性閃速存儲器系統(tǒng)100包括閃速控制系統(tǒng)110和閃速存儲器模塊160。示例性閃速控制系統(tǒng)110包括閃速控制器120、編碼器/解碼器模塊140和一個或更多個緩沖器145。在可替選的實施例中，編碼器/解碼器模塊140和一些緩沖器145可以在閃速控制器120內(nèi)部實現(xiàn)。編碼器/解碼器模塊140和緩沖器145可以例如，使用公知的商用技術和/或產(chǎn)品來實現(xiàn)。示例性閃速存儲器模塊160包括存儲器陣列170和一個或更多個緩沖器180，它們均可以使用公知的商用技術和/或產(chǎn)品來實現(xiàn)。存儲器陣列170可以被實施為單級或多級單元閃速存儲器，諸如NAND閃速存儲器、相變存儲器(PCM)、MRAM存儲器、NOR閃速存儲器或者另外的非易失性閃速存儲器。如對于本領域的普通技術人員明顯的，盡管主要在多級單元NAND閃速存儲器的背景下說明了本發(fā)明，但是本發(fā)明也可以應用于單級單元閃速存儲器和其他非易失性存儲器。多級單元閃諫存儲器在多級單元NAND閃速存儲器中，典型地使用閾值檢測器將與特定單元關聯(lián)的電壓值翻譯為預先定義的存儲器狀態(tài)。圖2基于美國專利第6，522，580號(其通過引用合并于此)的教導圖示了關于圖1的示例性多級單元閃速存儲器170的示例性閾值電壓分布。 通常，單元的閾值電壓是需要施加到單元的電壓，從而使得單元傳導特定量的電流。閾值電壓是關于存儲在單元中的數(shù)據(jù)的度量。在圖2中示出的示例性實施例中，每個存儲元件使用四個可能的數(shù)據(jù)狀態(tài)來在每個存儲器單元中存儲兩位的數(shù)據(jù)。圖2圖示了四個峰值210-213，每個峰值對應于一個狀態(tài)。在多級單元閃速存儲器中，閾值電壓分布曲線200的不同的峰值210-213被用于將兩個位存儲在單元中。閾值電壓分布曲線200的峰值210-213標記有相應的二進制值。因此，當單元處于第一狀態(tài)210時，其表示低位(還被稱為最低有效位LSB)的“1”和高位(還被稱為最高有效位MSB)的“1”。狀態(tài)210通常是單元的初始未編程或者擦除狀態(tài)。同樣地，當單元處于第二狀態(tài)211時，其表示低位的“0”和高位的“1”。當單元處于第三狀態(tài)212時，其表示低位的“0”和高位的“0”。最后，當單元處于第四狀態(tài)213時，其表示低位的“1”和高位的 “0”。閾值電壓分布210表示處于擦除狀態(tài)(“11”數(shù)據(jù)狀態(tài))的陣列中的單元的閾值電壓Vt的分布，具有0伏以下的負閾值電壓電平。存儲“10”和“00”用戶數(shù)據(jù)的存儲器單元的閾值電壓分布211和212分別被示出為分別在0和1伏之間和1和2伏之間。閾值電壓分布213示出了已被編程到“01”數(shù)據(jù)狀態(tài)的單元的分布，具有設定在2和4. 5伏讀通電壓之間的閾值電壓電平。因此，在圖2的示例性實施例中，0伏、1伏和2伏可以用作每個電平或狀態(tài)之間的電壓電平閾值。閃速存儲器160(例如，閃速存儲器160中的感測電路)使用電壓電平閾值來確定給定單元的電壓電平或狀態(tài)。閃速存儲器160將基于測量的電壓與電壓電平閾值的比較將一個或更多個位分配給每個單元，它們隨后作為硬判決被傳送到閃速控制系統(tǒng)110。 此外或者可替選地，在使用軟信息的實現(xiàn)中，閃速存儲器160可以將測量的電壓或者測量的電壓的量化形式作為軟信息傳送到閃速控制系統(tǒng)110，其中與存儲器單元中存儲的位數(shù)目相比，使用數(shù)目更大的位來表示測量的電壓。進一步注意到，典型地使用公知的編程/驗證技術來對單元編程。通常，在編程/ 驗證周期期間，閃速存儲器160逐漸施加增加的電壓以將電荷存儲在單元晶體管中，直至超過最小目標閾值電壓。例如，在圖2的示例中編程“10”數(shù)據(jù)狀態(tài)時，閃速存儲器160可以逐漸施加增加的電壓以將電荷存儲在單元晶體管中，直至超過了 0. 4V的最小目標閾值電壓。如下文進一步討論的，存儲在單個存儲器單元中的兩個位中的每一個來自不同的頁。換言之，存儲在每個存儲器單元中的兩個位中的每個位承載了不同的頁地址。當輸入較低頁地址時訪問圖2中示出的右側位。當輸入較高頁地址時訪問圖2中示出的左側位。圖3圖示了多級單元(MLC)閃速存儲器器件160中的示例性閃速單元陣列300的架構，其中每個示例性單元典型地對應于存儲兩個位的浮柵晶體管。在圖3中，每個單元與兩個位所屬的兩個頁的兩個編號關聯(lián)。示例性單元陣列部分300示出了字線η至η+2和四個位線。示例性閃速單元陣列300被分為偶數(shù)和奇數(shù)頁，其中例如具有偶數(shù)編號(諸如具有編號0和2的單元)的單元對應于偶數(shù)頁，并且具有奇數(shù)編號(諸如具有編號1和3的單元)的單元對應于奇數(shù)頁。字線η存儲例如偶數(shù)位線中的偶數(shù)頁0和2以及奇數(shù)位線中的奇數(shù)頁1和3。此外，圖3指示了示例性編程順序，其中按所指示的順序連續(xù)地(自下而上)選擇并編程偶數(shù)或奇數(shù)位線單元。編號指示其中對頁編程的順序。例如，頁0在頁1之前被編程。對于偶數(shù)和奇數(shù)頁的編程的進一步的討論，參見例如κ.-τ. Park等人的“A Zeroing Cel1-to-CellInterference Page Architecture With Temporary LSB Storing and ParallelMSB Program Scheme for MLC NAND Flash Memories," IEEE J. ofSolid State Circuits, Vol. 43，No. 4,919-928, (2008 年 4 月)，其通過引用合并于此。圖4圖示了關于圖2的電壓分配方案的示例性兩級MLC編程方案400。如圖4中所示，在LSB編程階段期間，如果LSB是零，則處于擦除狀態(tài)410的所選擇的單元的狀態(tài)移動到最低編程狀態(tài)411。因此，在LSB編程階段中，將存儲器單元從擦除狀態(tài)“ 11”編程到“ 10”。 接下來，在MSB編程階段期間，根據(jù)前一 LSB數(shù)據(jù)，連續(xù)形成兩個狀態(tài)，即狀態(tài)“00”(412)和狀態(tài)“01 ” (413)。通常，在MSB編程階段期間，“ 10”狀態(tài)被編程到“00”，并且狀態(tài)“11”被編程到“01”。注意，圖4的編程方案400圖示了與從狀態(tài)410到狀態(tài)413的狀態(tài)改變關聯(lián)的最大電壓漂移。已提出或建議了許多編程方案來減少與狀態(tài)改變關聯(lián)的最大電壓漂移，從而減少由電壓漂移引起的ICI。圖5A和5B共同地圖示了減少強加在相鄰單元上的ICI的可替選的MLC編程方案 500。如圖5A中所示，在LSB編程階段期間，按與SLC編程相似的方式將存儲器單元從狀態(tài)“11”編程到作為臨時(或中間)狀態(tài)的狀態(tài)“x0”。在同一字線中的相鄰單元也被LSB 編程之后，由于ICI，分布可能被擴寬，如圖5A中的峰值510所示。隨后，在圖5B中所示的 MSB編程階段中，“x0”狀態(tài)被編程到作為對應于輸入數(shù)據(jù)的最終狀態(tài)的“00”和“ 10”，或者 “11”狀態(tài)被編程到最終的“01”狀態(tài)。通常，在MSB編程階段中除“11”單元以外的所有存儲器單元從關于LSB數(shù)據(jù)的臨時編程狀態(tài)重新編程到其最終狀態(tài)，從而可以極大地減少由相鄰單元引起的ICI。處于最終狀態(tài)的單元將不會受到當其處于中間狀態(tài)時經(jīng)歷的ICI，這是因為其已被重新編程到最終狀態(tài)。處于最終狀態(tài)的單元將僅受到由于其處于最終狀態(tài)而經(jīng)歷的ICI。如上文提到的，圖5A和5B的多步驟編程順序使用中間編程狀態(tài)，從而減少了最大電壓改變并且因此減少由這些電壓改變引起的ICI。在圖5B中可以看到，例如MSB編程階段期間的最大電壓漂移分別與從狀態(tài)“11”到“01”和從狀態(tài)“ xO，，到狀態(tài)“ 10 ”的變換關聯(lián)。這些電壓漂移明顯小于圖4中的從狀態(tài)“11”到“01”的最大電壓漂移。圖6更詳細地圖示了多級單元(MLC)閃速存儲器器件130中的示例性閃速單元陣列600。如圖6中所示，閃速單元陣列600的每個閃速單元Ci存儲三個位。圖6圖示了關于一個模塊的閃速單元陣列架構，其中每個示例性單元典型地對應于存儲三個位的浮柵晶體管。示例性單元陣列600由m個字線和η個位線組成。典型地，在當前的多頁單元閃速存儲器中，單個單元中的位屬于不同的頁。在圖6的示例中，每個單元的三個位對應于三個不同的頁，并且每個字線存儲三個頁。在下面的討論中，頁0、1和2被稱為字線中的較低、 中間和較高頁級。如上文指示的，閃速單元陣列可以被進一步分為偶數(shù)和奇數(shù)頁，其中例如具有偶數(shù)編號的單元(諸如圖6中的單元2和4)對應于偶數(shù)頁，并且具有奇數(shù)編號的單元(諸如圖6中的單元1和3)對應于奇數(shù)頁。在該情況中，頁(諸如頁0)將包含偶數(shù)單元中的偶數(shù)頁(偶數(shù)頁0)和奇數(shù)單元中的奇數(shù)頁(奇數(shù)頁0)。單元間干擾和其他干擾圖7圖示了由于許多示例性侵略者單元720而對目標單元710呈現(xiàn)的干擾，諸如單元間干擾、后模式依賴性、噪聲和其他失真。在圖7中使用如下記號WL 字線；BL 位線；BLo 奇數(shù)位線BLe 偶數(shù)位線C:電容。例如，ICI由在目標單元710已被編程之后編程的侵略者單元720引起。ICI改變目標單元710的電壓Vt。在示例性實施例中，采取“自下而上”的編程方案并且位線i和 i+1中的相鄰的侵略者單元引起了目標單元710的ICI。對于塊的這種自下而上的編程，如圖7中所示，來自較低位線i_l的ICI被移除，并且高達五個相鄰單元作為侵略者單元720 對ICI有貢獻。然而，注意，如對于本領域的普通技術人員明顯的，這里討論的技術可以歸納為如下情況，其中來自諸如字線i_l的其他字線的侵略者單元也對ICI有貢獻。如果來自字線i-1、i和i+Ι的侵略者單元對ICI有貢獻，則需要考慮高達八個最近的相鄰單元。遠離目標單元的其他單元可被忽略，條件是它們對ICI的貢獻是可忽略的。通常，通過分析編程順序方案(諸如自下而上或偶/奇技術)來識別侵略者單元720，從而識別在給定目標單元710之后編程的侵略者單元720。通常，Vt是表示存儲在單元上并且在讀取操作期間獲得的數(shù)據(jù)的電壓。Vt可以通過讀取操作獲得，例如，作為具有比每個單元存儲的位數(shù)目更高的精度的軟電壓值，或者作為按與每個單元存儲的位數(shù)目相同的分辨率(對于3位/單元閃速存儲器，其是3位)量化到硬電壓電平的值。對于ICI減輕技術的更詳細的討論，參見例如，題為“Methods andApparatus
12for Read-Side Intercell Interference Mitigation in FlashMemories，，的國際專利申請 PCT/US09/493^ 或者題為 “Methods andApparatus for Write-Side Intercell Interference Mitigation in FlashMemories” 的國際專利申請 PCT/US09/49327，它們均通過引用合并于此。軟數(shù)據(jù)牛成本發(fā)明提供了用于閃速存儲器的軟解映射和軟數(shù)據(jù)生成技術。在下文結合圖12A 進一步討論的一個示例性實施例中，使用概率統(tǒng)計數(shù)據(jù)(諸如概率密度函數(shù)、其近似、基于位的概率或者基于單元的概率)，根據(jù)閃速存儲器分配的軟數(shù)據(jù)生成增強的軟數(shù)據(jù)。在下文結合圖12B進一步討論的另一示例性實施例中，使用概率統(tǒng)計數(shù)據(jù)(諸如概率密度函數(shù)、其近似、基于位的概率或者基于單元的概率)，根據(jù)閃速存儲器分配的硬數(shù)據(jù)生成軟數(shù)據(jù)。通常，在最初時獲得由閃速存儲器分配的數(shù)據(jù)。本發(fā)明隨后基于來自閃速存儲器的數(shù)據(jù)生成或增強諸如概率或可靠性信息的軟信息。所生成的軟信息可以可選地用于軟判決解碼。如這里使用的，術語“概率密度函數(shù)”應包括概率密度函數(shù)及其近似，諸如直方圖和高斯近似。圖8是根據(jù)本發(fā)明的并入了基于控制器的軟數(shù)據(jù)生成技術的示例性閃速存儲器系統(tǒng)800的示意性框圖。如圖8中所示，示例性閃速存儲器系統(tǒng)800包括由接口 850連接的閃速控制系統(tǒng)810和閃速存儲器模塊860。示例性閃速控制系統(tǒng)810包括閃速控制器820 和讀取通道825，其典型地位于一個或更多個集成電路上。示例性讀取通道825包括信號處理單元830、編碼器/解碼器模塊840和一個或更多個緩沖器845。注意，術語“讀取通道”也可以涵蓋寫入通道。在可替選的實施例中，編碼器/解碼器模塊840和一些緩沖器845可以在閃速控制器820內(nèi)部實現(xiàn)。編碼器/解碼器模塊840和緩沖器845可以例如使用公知的商用技術和/或產(chǎn)品來實現(xiàn)，進行如這里的修改以提供本發(fā)明的特征和功能。示例性信號處理單元830包括一個或更多個處理器，其實現(xiàn)一個或更多個軟解映射器和/或軟數(shù)據(jù)生成處理835，如下文例如分別結合圖12A和12B進一步討論的。示例性閃速存儲器模塊860包括存儲器陣列870和一個或更多個緩沖器880，它們均可以使用公知的商用技術和/或產(chǎn)品來實現(xiàn)。在所公開的軟數(shù)據(jù)生成技術的各種實施例中，示例性接口 850可能需要傳送與傳統(tǒng)的閃速存儲器系統(tǒng)相關的額外信息，諸如表示與侵略者單元關聯(lián)的信息的值。因此， 接口 850可能需要具有比傳統(tǒng)的閃速存儲器系統(tǒng)中的接口更高的容量或更快的速率。接口 850可以可選地例如，根據(jù)在2009年6月30日提交的并且通過引用合并于此的題為 "Methodsand Apparatus for Interfacing Between a Flash Memory Controller and aFlash Memory Array”(代理人編號 08-0769)的國際 PCT 專利申請 PCT/US09/49328 的教導來實現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術來增加接口 850的信息承載容量。在寫入操作期間，接口 850典型地使用頁或字線級訪問技術來傳輸將被存儲在目標單元中的編程值。對于示例性的頁或字線級訪問技術的更詳細的討論，參見例如，在2009年3月11日提交的題為“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-PageCoding And Per-Page Coding，，的國際專利申請PCT/US09/36810，其通過引用合并于此。在讀取操作期間，接口 850傳輸已從存儲器陣列870獲得的關于目標和侵略者單元的硬和/或軟讀取值。例如，除了關于具有目標單元的頁的讀取值之外，在接口總線上傳輸關于較高/較低字線或者相鄰偶數(shù)或奇數(shù)位線中的一個或更多個相鄰頁的讀取值。在圖 8的實施例中，所公開的軟數(shù)據(jù)生成技術是在閃速存儲器外部實現(xiàn)的，典型地以為邏輯電路優(yōu)化以實現(xiàn)最低面積的處理技術實現(xiàn)。然而，這是以可能在接口 850上傳輸額外的侵略者單元數(shù)據(jù)為代價的。圖9是根據(jù)本發(fā)明的可替選的實施例的并入了基于存儲器的軟數(shù)據(jù)生成技術的示例性閃速存儲器系統(tǒng)900的示意性框圖。如圖9中所示，示例性閃速存儲器系統(tǒng)900包括由接口 950連接的閃速控制系統(tǒng)910和閃速存儲器模塊960。示例性閃速控制系統(tǒng)910包括閃速控制器920和可選的讀取通道925，其典型地位于一個或更多個集成電路上。在可替選的實施例中，編碼器/解碼器模塊940和一些緩沖器945可以在閃速控制器920內(nèi)部實現(xiàn)。示例性閃速控制器920可以例如使用公知的商用技術和/或產(chǎn)品來實現(xiàn)，進行如這里的修改以支持本發(fā)明的特征和功能。示例性讀取通道 925包括編碼器/解碼器模塊940和一個或更多個緩沖器945。編碼器/解碼器模塊940 和緩沖器945可以使用公知的商用技術和/或產(chǎn)品來實現(xiàn)。示例性閃速存儲器模塊960包括存儲器陣列970和一個或更多個緩沖器980，它們均可以使用公知的商用技術和/或產(chǎn)品來實現(xiàn)。此外，示例性閃速存儲器模塊960包括示例性的信號處理單元985，其包括實現(xiàn)一個或更多個軟解映射和/或軟數(shù)據(jù)生成處理990 的一個或更多個處理器，如下文例如分別結合圖12A和12B進一步討論的。在所公開的軟數(shù)據(jù)生成技術的各種實施例中，示例性接口 950可能需要傳送與傳統(tǒng)的閃速存儲器系統(tǒng)相關的額外信息，諸如表示與侵略者單元關聯(lián)的信息的值。因此， 接口 950可能需要具有比傳統(tǒng)的閃速存儲器系統(tǒng)中的接口更高的容量或更快的速率。接口 950可以可選地例如，根據(jù)在2009年6月30日提交的并且通過引用合并于此的題為 "Methodsand Apparatus for Interfacing Between a Flash Memory Controller and aFlash Memory Array”(代理人編號 08-0769)的國際 PCT 專利申請 PCT/US09/49328 的教導來實現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術來增加接口 950的信息承載容量。在寫入操作期間，接口 950傳輸將被存儲到目標和侵略者單元中的編程數(shù)據(jù)。在讀取操作期間，接口 950傳輸關于目標單元和可選地侵略者單元的新的硬或軟讀取值或數(shù)據(jù)。典型地，對于單次讀取訪問所傳送的信息是數(shù)據(jù)的頁或字線。注意，以使用用于制造閃速存儲器的存儲器加工技術在存儲器內(nèi)部實現(xiàn)軟數(shù)據(jù)生成處理為代價(典型地針對存儲器和非邏輯電路進行優(yōu)化)，僅發(fā)送關于目標單元的數(shù)據(jù)減少了接口 950的帶寬要求。圖10圖示了具有根據(jù)在2009年6月30日提交的題為“Methods andApparatus for Soft Demapping and Intercell Interference Mitigation inFlash Memories，，的國際專利申請PCT/US09/49333(其通過引用合并于此)的教導的迭代的解映射和解碼以及可選的交織的示例性閃速讀取通道架構1000。如圖10中所示，示例性寫入路徑包括編碼器 1010、可選的交織器1020、串并轉換器1030和映射器1040。數(shù)據(jù)以已知的方式被寫入存儲器1050并從其中讀取。示例性讀取路徑包括軟解映射器或軟數(shù)據(jù)生成器1060、并串轉換器 1070、解交織器1080、解碼器1090和交織器1095。通常，如下文進一步討論的，軟解映射器或者軟數(shù)據(jù)生成器1060生成如下文進一步描述的軟信息，該軟信息由解碼器1090處理以生成新的軟信息并且以迭代的方式反饋到軟解映射器，直至迭代處理收斂到最終判決。
在下文的題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR) ”的部分中討論了根據(jù)本發(fā)明的由軟解映射器1060使用的用于生成軟信息(LLR)的等式。如圖10中所示，由解映射器 1060生成的軟信息可以用于反饋路徑中的軟解映射器1060、解交織器1080、解碼器1090和交織器1095之間的迭代的解映射和解碼。胃鐘自■淋成,本發(fā)明認識到，當前的閃速存儲器860、960典型地僅向閃速控制系統(tǒng)810、910提供硬數(shù)據(jù)。然而，公知的是，軟數(shù)據(jù)可以提高解碼處理中的錯誤率性能。因此，根據(jù)本發(fā)明的一個方面，使用來自閃速存儲器860、960的硬數(shù)據(jù)來估計軟數(shù)據(jù)并且從而提高閃速控制系統(tǒng)810、910中的解碼性能。例如，如下文討論的，硬數(shù)據(jù)的統(tǒng)計性質可以用于估計或增強軟數(shù)據(jù)。隨后可以使用所生成的軟數(shù)據(jù)用于解碼，諸如LDPC碼的置信傳播解碼，以提高錯誤率性能。根據(jù)本發(fā)明的另一方面，閃速存儲器860、960向閃速控制系統(tǒng)810、910提供軟數(shù)據(jù)或軟信息。根據(jù)由閃速存儲器860、960提供的軟數(shù)據(jù)生成增強的軟數(shù)據(jù)，從而提高閃速控制系統(tǒng)810、910中的解碼性能。在使用軟信息的實現(xiàn)中，閃速存儲器系統(tǒng)860、960將測量的電壓或者測量的電壓的量化形式作為軟信息傳送到閃速控制系統(tǒng)810、910，其中與存儲器單元中存儲的位數(shù)目相比，使用數(shù)目更大的位來表示測量的電壓。圖11圖示了根據(jù)本發(fā)明的一個實施例的具有基于控制器的軟數(shù)據(jù)生成的示例性閃速存儲器系統(tǒng)1100。如圖11中所示，示例性閃速存儲器系統(tǒng)1100包括由接口 1115連接的閃速存儲器模塊Ilio和閃速控制系統(tǒng)1120。如后面討論的，軟或硬數(shù)據(jù)值(或此兩者) 可以由閃速存儲器模塊1110分配并且在接口 1115上被傳輸?shù)介W速控制系統(tǒng)1120用于進一步解碼和處理。示例性閃速控制系統(tǒng)1120包括下文結合圖12A和12B進一步討論的軟解映射器/軟數(shù)據(jù)生成器1200以及下文結合圖13-14進一步討論的解碼器1400。解碼器 1400可以例如，使用LDPC解碼算法來實施，諸如Belief Propagation, Message Passing、 Sum-Product 或者 Min-Sum 算法。如圖11中所示，軟解映射器/軟數(shù)據(jù)生成器1200生成的軟信息可以可選地用于軟解映射器/軟數(shù)據(jù)生成器1200和解碼器1400之間的迭代的解映射和解碼。通常，如圖 11中所示，軟解映射器/軟數(shù)據(jù)生成器1200生成如下文的題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR)，，的部分中討論的具有LLR，Le的形式的軟信息。在最初時，由軟解映射器/軟數(shù)據(jù)生成器1200計算的LLR，Le基于來自閃速存儲器1110的軟或硬讀出數(shù)據(jù)(或此兩者) 以及相應的統(tǒng)計數(shù)據(jù)。LLR，Le由解碼器1400處理以生成新的軟信息La，其以迭代的方式反饋回到軟解映射器/軟數(shù)據(jù)生成器1200，直至迭代處理收斂到最終判決。軟解映射器/軟數(shù)據(jù)生成器1200圖12A是描述并入本發(fā)明的用于根據(jù)閃速存儲器810、910提供的軟數(shù)據(jù)生成增強的軟數(shù)據(jù)的特征的示例性軟解映射處理1200的流程圖。如圖12A中所示，示例性軟解映射處理1200在最初時在步驟1210期間從閃速存儲器810、910獲得關于目標單元的軟數(shù)據(jù)r， 并且可選地獲得表示存儲在與目標單元關聯(lián)的侵略者單元(一個或更多個)中的數(shù)據(jù)的一個或更多個值h。軟解映射處理1200隨后在步驟1220期間基于r和可選地h獲得統(tǒng)計數(shù)據(jù)(或概率)，諸如一個或更多個概率密度函數(shù)。下文在題為“統(tǒng)計數(shù)據(jù)的收集”的部分中進一步地
15討論了統(tǒng)計數(shù)據(jù)。隨后在步驟1230期間，使用所獲得的統(tǒng)計數(shù)據(jù)計算LLR(—個或更多個)。在下文的題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR)，，的部分中討論了 LLR。隨后在步驟1240期間，將計算的LLR提供給解碼器1400，或者可選地提供給解交織器。計算的LLR可以可選地被用于例如基于LLR的符號進行關于讀取數(shù)據(jù)的最終判決。圖12B是描述并入本發(fā)明的用于根據(jù)閃速存儲器810、910提供的硬數(shù)據(jù)生成軟數(shù)據(jù)的特征的示例性軟數(shù)據(jù)生成處理1250的流程圖。如圖12B中所示，示例性軟數(shù)據(jù)生成處理1250在最初時在步驟1260期間從閃速存儲器810、910獲得關于目標單元的硬數(shù)據(jù)§,并且可選地獲得表示存儲在與目標單元關聯(lián)的侵略者單元(一個或更多個)中的數(shù)據(jù)的一個或更多個值G。硬數(shù)據(jù)§可以是例如，由閃速存儲器810、910分配給每個單元的二進制位或者電平。為了計算關于單元中的一個位的LLR并且其他位不可用，使用例如頁和字線訪問技術來讀取單元中的其他位。對于示例性的頁或字線級訪問技術的更詳細的討論，參見例如，在 2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level Cell FlashMemory Device with Cross-Page Sectors, Multi-Page Coding And Per-Page Coding”的國際專利申請PCT/US09/36810，其通過引用合并于此。對于頁訪問技術，讀取LLR正被計算的頁，并且可選地，也可以讀取同一字線中的其他頁，從而可以將硬數(shù)據(jù)映射到關于單元的級別§。通過字線訪問技術，可以讀取整個字線以獲得單元中的所有位，從這些位獲得硬數(shù)據(jù)級§。例如，通過從侵略者單元720 (或者其中存儲侵略者單元720的頁或字線)讀出多個位來獲得模式G。對于用于讀出侵略者單元的技術的更詳細的討論，參見例如，題為 "Methods and Apparatus for Read-SideIntercell Interference Mitigation in Flash Memories”的國際專利申請PCT/US09/493^，其通過引用合并于此。軟數(shù)據(jù)生成處理1250隨后在步驟1270期間基于§和可選地^獲得統(tǒng)計數(shù)據(jù)(或概率)，諸如一個或更多個概率密度函數(shù)。如下文在題為“統(tǒng)計數(shù)據(jù)的收集”的部分中進一步地討論的，統(tǒng)計數(shù)據(jù)也可以是基于位的或基于單元的概率。如下文的題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR) ”的部分中關于各種高斯近似等式的討論，當使用關于軟讀取值的分布的高斯近似時，統(tǒng)計數(shù)據(jù)包括分布的平均值或方差。可以例如在閃速存儲器芯片針對不同性能因數(shù)的特征化期間(諸如編程/擦除周期、讀取周期和溫度)預先計算平均值和方差并且將其存儲在表格中。可以基于性能因數(shù)，并且可選地還基于侵略者單元720中存儲的模式 從表格獲得平均值和方差。隨后在步驟1280期間使用所獲得的統(tǒng)計數(shù)據(jù)來計算LLR。在下文的題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR) ”的部分中討論了 LLR。注意，如題為“使用讀取統(tǒng)計數(shù)據(jù)計算軟數(shù)據(jù)(LLR)，，的部分中解釋的，除了統(tǒng)計數(shù)據(jù)或者替代統(tǒng)計數(shù)據(jù)，可以可選地使用由解碼器提供的先驗LLR La來計算LLR。當計算了關于單元中的位的LLR時，使用關于單元中的至少一個位(可選地所有其他位)的先驗LLR La0這需要單元中的這些其他位已被讀取并且已由解碼器計算關于它們的先驗LLRLa。隨后在步驟1290期間將計算的LLR提供給解碼器1400，或者可選地提供給解交織器。計算的LLR可以可選地用于例如基于LLR的符號進行關于讀取數(shù)據(jù)的最終判決。注意，如在 2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level Cell FlashMemory Device with Cross-Page Sectors, Multi-Page Coding And Per-Page Coding”的國際專利申請PCT/US09/36810 (其通過引用合并于此)中描述的，單元中的所有位(或者字線中的所有頁)可以被共同地編碼和解碼。在另一實施例中， 再次如國際專利申請PCT/US09/36810中描述的，單元中的位(或者字線中的所有頁)可以被分立地編碼和解碼。解碼器1400-LDPC實現(xiàn)下面的LDPC碼和LDPC解碼的背景討論基于A. J. Blanksby和C. J. Howland 的"A 690-mff 1-Gb/s 1024-b, Rate-l/2Low-Density Parity-Check Decoder, “ IEEE J. Solid-State Circuits, Vol. 37,404-412 (Mar. 2002)中的討論，其通過引用合并于此。對于更詳細的討論，請讀者參考Blanksby和Howland的完整論文。LDPC碼的圖表示還可以使用二部圖來表示LDPC碼，其中一個節(jié)點集合表示奇偶校驗約束而另一集合表示數(shù)據(jù)位。圖13是LDPC碼的示例性二部圖表示1300。奇偶校驗矩陣是圖的關聯(lián)矩陣，其中如果設定了 H中的元、，即非零，則對應于H中的列i的位節(jié)點i連接到對應于H 中的行j的校驗節(jié)點j?！N用于對LDPC碼解碼的算法被稱為和-積算法。為了該算法的良好解碼性能， 重要的是，LDPC碼的圖表示中的周期長度是盡可能長的。在圖13的示例性表示中，圖示了長度為四的示例性短周期。諸如圖13中圖示的長度為4的周期的短周期使和-積算法的性能劣化。另一用于對LDPC碼解碼的公知算法是最小和算法。和-積算法和-積算法是用于對LDPC碼解碼的迭代算法。和-積算法還被稱為消息傳遞算法或置信傳播。對于和-積算法的更詳細的討論，參見例如，A. J. Blanksby和C. J. Howland 的"A 690-mff 1-Gb/s 1024-b, Rate-l/2Low-Density Parity-Check Decoder, “ IEEE J. Solid-State Circuits, Vol. 37,404-412 (Mar. 2002)、D. E. Hocevar 的“LDPC Code Construction WithFlexible Hardware Implementation, " IEEE Int' 1 Conf. on Comm. (ICC)，Anchorage, AK, 2708-2712 (May, 2003)以 R R. N. S. Ratnayake> Ε. F. Haratsch 禾口 Gu-Yeon Wei 的"A Bit-node centric architecture for low-density parity check decoders, " ' IEEE Global TelecommunicationsConference(Globecom), Washington, D. C. , 265-270 (November 2007)，它們均通過引用合并于此。從位節(jié)點i到校驗節(jié)點j的消息(^j由下式給出
權利要求
1.一種用于在存儲器器件中產(chǎn)生至少一個軟數(shù)據(jù)值的方法，包括從解碼器獲得性能反饋；基于所述性能反饋獲得讀取統(tǒng)計數(shù)據(jù)；以及基于所獲得的讀取統(tǒng)計數(shù)據(jù)產(chǎn)生所述至少一個軟數(shù)據(jù)值。
2.如權利要求1所述的方法，其中所述性能反饋包括存儲器器件基于由所述解碼器解碼的數(shù)據(jù)而分配的錯誤位的數(shù)目。
3.如權利要求1所述的方法，其中所述性能反饋包括由所述解碼器解碼的數(shù)據(jù)。
4.如權利要求1所述的方法，其中所述性能反饋包括未滿足的奇偶校驗的數(shù)目。
5.一種用于在存儲器器件中產(chǎn)生至少一個軟數(shù)據(jù)值的方法，包括獲得硬數(shù)據(jù)；解碼所述硬數(shù)據(jù)；基于所解碼的數(shù)據(jù)獲得讀取統(tǒng)計數(shù)據(jù)；以及基于所獲得的讀取統(tǒng)計數(shù)據(jù)產(chǎn)生所述至少一個軟數(shù)據(jù)值。
6.如權利要求5所述的方法，其中所述確定步驟進一步包括將所述硬數(shù)據(jù)的一個或更多個位與所解碼的數(shù)據(jù)中的一個或更多個相應位進行比較的步驟。
7.如權利要求5所述的方法，其中所述硬數(shù)據(jù)包括數(shù)據(jù)位、電壓電平、電流水平和電阻水平中的一個或更多個。
8.如權利要求5所述的方法，其中所述軟數(shù)據(jù)值包括用于產(chǎn)生一個或更多個對數(shù)似然比的軟讀取值。
9.如權利要求5所述的方法，其中所述軟數(shù)據(jù)值包括一個或更多個對數(shù)似然比。
10.如權利要求5所述的方法，其中所述步驟中的一個或更多個是通過控制器、讀取通道、信號處理單元和解碼器來實現(xiàn)的。
11.如權利要求5所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)基于與解碼的位的總數(shù)有關的錯誤位的數(shù)目。
12.如權利要求5所述的方法，根據(jù)以下方法獲得所述軟數(shù)據(jù)值Le
13.如權利要求5所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)和所述軟數(shù)據(jù)值中的一個或更多個是從表格中獲得的。
14.如權利要求5所述的方法，其中根據(jù)耐久性、編程/擦除周期數(shù)目、讀取周期數(shù)目、 保持時間、溫度、溫度的改變、工藝角、單元間干擾影響、所述存儲器器件內(nèi)的位置和侵略者單元的模式中的一個或更多個來計算所述讀取統(tǒng)計數(shù)據(jù)和所述軟數(shù)據(jù)值中的一個或更多個。
15.如權利要求5所述的方法，其中為存儲器陣列的一個或更多個期望位置獲得所述軟數(shù)據(jù)值，以及其中為所述一個或更多個期望位置確定錯誤位的數(shù)目。
16.如權利要求15所述的方法，其中所述期望位置包括頁位置、字線位置、位線位置和多級單元內(nèi)的給定位中的一個或更多個。
17.如權利要求16所述的方法，其中所述位線位置包括偶數(shù)位線或者奇數(shù)位線。
18.如權利要求16所述的方法，其中多級單元內(nèi)的所述給定位包括最高有效位MSB和最低有效位LSB中的一個或更多個。
19.如權利要求15所述的方法，其中所述軟數(shù)據(jù)值基于所述一個或更多個期望位置中與所考慮的位的總數(shù)有關的錯誤位的所述數(shù)目。
20.如權利要求15所述的方法，其中對于一個或更多個期望位置的所述軟數(shù)據(jù)值被用于解碼與所述一個或更多個期望位置關聯(lián)的數(shù)據(jù)。
21.如權利要求5所述的方法，其中為與至少一個目標單元關聯(lián)的一個或更多個侵略者單元中的給定模式PATT獲得所述讀取統(tǒng)計數(shù)據(jù)；以及其中所述方法進一步包括如下步驟為一個或更多個目標單元和一個或更多個關聯(lián)的侵略者單元解碼硬數(shù)據(jù)；確定在所述關聯(lián)的侵略者單元中具有所述給定模式PATT的錯誤解碼的目標位的數(shù)目；以及基于錯誤解碼的目標位的所述數(shù)目獲得關于所述給定模式的所述讀取統(tǒng)計數(shù)據(jù)。
22.如權利要求21所述的方法，進一步包括讀取所述一個或更多個侵略者單元以確定所述模式PATT的步驟。
23.如權利要求21所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)基于與目標位的總數(shù)有關的錯誤目標位的所述數(shù)目。
24.如權利要求21所述的方法，其中當所述一個或更多個關聯(lián)的侵略者單元包括所述模式PATT時，對于所述給定模式PATT的所述讀取統(tǒng)計數(shù)據(jù)被用于解碼數(shù)據(jù)。
25.如權利要求21所述的方法，其中基于編程順序選擇與至少一個目標單元關聯(lián)的所述一個或更多個侵略者單元。
26.如權利要求5所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)包括為多個可能的值獲得的非對稱的讀取統(tǒng)計數(shù)據(jù)；以及其中所述方法進一步包括如下步驟確定所述解碼數(shù)據(jù)中具有第一值的錯誤位數(shù)目；確定所述解碼數(shù)據(jù)中具有第二值的錯誤位數(shù)目；基于具有所述第一值的錯誤位數(shù)目對于所述第一值獲得讀取統(tǒng)計數(shù)據(jù)；以及基于具有所述第二值的錯誤位數(shù)目對于所述第二值獲得讀取統(tǒng)計數(shù)據(jù)。
27.如權利要求沈所述的方法，其中所述非對稱的讀取統(tǒng)計數(shù)據(jù)基于具有如下相應值的所述錯誤位數(shù)目，所述相應值與具有所述相應值的解碼位的總數(shù)有關。
28.如權利要求沈所述的方法，其中所述非對稱的讀取統(tǒng)計數(shù)據(jù)被用于解碼具有所述相應值的數(shù)據(jù)。
29.如權利要求沈所述的方法，根據(jù)以下方法獲得所述軟數(shù)據(jù)值Le其中P是對于所述第一值的所述讀取統(tǒng)計數(shù)據(jù)，q是對于所述第二值的所述讀取統(tǒng)計數(shù)據(jù)以及c是從存儲器器件接收的硬比特。
30.如權利要求5所述的方法，進一步包括向解碼器提供所述軟數(shù)據(jù)值的步驟。
31.如權利要求30所述的方法，其中所述軟數(shù)據(jù)值被迭代地提供到所述解碼器。
32.如權利要求5所述的方法，其中所述存儲器器件是閃速存儲器器件。
33.如權利要求5所述的方法，其中所述存儲器器件在每個單元能夠存儲至少兩個數(shù)據(jù)電平S。
34.如權利要求5所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)包括基于位的統(tǒng)計數(shù)據(jù)、基于單元和取決于模式的統(tǒng)計數(shù)據(jù)中的一個或更多個。
35.如權利要求5所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)包括讀取分布的平均值或者方差和概率中的一個或更多個。
36.一種用于在存儲器器件中產(chǎn)生至少一個軟數(shù)據(jù)值的方法，包括 獲得未滿足的奇偶校驗的數(shù)目；以及基于所述未滿足的奇偶校驗數(shù)目產(chǎn)生所述至少一個軟數(shù)據(jù)值。
37.如權利要求36所述的方法，其中所述軟數(shù)據(jù)值包括用于產(chǎn)生一個或更多個對數(shù)似然比的軟讀取值。
38.如權利要求36所述的方法，其中所述軟數(shù)據(jù)值包括一個或更多個對數(shù)似然比。
39.如權利要求36所述的方法，其中所述步驟中的一個或更多個是通過控制器、讀取通道、信號處理單元和解碼器來實現(xiàn)的。
40.如權利要求36所述的方法，其中所述軟數(shù)據(jù)值基于如下計算的概率首次迭代中的未滿足的校驗的數(shù)目
41.如權利要求36所述的方法，其中根據(jù)以下方法獲得所述軟數(shù)據(jù)值Le
42.如權利要求36所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)和所述軟數(shù)據(jù)值中的一個或更多個是從表格中獲得的。
43.如權利要求36所述的方法，其中根據(jù)耐久性、編程/擦除周期數(shù)目、讀取周期數(shù)目、 保持時間、溫度、工藝角、單元間干擾影響、所述存儲器器件內(nèi)的位置和侵略者單元的模式中的一個或更多個來計算所述軟數(shù)據(jù)值。
44.如權利要求36所述的方法，其中所述讀取統(tǒng)計數(shù)據(jù)包括為多個可能的值獲得的非對稱的讀取統(tǒng)計數(shù)據(jù)；以及其中所述方法進一步包括如下步驟獲得未滿足的奇偶校驗的數(shù)目以及對于所述多個可能值的錯誤概率的比k ； 基于所述未滿足的奇偶校驗數(shù)目獲得讀取統(tǒng)計數(shù)據(jù)；基于所述讀取統(tǒng)計數(shù)據(jù)和所述比k對于第一可能值獲得第一讀取統(tǒng)計數(shù)據(jù)；以及基于所述讀取統(tǒng)計數(shù)據(jù)和所述比k對于第二可能值獲得第二讀取統(tǒng)計數(shù)據(jù)。
45.如權利要求36所述的方法，其中為存儲器陣列的一個或更多個期望位置獲得所述軟數(shù)據(jù)值，其中使用在所述一個或更多個期望位置中具有多個位的代碼字以及其中為所述代碼字獲得所述未滿足的奇偶校驗數(shù)目。
46.如權利要求45所述的方法，其中所述期望位置包括頁位置、字線位置、位線位置和多級單元內(nèi)的給定位中的一個或更多個。
47.如權利要求46所述的方法，其中所述位線位置包括偶數(shù)位線或者奇數(shù)位線。
48.如權利要求46所述的方法，其中多級單元內(nèi)的所述給定位包括最高有效位MSB和最低有效位LSB中的一個或更多個。
49.如權利要求45所述的方法，其中對于一個或更多個期望位置的所述軟數(shù)據(jù)值被用于解碼與所述一個或更多個期望位置關聯(lián)的數(shù)據(jù)。
50.如權利要求44所述的方法，其中所述非對稱的讀取統(tǒng)計數(shù)據(jù)被用于解碼具有所述相應值的數(shù)據(jù)。
51.如權利要求44所述的方法，根據(jù)以下方法獲得所述軟數(shù)據(jù)值Le
全文摘要
使用解碼器性能反饋為存儲器器件生成軟數(shù)據(jù)的方法和裝置。在存儲器器件中通過如下步驟產(chǎn)生至少一個軟數(shù)據(jù)值從解碼器獲得性能反饋；基于所述性能反饋獲得讀取統(tǒng)計數(shù)據(jù)；以及基于所獲得的讀取統(tǒng)計數(shù)據(jù)產(chǎn)生所述至少一個軟數(shù)據(jù)值。所述性能反饋包括解碼的位、基于由所述解碼器解碼的數(shù)據(jù)的錯誤位的數(shù)目以及未滿足的奇偶校驗的數(shù)目中的一個或更多個。
文檔編號G11C16/34GK102203877SQ200980143075
公開日2011年9月28日 申請日期2009年9月30日 優(yōu)先權日2008年9月30日
發(fā)明者A·維緹亞埃夫, C·威廉姆森, E·F·哈拉特什, J·延, M·伊威科維克, N·米拉德諾維奇, V·克拉琦科夫斯基 申請人:Lsi公司