用于閃存存儲器中讀取端單元間干擾減輕的方法和裝置的制作方法

專利名稱：用于閃存存儲器中讀取端單元間干擾減輕的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及閃存存儲器器件，更具體地，涉及用于減輕這些閃存存儲器器件 中的單元間干擾的影響的改進的技術(shù)。
背景技術(shù)：
諸如閃存存儲器器件的許多存儲器器件使用模擬存儲器單元存儲數(shù)據(jù)。每個存儲 器單元存儲諸如電荷或電壓的模擬值，其也被稱為存儲值。存儲值表示單元中存儲的信息。 在閃存存儲器器件中，例如，每個模擬存儲器單元典型地存儲某個電壓。每個單元的可能的 模擬值的范圍典型地被劃分成閾值區(qū)域，每個區(qū)域?qū)?yīng)于一個或更多個數(shù)據(jù)位值。通過寫 入對應(yīng)于所期望的一個或更多個位的標稱模擬值，將數(shù)據(jù)寫入模擬存儲器單元。單電平單元(SLC)閃存存儲器器件例如每個存儲器單元存儲一個位(或者，兩個 可能的存儲器狀態(tài))。另一方面，多電平單元(MLC)閃存存儲器器件每個存儲器單元存儲兩 個或更多個位(即，每個單元具有四個或更多個可編程狀態(tài))。對于MLC閃存存儲器器件 的更詳細的討論，參見例如在2009年3月11日提交的題為“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding And Per-Page Coding”的序列號為 No. PCT/US09/36810 的國際專利申 請，通過引用將其合并于此。在多電平NAND閃存存儲器器件中，例如，使用具有在被劃分成多個區(qū)間的范圍中 的可編程閾值電壓的浮柵器件，每個區(qū)間對應(yīng)于不同的多位值。為了將給定多位值編程到存儲器單元中，存儲器單元中的浮柵器件的閾值電壓被編程到對應(yīng)于該值的閾值電壓區(qū)間 中。存儲器單元中存儲的模擬值常常失真。這種失真典型地歸因于例如，后向模式 依賴(back pattern cbpendency) (BDP)、噪聲和單元間干擾(ICI)。對于閃存存儲器器 件中的失真的更詳細的討論，參見例如，J.D.Lee等人的〃 Effects of Floating-Gate Interference on NANDFlash Memory Cell Operation, " IEEE Electron Device Letters,264-266(May 2002)或者 Ki-Tae Park 等人的〃 A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories, " IEEEJ. of Solid State Circuits, Vol. 43, No. 4,919-928, (April 2008)，通過引用將這些文獻合并于此。ICI是單元之間的寄生電容引起的，并且通常被認為是最主要的失真源。Id.例 如，已知ICI隨著技術(shù)尺度縮小而增加，并且隨著晶體管尺寸變得越小而成為閾值電壓分 布的重要的失真源。因此，對于可靠的MLC存儲器，ICI受到特別的關(guān)注，這是因為ICI限 制了能夠可靠地存儲在MLC存儲器中的電壓電平的數(shù)量。已提出或建議了許多技術(shù)用于通過減小單元之間的電容耦合來減輕ICI。例如， Ki-Tae Park等人描述了現(xiàn)有的減輕ICI的編程技術(shù)，諸如偶數(shù)/奇數(shù)編程、自底至上編程 和多級編程。盡管這些現(xiàn)有方法有助于減少ICI的影響，但是隨著晶體管尺寸的減小(例 如，65nm以下的技術(shù)，在該情況中寄生電容因閃存單元緊密接近而變得大得多)，它們變得 不太有效。因此，存在對改善的用于減輕ICI的影響的信號處理和編碼技術(shù)的需求。

發(fā)明內(nèi)容
一般地說，提供了用于閃存存儲器中讀取端單元間干擾減輕的方法和裝置。根據(jù) 本發(fā)明一個方面，通過如下來讀取閃存存儲器器件獲得對于至少一個目標單元的讀取值； 獲得表示在所述目標單元之后編程的至少一個入侵單元中存儲的電壓的值；確定來自所述 至少一個入侵單元的對于所述目標單元的單元間干擾；以及通過從對于所述至少一個目標 單元的讀取值移除所確定的單元間干擾來獲得補償了所述單元間干擾的新的讀取值。可以 可選地將所述新的讀取值提供到解碼器。所述入侵單元包括與所述目標單元相鄰的一個或 更多個單元，諸如在與所述目標單元相同字線中的相鄰的單元和/或在所述目標單元上或 下的相鄰字線中的單元。在本發(fā)明的一個變型中，表示至少一個入侵單元中存儲的電壓的值包括下列值中 的一個或更多個測量值、期望值、估計值、平均值、量化值、以及檢測值。所述測量值可以包 括例如硬電壓值、軟電壓值、或者其組合。所述期望值可以包括例如與給定的狀態(tài)相關(guān)聯(lián) 的電壓分布的均值。在一個示例性的迭代實現(xiàn)方案中，如果發(fā)生解碼錯誤的話，可以調(diào)整一個或更多 個單元間干擾減輕參數(shù)。例如，所述單元間干擾減輕參數(shù)可以包括例如(i)被考慮的入侵 單元的數(shù)量；或者，(ii)除硬電壓值以外的軟電壓值的使用?？梢詫⑺_的技術(shù)可選地 應(yīng)用到多步驟頁編程序列(multi-step page programming sequence)的一個或多個步驟 中。通過參照下面的詳細描述和附圖將獲得對本發(fā)明以及本發(fā)明的另外的特征和優(yōu)點的更全面的理解。


圖1是傳統(tǒng)閃存存儲器系統(tǒng)的示意性框圖；圖2示出了關(guān)于圖1的示例性多電平單元閃存存儲器的示例性閾值電壓分布；圖3示出了多電平單元(MLC)閃存存儲器器件中的示例性閃存單元陣列的架構(gòu)；圖4示出了關(guān)于圖2的電壓分配方案的示例性兩級MLC編程方案；圖5A和5B共同示出了減少加在鄰居單元上的ICI的替代的MLC編程方案；圖6更詳細地示出了多電平單元(MLC)閃存存儲器器件中的示例性閃存單元陣 列；圖7示出了對于目標單元的因來自多個示例性入侵單元的寄生電容而存在的 ICI ；圖8是并入了根據(jù)本發(fā)明的基于控制器的ICI減輕技術(shù)的示例性閃存存儲器系統(tǒng) 的示意性框圖；圖9是并入了根據(jù)本發(fā)明的替代實施例的基于存儲器的ICI減輕技術(shù)的示例性閃 存存儲器系統(tǒng)的示意性框圖；圖10是描述并入了本發(fā)明的特征的寫入端ICI減輕處理的示例性實現(xiàn)方案的流 程圖；圖11是描述并入了本發(fā)明的特征的讀取端ICI減輕處理的示例性實現(xiàn)方案的流 程圖；以及圖12是描述并入了本發(fā)明的特征的迭代的讀取端ICI減輕處理的示例性實現(xiàn)方 案的流程圖。
具體實施例方式本發(fā)明的多個方面涉及信號處理技術(shù)用于減輕存儲器器件(諸如單電平單元或 多電平單元(MLC)NAND閃存存儲器器件)中的ICI的信號處理技術(shù)。如這里使用的，多電 平單元閃存存儲器包括其中每個存儲器單元存儲兩個或更多個位的存儲器。典型地，一個 閃存單元中存儲的多個位屬于不同的頁。對于本領(lǐng)域的普通技術(shù)人員將理解，盡管這里使 用將模擬值存儲為電壓的存儲器單元說明了本發(fā)明，但是本發(fā)明可以與閃存存儲器的任何 存儲機制(諸如使用電壓或電流來表示所存儲的數(shù)據(jù))一起使用。圖1是傳統(tǒng)閃存存儲器系統(tǒng)100的示意性框圖。如圖1中所示，示例性閃存存儲 器系統(tǒng)100包括閃存控制系統(tǒng)110和閃存存儲器模塊160。示例性閃存控制系統(tǒng)110包括 閃存控制器120、編碼器/解碼器模塊140、和一個或更多個緩存器145。在替代的實施例 中，編碼器/解碼器模塊140和一些緩存器145可以實現(xiàn)在閃存控制器120內(nèi)部。例如，可 以使用公知的商用技術(shù)和/或產(chǎn)品來實現(xiàn)編碼器/解碼器模塊140和緩存器145。示例性閃存存儲器模塊160包括存儲器陣列170和一個或更多個緩存器180，它們 均可以使用公知的商用技術(shù)和/或產(chǎn)品來實現(xiàn)。存儲器陣列170可以被實施為單電平或多 電平單元閃存存儲器，諸如NAND閃存存儲器、相變存儲器(PCM)、MRAM存儲器、NOR閃存存 儲器、或者另一非易失性閃存存儲器。對于本領(lǐng)域的普通技術(shù)人員將理解，盡管主要在多電平單元NAND閃存存儲器的背景下說明了本發(fā)明，但是本發(fā)明可以應(yīng)用于單電平單元閃存 存儲器和其他非易失性存儲器。多電平單元閃存存儲器在多電平單元NAND閃存存儲器中，典型地使用閾值檢測器將與特定單元關(guān)聯(lián)的 電壓值轉(zhuǎn)譯為預(yù)先定義的存儲器狀態(tài)。圖2示出了關(guān)于圖1的示例性多電平單元閃存存儲 器170的示例性閾值電壓分布，其基于美國專利No. 6，522，580的教導(dǎo)(通過引用將該專利 合并于此)。通常，單元的閾值電壓是需要施加到單元從而使單元傳導(dǎo)特定量的電流的電 壓。閾值電壓是單元中存儲的數(shù)據(jù)的量度。在圖2中示出的示例性實施例中，在每個存儲器單元中每個存儲元件采用四個可 能的數(shù)據(jù)狀態(tài)來存儲兩位的數(shù)據(jù)。圖2示出了四個峰210-213，每個峰對應(yīng)于一個狀態(tài)。在 多電平單元閃存器件中，利用閾值電壓分布曲線200的不同的峰210-213在單元中存儲兩 個位。閾值電壓分布曲線200的峰210-213標有相應(yīng)的二進制值。因此，當單元處于第一 狀態(tài)210時，其表示低位(也被稱為最低有效位LSB)的“1”和高位(也被稱為最高有效位 MSB)的“1”。狀態(tài)210通常是單元的初始的未編程或擦除的狀態(tài)。類似地，當單元處于第 二狀態(tài)211時，其表示低位的“0”和高位的“1”。當單元處于第三狀態(tài)212時，其表示低位 的“0”和高位的“0”。最后，當單元處于第四狀態(tài)213時，其表示低位的“1”和高位的“0”。閾值電壓分布210表示處于擦除狀態(tài)(“11”數(shù)據(jù)狀態(tài))的陣列中的單元的閾值 電壓Vt的分布，具有低于0伏的負閾值電壓電平。分別存儲“10”和“00”用戶數(shù)據(jù)的存儲 器單元的閾值電壓分布211和212被示出為分別位于0和1伏之間和1和2伏之間。閾值 電壓分布213示出了已被編程為“01”數(shù)據(jù)狀態(tài)的單元的分布，具有設(shè)定在2和4. 5伏的讀 通電壓(read pass voltage)之間的閾值電壓電平。因此，在圖2的示例性實施例中，可以使用0伏、1伏和2伏作為每個電平或狀態(tài)之 間的電壓電平閾值。閃存存儲器160(例如，閃存存儲器160中的感測電路)使用該電壓電 平閾值確定給定單元的電壓電平或狀態(tài)。閃存存儲器160將基于測量的電壓與電壓電平閾 值的比較結(jié)果將一個或更多個位分配給每個單元，其隨后作為硬判決被傳送到閃存控制系 統(tǒng)110。另外或者替代地，在使用軟信息的實現(xiàn)方案中，閃存存儲器160可以向閃存控制系 統(tǒng)110傳送作為軟信息的測量的電壓或者測量的電壓的量化版本，其中較之存儲器單元中 存儲的位的數(shù)目，使用數(shù)目更多的位來表示測量的電壓。應(yīng)當進一步注意，典型地使用公知的編程/驗證技術(shù)來對單元編程。通常，在編程 /驗證周期中，閃存存儲器160逐漸施加增加的電壓以將電荷存儲在單元晶體管中，直至超 過最小目標閾值電壓。例如，當在圖2的示例中編程“10”數(shù)據(jù)狀態(tài)時，閃存存儲器160可以 逐漸施加增加的電壓以將電荷存儲在單元晶體管中，直至超過0. 4V的最小目標閾值電壓。如下文將進一步討論的，單個存儲器單元中存儲的兩個位中的每一個來自不同的 頁。換言之，每個存儲器單元中存儲的兩個位中的每個位承載不同的頁地址。當輸入低頁 地址(lower page address)時，訪問圖2中示出的右側(cè)位。當輸入高頁地址(upper page address)時，訪問左側(cè)位。圖3示出了多電平單元(MLC)閃存存儲器器件160中的示例性閃存單元陣列300 的架構(gòu)，其中每個示例性單元典型地對應(yīng)于存儲兩個位的浮柵晶體管。在圖3中，每個單元與兩個位所屬的兩個頁的兩個編號關(guān)聯(lián)。示例性單元陣列部分300示出了字線η至η+2和 四條位線。示例性閃存存儲器陣列300被分為偶數(shù)頁和奇數(shù)頁，其中例如具有偶數(shù)編號的 單元(諸如具有編號0和2的單元)對應(yīng)于偶數(shù)頁，而具有奇數(shù)編號的單元(諸如具有編 號1和3的單元)對應(yīng)于奇數(shù)頁。字線η例如在偶數(shù)位線中存儲偶數(shù)頁0和2，并且在奇數(shù) 位線中存儲奇數(shù)頁1和3。此外，圖3指示出了示例性編程序列，其中按照指示出的順序依次地(自底而上) 選擇偶數(shù)或奇數(shù)位線并且對其編程。編號指示出了對頁編程的順序。例如，頁0在頁1之 前被編程。對于偶數(shù)和奇數(shù)頁的編程的進一步的討論，參見例如，K.-T.Park等人的"A Zeroing Ce11-to-Ce11Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories," IEEE Journal of Solid-State Circuits, Vol. 43，No. 4,919-928 (April 2008)，通過引用將其合并于此。圖4示出了關(guān)于圖2的電壓分配方案的示例性的兩級MLC編程方案400。如圖 4中所示，在LSB編程階段期間，如果LSB是零，則處于擦除狀態(tài)410的所選擇的單元的狀 態(tài)移動到最低編程狀態(tài)411。因此，在LSB編程階段，存儲器單元被從擦除狀態(tài)“11”編程 到“10”。接著，在MSB編程階段期間，取決于先前的LSB數(shù)據(jù)，依次形成兩個狀態(tài)，即狀態(tài) “00” (412)和狀態(tài)“01” (413)。通常，在MSB編程階段期間，“ 10”狀態(tài)被編程到“00”，而狀 態(tài)“11”被編程到“01”。應(yīng)當注意，圖4的編程方案400示出了與從狀態(tài)410到狀態(tài)413的狀態(tài)改變關(guān)聯(lián)的 最大電壓偏移。已提出或建議了許多編程方案用于減少與狀態(tài)改變關(guān)聯(lián)的最大電壓偏移， 并且由此減少由電壓偏移引起的ICI。圖5A和5B共同示出了減少加在鄰居單元上的ICI的替代的MLC編程方案500。 如圖5A中所示，在LSB編程階段期間，按與SLC編程相似的方式，將存儲器單元從狀態(tài)“11” 編程到作為臨時(或中間)狀態(tài)的狀態(tài)“x0”。在同一字線中的鄰居單元也進行LSB編程之 后，由于ICI，分布可能被擴寬，如圖5A中的峰510所示。隨后，在圖5B中示出的MSB編程 階段中，“x0”狀態(tài)被編程到作為與輸入數(shù)據(jù)對應(yīng)的最終狀態(tài)的“00”和“ 10”，或者“ 11”狀 態(tài)被編程到最終的“01”狀態(tài)。通常，除“11”單元之外的所有存儲器單元在MSB編程階段 中從對于LSB數(shù)據(jù)的臨時編程狀態(tài)重新編程到它們的最終狀態(tài)，從而可以極大地減小由鄰 居單元引起的ICI。處于最終狀態(tài)的單元將不會遭受到其處于中間狀態(tài)時經(jīng)歷的ICI，這是 因為其已被重新編程到最終狀態(tài)。處于最終狀態(tài)的單元將僅遭受到由于處于最終狀態(tài)而經(jīng) 歷的ICI。如上文提到的，圖5A和5B的多步(multi-step)編程序列使用中間編程狀態(tài)來 減少最大電壓改變，并且因此減少了由這些電壓改變引起的ICI。在圖5B中可以看到，例如 MSB編程階段期間的最大電壓偏移分別與從狀態(tài)“11”到“01”和狀態(tài)“x0”到狀態(tài)“10”的 轉(zhuǎn)變關(guān)聯(lián)。這些電壓偏移明顯小于圖4中的從狀態(tài)“11”到“01”的最大電壓偏移。圖6更詳細地示出了多電平單元(MLC)閃存存儲器器件130中的示例性閃存單元 陣列600。如圖6中所示，閃存單元陣列600對于每個閃存單元Ci存儲三個位。圖6示出 了關(guān)于一個模塊的閃存單元陣列架構(gòu)，其中每個示例性單元典型地對應(yīng)于存儲三個位的浮 柵晶體管。示例性單元陣列600由m條字線和η條位線組成。典型地，在當前的多頁單元 閃存存儲器中，單個單元中的位屬于不同的頁。在圖6的示例中，每個單元的三個位對應(yīng)于 三個不同的頁，并且每條字線存儲三個頁。在下面的討論中，頁0、1和2被稱為字線中的低頁層級(page level)、中間頁層級和高頁層級。如上文所指出的，閃存單元陣列可以被進一步分為偶數(shù)和奇數(shù)頁，其中例如，具有 偶數(shù)編號的單元(諸如圖6中的單元2和4)對應(yīng)于偶數(shù)頁，而具有奇數(shù)編號的單元(諸如 圖6中的單元1和3)對應(yīng)于奇數(shù)頁。在該情況中，頁(諸如頁0)將包含偶數(shù)單元中的偶 數(shù)頁(偶數(shù)頁0)和奇數(shù)單元中的奇數(shù)頁(奇數(shù)頁0)。單元間干擾如前面指出的，ICI是單元之間的寄生電容的結(jié)果，并且通常被視為最主要的失真 源之一。圖7示出了對于目標單元710的因來自多個示例性入侵單元720的寄生電容而存 在的ICI。在圖7中使用如下記號WL 字線BL 位線Blo 奇數(shù)位線；BLe:偶數(shù)位線；以及C:電容。本發(fā)明認識到，ICI由在目標單元710已經(jīng)被編程之后進行編程的入侵單元720引 起。ICI改變目標單元710的電壓Vt。在示例性實施例中，采取“自底而上”編程方案，并且 位線i和i+Ι中的相鄰入侵單元引起了對于目標單元710的ICI。如圖7中所示，通過模 塊的這種自底而上的編程，來自下面的字線i-Ι的ICI被移除，并且高達五個鄰居單元作為 入侵單元720對ICI有貢獻。然而，應(yīng)當注意，對于本領(lǐng)域的普通技術(shù)人員將理解，這里公 開的技術(shù)可以被推廣到來自其他字線(諸如字線i_l)的入侵單元也對ICI有貢獻的情況。 如果來自字線i_l、i和i+Ι的入侵單元對ICI有貢獻，則需要考慮高達八個最近的鄰居單 元。更遠離目標單元的其他單元可以忽略，如果它們對ICI的貢獻可忽略的話。通常，通過 分析編程序列方案(諸如自底而上或者偶數(shù)/奇數(shù)技術(shù))以識別在給定的目標單元710之 后進行編程的入侵單元720，如此來識別入侵單元720。在示例性實施例中，入侵單元720引起的對目標單元710的ICI可以如下建模^k AVihj^iKk AV{iJ+ lKk AK(i+1，J·) +
ICl χ tχ tν tk+(1)
xy txy t其中ΔΓ^6)是入侵單元(w，b)的Vt電壓的改變，ΔΓ/y)是因ICI引起的目標單元 (i，j)的Vt電壓的改變，并且kx、ky和kxy是關(guān)于χ、y和xy方向的電容耦合系數(shù)。通常，Vt是表述單元上存儲的數(shù)據(jù)的電壓并且是在讀操作期間獲得的。Vt可以通 過讀操作獲得，例如，作為具有比每單元存儲的位數(shù)目更高的精度的軟電壓值，或者作為被 量化到具有與每單元存儲的位數(shù)目相同的分辨率(例如，對于3位/單元的閃存，為3位) 的硬電壓電平的值。系統(tǒng)級考慮圖8是并入了根據(jù)本發(fā)明的基于控制器的ICI減輕技術(shù)的示例性閃存存儲器系統(tǒng) 800的示意性框圖。如圖8中所示，示例性閃存存儲器系統(tǒng)800包括由接口 850連接的閃存 控制系統(tǒng)810和閃存存儲器模塊860。示例性閃存控制系統(tǒng)810包括典型地在一個或更多個集成電路上的閃存控制器820和讀通道825。例如，可以使用公知的商用技術(shù)和/或產(chǎn) 品，如在這里所修改的以支持本發(fā)明的特征和功能，來實現(xiàn)該示例性的閃存控制器820。示例性讀通道825包括信號處理單元830、編碼器/解碼器模塊840、和一個或更 多個緩存器845。應(yīng)當注意，術(shù)語“讀通道”也可以包括寫通道。在替代的實施例中，編碼器 /解碼器模塊840和一些緩存器845可以實現(xiàn)在閃存控制器820內(nèi)部。例如，可以使用公知 的商用技術(shù)和/或產(chǎn)品，如在這里所修改的以提供本發(fā)明的特征和功能，來實現(xiàn)編碼器/解 碼器模塊840和緩存器845。示例性信號處理單元830包括一個或多個處理器，其實現(xiàn)下文結(jié)合例如圖10-12 進一步討論的一個或更多個ICI減輕處理835。此外，圖8中示出的各模塊之間的數(shù)據(jù)流也 在下文結(jié)合例如圖10-12進一步討論。通常，如下文結(jié)合圖10和12進一步討論的，為了在 讀操作期間執(zhí)行ICI減輕，一個或更多個ICI減輕處理835基于硬或軟讀取值計算新的讀 取值。同樣地，如下文結(jié)合圖10進一步討論的，為了在寫操作期間執(zhí)行ICI減輕，一個或更 多個ICI減輕處理835基于對于目標單元和入侵單元的編程數(shù)據(jù)生成要存儲在存儲器陣列 870中的經(jīng)預(yù)補償?shù)木幊讨怠Ｊ纠缘拈W存存儲器模塊860包括每一個都可以利用公知的可商業(yè)獲得的技術(shù) 和/或產(chǎn)品實現(xiàn)的一個或更多個緩存器880和存儲器陣列870。在所公開的ICI減輕技術(shù)的各種實施例中，相對于傳統(tǒng)的閃存存儲器系統(tǒng)，示例 性接口 850可能需要傳送另外的信息，諸如表示與入侵單元關(guān)聯(lián)的信息的值。因此，較之傳 統(tǒng)的閃存存儲器系統(tǒng)中的接口，接口 850可能需要具有更高的容量(例如，更多的輸入或輸 出引腳)或更快的速率。接口 850可以可選地例如根據(jù)與此同時提交的題為“Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array”的國際專利申請(代理人案卷號(Attorney Docket No. )08-0769)(通過引用將該 申請合并于此)的教導(dǎo)來實現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術(shù)來增加接口 850的信息 承載容量。在寫操作期間，接口 850典型地使用頁或字線級訪問技術(shù)來傳送要存儲在目標 單元中的經(jīng)預(yù)補償?shù)木幊讨怠τ谑纠皂摶蜃志€級訪問技術(shù)的更詳細的討論，參見例 如，在 2009 年 3 月 11 曰提交的題為"Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding”的序列號為No. PCT/US09/36810的國際專利申請，通過引用將其合 并于此。典型地，由于經(jīng)預(yù)補償?shù)木幊讨档臄?shù)量典型地大于原始編程值的數(shù)量，因此較之表 示原始編程值，需要更多的位來表示經(jīng)預(yù)補償?shù)木幊讨?。因此，對于寫入端ICI減輕，接口 850需要傳送比傳統(tǒng)接口更多的數(shù)據(jù)。在讀取操作期間，接口 850傳送對于目標單元和入侵單元已經(jīng)從存儲器陣列870 獲得的硬和/或軟讀取值。例如，除對于具有目標單元的頁的讀取值以外，還在接口總線上 傳送對于在上/下字線或鄰近的偶或奇位線中的一個或更多個相鄰頁的讀取值。在圖8的實施例中，所公開的寫入或讀取端ICI減輕技術(shù)是在閃存存儲器外部實 現(xiàn)的，典型地是通過對邏輯電路進行優(yōu)化以實現(xiàn)最低面積的工藝技術(shù)實現(xiàn)的。然而，其代價 是必須在接口 850上傳輸另外的入侵單元數(shù)據(jù)。圖9是并入了根據(jù)本發(fā)明的替代實施例的基于存儲器的ICI減輕技術(shù)的示例性閃存存儲器系統(tǒng)900的示意性框圖。如圖9中所示，示例性閃存存儲器系統(tǒng)900包括通過接 口 950連接的閃存控制系統(tǒng)910和閃存存儲器模塊960。示例性閃存控制系統(tǒng)910包括典 型地在一個或更多個集成電路上的閃存控制器920和可選的讀通道925。示例性讀通道925 包括編碼器/解碼器模塊940和一個或更多個緩存器945。在替代的實施例中，編碼器/解 碼器模塊940和一些緩存器945可以實現(xiàn)在閃存控制器920內(nèi)部。例如，可以使用公知的 商用技術(shù)和/或產(chǎn)品，如在這里所修改的以支持本發(fā)明的特征和功能，來實現(xiàn)示例性閃存 控制器920。可以使用公知的商用技術(shù)和/或產(chǎn)品來實現(xiàn)編碼器/解碼器模塊940和緩存 器 945。示例性閃存存儲器模塊960包括每一均可以使用公知的商用技術(shù)和/或產(chǎn)品來實 現(xiàn)的一個或更多個緩存器980和存儲器陣列970。另外，示例性閃存存儲器模塊960包括示 例性信號處理單元985，其包括一個或更多個處理器，其實現(xiàn)如下文結(jié)合例如圖10-12進一 步討論的一個或更多個ICI減輕處理990。此外，圖9中示出的各模塊之間的數(shù)據(jù)流也在 下文結(jié)合例如圖10-12進一步討論。通常，如下面所進一步討論的，為了在讀取操作期間進 行ICI減輕，一個或更多個ICI減輕處理990基于從存儲器陣列970讀取的硬或軟讀取值 計算新的讀取值。同樣地，如下文結(jié)合圖10進一步討論的，為了在寫操作期間執(zhí)行ICI減 輕，一個或更多個ICI減輕處理990基于從閃存控制器910接收的關(guān)于目標單元和入侵單 元的編程數(shù)據(jù)生成經(jīng)預(yù)補償?shù)木幊讨?。在所公開的ICI減輕技術(shù)的各種實施例中，相對于于傳統(tǒng)的閃存存儲器系統(tǒng)，示 例性接口 950可能需要傳送另外的信息，諸如表示與入侵單元關(guān)聯(lián)的信息的值。因此，較之 傳統(tǒng)的閃存存儲器系統(tǒng)中的接口，接口 950可能需要具有更高的容量(例如，更多的輸入或 輸出引腳)或更快的速率。接口 950可以可選地例如根據(jù)與此同時提交的題為“Methods and Apparatus for Interfacing Between a Flash MemoryControIler and a Flash Memory Array”的國際專利申請(代理人案卷號(Attorney Docket No. )08-0769)(通過引 用將該申請合并于此)的教導(dǎo)來實現(xiàn)，其使用例如雙數(shù)據(jù)速率(DDR)技術(shù)來增加接口 950 的信息承載容量。在寫操作期間，接口 950傳送要存儲在目標和入侵單元中的編程數(shù)據(jù)，并且經(jīng)預(yù) 補償?shù)木幊讨凳窃陂W存存儲器960內(nèi)部計算的。接口 950將如傳統(tǒng)的閃存存儲器系統(tǒng)中的 那樣，傳送例如對于具有目標單元的頁的編程數(shù)據(jù)，以及另外的對于具有入侵單元的相鄰 字線或者偶數(shù)或奇數(shù)位線的編程數(shù)據(jù)。典型地，較之表示經(jīng)預(yù)補償?shù)木幊讨?，需要較少的位 來表示該編程數(shù)據(jù)。因此，對于寫入端ICI減輕，接口 950將典型地需要比接口 850小的帶 寬。然而，其代價是使用用于制造閃存存儲器的存儲器工藝技術(shù)(其典型地對于存儲器而 非邏輯電路進行優(yōu)化)來實現(xiàn)存儲器內(nèi)的寫入端ICI減輕處理。在讀取操作期間，接口 950傳送對于目標單元和可選地對于入侵單元已經(jīng)通過 ICI減輕處理990計算的新的硬和/或軟讀取值或數(shù)據(jù)。典型地，被傳遞用于單個讀取訪問 的信息是頁或字線的數(shù)據(jù)。應(yīng)當注意，僅發(fā)送用于目標單元的數(shù)據(jù)降低了接口 950的帶寬 要求，代價是利用用于制造閃存存儲器的存儲器工藝技術(shù)(典型地，其優(yōu)化用于存儲器而 非邏輯電路)來實現(xiàn)存儲器內(nèi)的讀取端ICI減輕處理。應(yīng)當注意，可以在閃存控制系統(tǒng)810、910和/或閃存存儲器模塊860、960中計算 圖8和9的ICI減輕技術(shù)的各種實施例中使用的電容耦合系數(shù)kx、ky和kxy。可能有必要在各個接口 850、950上傳送電容耦合系數(shù)kx、1^和kxy。應(yīng)當注意，電容耦合系數(shù)可以是自適 應(yīng)的并且連續(xù)地、不定期地或者定期地更新。如前面指出的，本發(fā)明的各種方面提供了用于減輕ICI的信號處理技術(shù)。除其他 益處之外，用于減輕ICI的信號處理方法不受技術(shù)和物理約束的限制。通常，如后面所討論 的，利用將存儲在入侵單元720中的編程電壓的知識，可以在目標單元710的編程期間實現(xiàn) 寫入端ICI減輕。同樣地，可以利用入侵單元720中已經(jīng)存儲的電壓的知識來實現(xiàn)讀取端 ICI減輕。因此，本發(fā)明一些方面提供了示例性的寫入端和讀取端ICI減輕技術(shù)。在本發(fā)明 的另外的變型中，可以利用所公開的寫入端和讀取端ICI減輕技術(shù)的組合來實現(xiàn)ICI減輕。寫入端ICI減輕圖10是描述并入了本發(fā)明的特征的寫入端ICI減輕處理1000的示例性實現(xiàn)方案 的流程圖。如上文結(jié)合圖8和9討論的，寫入端ICI減輕處理1000將典型地由閃存控制系 統(tǒng)810中的信號處理單元830或者閃存存儲器960中的信號處理單元985實現(xiàn)。如圖10中 所示，在步驟1010中，寫入端ICI減輕處理1000初始獲得要寫入到閃存存儲器700中的一 個或更多個目標單元710的編程數(shù)據(jù)。如前面指出的，在例如于2009年3月11日提交的 題為“Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per—Page Coding，，白勺國際專 利申請序列號No. PCT/US09/36810中，可以找到示例性的頁或字線級訪問技術(shù)的更詳細的 討論，通過引用將該申請合并于此。隨后，在步驟1020中，對于目標單元710，寫入端ICI減輕處理1000獲得關(guān)于以 后將進行編程的至少一個相鄰單元720的一個或更多個位的編程數(shù)據(jù)。應(yīng)當注意，在步驟 1020中獲得的入侵單元720可以與存儲器700中的相鄰頁關(guān)聯(lián)，并且寫入端ICI減輕處理 1000可能不得不等待直至對于入侵單元720的編程數(shù)據(jù)變得可用。對于目標單元和潛在的 入侵單元的編程數(shù)據(jù)可以被存儲在例如緩存器845或980中，直至對于入侵單元的所有值 變得可用。這些緩存器可以存儲例如具有目標單元的頁，以及相鄰字線或者相鄰偶數(shù)或奇 數(shù)位線中的x、y或xy方向上的相鄰頁，直至收集到足以執(zhí)行ICI減輕的數(shù)據(jù)量。可以在緩 存器中從在先的寫處理獲得用于潛在的入侵單元的編程數(shù)據(jù)。如前面指出的，通過分析編 程序列方案(諸如，自底而上或者偶數(shù)/奇數(shù)技術(shù))以識別在給定的目標單元710之后進 行編程的入侵單元720，從而來識別入侵單元720。在步驟1030中寫入端ICI減輕處理1000對對于目標單元的ICI進行預(yù)補償。通 過下式獲得對預(yù)期的ICI進行補償?shù)哪繕藛卧?10的新的編程電壓
權(quán)利要求
1.一種讀取閃存存儲器器件的方法，包括獲得對于至少一個目標單元的讀取值；獲得表示在所述目標單元之后編程的至少一個入侵單元中存儲的電壓的值；確定從所述至少一個入侵單元對所述目標單元的單元間干擾；以及通過從對于所述至少一個目標單元的所述讀取值中移除所確定的單元間干擾，來獲得 補償了所述單元間干擾的新的讀取值。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述確定步驟如下確定所述對于所述目標單元 的單元間干擾
3.根據(jù)權(quán)利要求1所述的方法，其中所述獲得新的讀取值的步驟進一步包括如下從所 述至少一個目標單元的所述讀取值中移除所確定的單元間干擾的步驟
4.根據(jù)權(quán)利要求1所述的方法，進一步包括接收讀取給定頁或字線的請求。
5.根據(jù)權(quán)利要求1所述的方法，進一步包括識別需要讀取的單元的步驟。
6.根據(jù)權(quán)利要求1所述的方法，其中所述表示至少一個入侵單元中存儲的電壓的值包 括下列中的一個或更多個測量值、期望值、估計值、平均值、量化值、以及檢測值。
7.根據(jù)權(quán)利要求6所述的方法，其中所述測量值包括硬電壓值和軟電壓值中的一個或 更多個。
8.根據(jù)權(quán)利要求6所述的方法，其中所述期望值包括與給定的狀態(tài)相關(guān)聯(lián)的電壓分布 的均值。
9.根據(jù)權(quán)利要求1所述的方法，進一步包括如下步驟如果發(fā)生解碼錯誤，則調(diào)整一個 或更多個單元間干擾減輕參數(shù)。
10.根據(jù)權(quán)利要求9所述的方法，所述單元間干擾減輕參數(shù)包括被考慮的入侵單元的數(shù)量。
11.根據(jù)權(quán)利要求9所述的方法，其中所述單元間干擾減輕參數(shù)包括除硬電壓值以外 還使用軟電壓值。
12.根據(jù)權(quán)利要求1所述的方法，其中所述至少一個入侵單元包括與所述目標單元相 鄰的一個或更多個單元。
13.根據(jù)權(quán)利要求12所述的方法，其中所述至少一個入侵單元包括在與所述目標單元 相同字線中的一個或更多個相鄰的單元。
14.根據(jù)權(quán)利要求12所述的方法，其中所述至少一個入侵單元包括在所述目標單元上或下的相鄰字線中的一個或更多個單元。
15.根據(jù)權(quán)利要求12所述的方法，其中所述至少一個入侵單元中的至少一個被存儲在 緩存器中，直至所述至少一個入侵單元全部都可用。
16.根據(jù)權(quán)利要求12所述的方法，其中通過分析用于所述閃存存儲器器件的編程序列 方案來識別所述至少一個入侵單元。
17.根據(jù)權(quán)利要求1所述的方法，其中所述確定步驟基于所述表示至少一個入侵單元 中所存儲的電壓的值計算單元間干擾。
18.根據(jù)權(quán)利要求7所述的方法，其中所述確定步驟基于所述測量值和參考值計算單 元間干擾。
19.根據(jù)權(quán)利要求1所述的方法，其中如果所述入侵單元是在與所述目標單元相同的 頁或字線中，則所述表示至少一個入侵單元中所存儲的電壓的值包括測量值，而如果所述 入侵單元是在與所述目標單元不同的頁或字線中，則所述表示至少一個入侵單元中所存儲 的電壓的值包括估計值。
20.根據(jù)權(quán)利要求1所述的方法，其中通過接口從所述閃存存儲器器件中的存儲器陣 列獲得所述對于所述至少一個目標單元的所獲得的讀取值和所述表示所述至少一個入侵 單元中所存儲的電壓的值。
21.根據(jù)權(quán)利要求1所述的方法，其中通過接口將所述新的讀取值提供到所述解碼器。
22.根據(jù)權(quán)利要求1所述的方法，其中所述方法被應(yīng)用到多步驟頁編程序列中的一個 或更多個步驟。
23.根據(jù)權(quán)利要求1所述的方法，其中所述確定單元間干擾的步驟忽略從對角地相鄰 的入侵單元對所述目標單元的單元間干擾。
24.根據(jù)權(quán)利要求1所述的方法，其中對于偶數(shù)/奇數(shù)編程序列，所述確定單元間干擾 的步驟忽略從相同字線中的一個或更多個入侵單元對所述目標單元的單元間干擾。
25.根據(jù)權(quán)利要求1所述的方法，進一步包括將所述新的讀取值提供到解碼器的步驟。
26.根據(jù)權(quán)利要求1所述的方法，其中利用多步驟編程序列的電壓偏移屬性來將待計 算的不同電壓偏移八火值減少到#，其中11<1^，k是所考慮的入侵單元的數(shù)目，而M是所 考慮的不同電壓偏移的數(shù)目。
27.一種讀取閃存存儲器器件的系統(tǒng)，包括存儲器；以及至少一個處理器，其耦接到所述存儲器，其操作來獲得對于至少一個目標單元的讀取值；獲得表示在所述目標單元之后編程的至少一個入侵單元中存儲的電壓的值；確定從所述至少一個入侵單元對所述目標單元的單元間干擾；以及通過從對于所述至少一個目標單元的所述讀取值移除所確定的單元間干擾，來獲得補 償了所述單元間干擾的新的讀取值。
全文摘要
提供了用于閃存存儲器中讀取端單元間干擾減輕的方法和裝置。通過如下來讀取閃存存儲器器件獲得對于至少一個目標單元的讀取值；獲得表示在所述目標單元之后編程的至少一個入侵單元中存儲的電壓的值；確定從所述至少一個入侵單元對所述目標單元的單元間干擾；以及通過從對于所述至少一個目標單元的所述讀取值中移除所確定的單元間干擾，來獲得補償了所述單元間干擾的新的讀取值?？蛇x地，可以將所述新的讀取值提供到解碼器。在一種迭代實現(xiàn)方案中，如果發(fā)生解碼錯誤，可以調(diào)整一個或更多個單元間干擾減輕參數(shù)。
文檔編號G11C11/56GK102132353SQ200980132501
公開日2011年7月20日 申請日期2009年6月30日 優(yōu)先權(quán)日2008年7月1日
發(fā)明者A·維賈耶夫, E·F·哈拉特施, J·延, M·伊威科維克, N·米拉德諾維奇, V·克拉琦科夫斯基 申請人:Lsi公司