專利名稱：具有寬松時序約束的nand閃速存儲器訪問的制作方法
技術領域：
本發明總的涉及數據處理，并且更具體地涉及使用閃速存儲器來保存信息的數據處理。
背景技術：
傳統的NAND閃速存儲器技術以相對低的成本來提供高的數據存儲密度。NAND閃 速存儲器通常用在多種類型的數據處理應用中，例如移動數據處理應用和移動數據存儲應 用。得益于使用NAND閃速存儲器的特定的應用例子包括數字音頻/視頻播放器、蜂窩電話、 閃存卡、USB閃速驅動器和用于替代硬盤驅動器(HDD)的固態驅動器(SSD)。圖1示意性示出傳統NAND閃速存儲器設備。在圖1中，NAND閃速存儲器單元陣列 10包括η個塊(未明確示出)，每個塊包含m個頁面，圖中示出其中一個。一些傳統NAND閃 速存儲器裝置包含兩個這樣的陣列。對于讀出和編程操作，基于頁面來訪問每個陣列(也 稱之為存儲面(plane))。每個頁面包括含有j個字節的數據字段和含有k個字節的空閑字 段，總計每頁面j+k個字節。在圖1中所示的存儲面中，j = 4096(即4KB)并且k = 128， 總計每頁面4224字節。在一些傳統陣列中，m = 128并且η = 2048。在頁面讀出操作期間，所選擇的數據頁面載入圖1的頁面緩存器13中，并且隨后 經由一字節寬的信號路徑17按字節(byte-wise)順序傳送到一字節寬的I/O緩存器15中。 在頁面編程操作期間，經由信號路徑17，將頁面數據按字節順序從I/O緩存器15傳送到頁 面緩存器13中。(在圖1中已經略去傳統位于頁面緩存器13和I/O緩存器15之間的信號 路徑17中的讀取放大器和寫驅動器電路，以避免不必要的復雜性)。圖2和3分別示出編程(當信號W/R#為高電平時)和讀出(W/R#為低電平時)操 作的時序的傳統例子。圖2和3示出所謂的雙數據速率(DDR)操作，其中一字節(Din或者 Dout)的頁面數據在時序信號(圖2和3中標為CLK)的每個上升沿和下降沿上被傳送(到 頁面緩存器13或從頁面緩存器13被傳送過來)。另一方面，在傳統的單數據速率(SDR)方 法中，頁面數據以每CLK周期一個字節的速率傳送，實現圖2和3的DDR方法的一半的傳送 吞吐量。一些傳統的方法使用不同版本的CLK作為時序信號，用于讀出和編程操作。在一 些傳統布置中(對于SDR或者DDR接口)，寫使能信號用作對于編程操作的時序信號，而讀 使能信號用作對于讀出操作的時序信號。繼續DDR操作的例子，在圖2的編程操作期間輸入數據字節在CLK的每半個周期 是有效的，這意味著從I/O緩存器15傳送輸入字節到頁面緩存器13 (還參見圖1)的總時 間應該低于半個周期的時間，以滿足內在時序要求。對于圖3中的讀出操作而言同樣是這 樣，即從頁面緩存器13到I/O緩存器15進行數據讀取和傳送的總時間應該低于半個周期 的時間。隨著時序信號(圖2和3中的CLK)的頻率的增加，對應的該時序信號的周期時間 減少。隨著這樣的頻率增加，數據通過從I/O緩存器15到頁面緩存器13的數據輸入路徑 (用于編程操作)所需的時間和數據通過從頁面緩存器13到I/O緩存器15的數據輸出路徑(用于讀出操作)所需的時間會成為瓶頸，這是因為很難輕易地降低通過數據輸入路徑 或者數據輸出路徑所需的總時間(時序預算timing budget)，除非采用諸如引入高性能晶 體管的方法，而引入高性能晶體管的不利之處在于增加了成本，包括芯片成本。此外，由于存儲器容量的增加典型通過頁面緩存器13和I/O緩存器15之間的物 理距離上的相應增加來實現，因而隨著存儲器容量的增加，數據輸入和輸出路徑就會成為 時序瓶頸。從而，期望提供對于在NAND閃速存儲器設備中頁面緩存器和I/O緩存器之間的數 據接口傳送所需時序預算的寬松約束。
發明內容
根據本發明的一個方面，提供包括NAND閃速存儲器和緩存器的存儲器設備，該緩 存器提供對NAND閃速存儲器的外部訪問并且限定和外部訪問相關的位寬。第一和第二數 據路徑將NAND閃速存儲器耦合到緩存器，并且第一和第二數據路徑的每一個適應該位寬。 轉換電路耦合到NAND閃速存儲器和緩存器。第一和第二數據路徑經過轉換電路，并且該轉 換電路配置為以交替順序選擇第一和第二數據路徑。根據本發明的另一個方面，提供包括NAND閃速存儲器和緩存器的存儲器設備，該 緩存器提供對NAND閃速存儲器的外部訪問并且限定和外部訪問相關的位寬。多個數據路 徑將NAND閃速存儲器耦合到緩存器，并且每個數據路徑適應該位寬。根據本發明的又一方面，提供包括數據處理器和耦合到數據處理器的存儲器設備 的數據處理系統。該存儲器設備包括NAND閃速存儲器和緩存器，該緩存器允許數據處理器 訪問存儲器設備并且限定和訪問相關的位寬。多個數據路徑將NAND閃速存儲器耦合到緩 存器，并且每個數據路徑適應該位寬。根據本發明的又一個方面，提供在NAND閃速存儲器和緩存器之間傳送數據單元 的方法，該緩存器提供對NAND閃速存儲器的外部訪問并且限定數據單元的位寬。該方法包 括提供數據單元序列。該方法還包括將序列中相鄰的數據單元路由到在NAND閃速存儲器 和緩存器之間提供的各自不同數據路徑上。每個數據路徑適應該位寬。
圖1示圖示出現有技術的NAND閃速存儲器設備。圖2和3分別圖示出現有技術存儲器編程操作和存儲器讀出操作的時序。圖4圖示出根據本發明的示例實施例的數據處理系統。圖5和6分別圖示出可以由圖4的系統執行的存儲器編程操作和存儲器讀出操作。圖7圖示出根據本發明的示例實施例的圖4的一部分。圖8和9示出可以由圖7的實施例執行的操作。圖10圖示出根據本發明另一個示例實施例的數據處理系統。圖11和12分別圖示出可以由圖10的系統執行的存儲器編程操作和存儲器讀出 操作。圖13圖示出根據本發明另一個示例實施例的數據處理系統。
圖14圖示出根據本發明另一個示例實施例的數據處理系統。
具體實施例方式圖4圖示出根據本發明的示例實施例的數據處理系統。該數據處理系統包括耦合 到數據處理資源42的NAND閃速存儲器設備41。在一些實施例中，存儲器設備41放寬和 圖1的傳統設備中頁面緩存器13和I/O緩存器15之間的數據傳送相關的前面所提及的時 序約束。在一些實施例中，這通過將圖1的頁面緩存器13分為諸如圖4的頁面緩存器部分 13A和13B的多個頁面緩存器部分來實現。在一些實施例中，頁面緩存器部分13A和13B實 現為物理上不同的緩存器，其限定整個復合頁面緩存器的各組成部分。在一些實施例中，頁 面緩存器部分13A和13B是作為單個物理緩存器的整個復合頁面緩存器的簡單組成部分。在圖4的示例存儲器設備41中，頁面緩存器部分13A和13B的每一個表示整個頁 面緩存器的一半。因此每個頁面緩存器部分具有j/2字節的數據字段和k/2字節的空閑 字段。頁面緩存器部分13A和13B耦合到NAND閃速存儲面中各自對應的部分(例如二等 分)40和47，諸如圖1的傳統NAND閃速存儲面10。僅出于說明的目的，NAND閃速存儲面10自此假設為對應于前述傳統例子的8G比 特存儲面，該傳統例子中j = 4096，k = m = 128，并且η = 2048。如果頁面緩存器部分13Α 和13Β的每一個表示圖1的整個頁面緩存器13的一半，則每個頁面緩存器部分13Α和13Β 具有2048個字節(即2KB)的數據字段和64字節的空閑字段。如果存儲面部分40和47 的每一個組成存儲面10的一半，則NAND閃速存儲面部分40和47的每一個是8G比特的存 儲面10中的4G比特NAND閃速單元陣列。頁面緩存器部分13Α和13Β已經與用于在其相關的頁面緩存器部分和I/O緩存 器15之間傳送數據(或者諸如程序代碼/指令的其它信息)的各自對應的信號路徑43和 44(在圖4中還分別標為數據路徑0和數據路徑1)相關聯。每個信號路徑是八位(一字 節)寬，從而匹配I/O緩存器15的傳統位寬(同樣參見圖1)。該信號路徑43和44包括各 自的讀取放大器和寫驅動器的組48和49 (在圖4中分別標為全局S/A和寫驅動器0以及 全局S/A和寫驅動器1)。圖4的存儲器設備41因此包含兩個八位寬的讀取放大器和寫驅 動器的組，而圖1的傳統設備僅包含一個這樣的讀取放大器和寫驅動器的組(圖1中未明 確示出)。總的在45處標注的轉換電路(SW)將八位寬信號路徑43和44連接到八位的 (DQ0-DQ7) I/O緩存器15，使得對于存儲器讀出操作和存儲器編程操作而言信號路徑43和 44對數據處理資源42都可用。數據處理資源42提供總的在46處標注的控制信令來控制 讀出和編程操作。標為46的控制信令包括用于控制上面結合圖1-3描述的傳統存儲器讀 出和編程操作的控制信號，以及附加的控制信令用于控制轉換電路45的操作。數據處理資 源42在存儲器編程操作期間還在I/O緩存器15的DQ0-DQ7端子處(以傳統方式)提供輸 入數據字節的序列，并且在存儲器讀出操作期間(以傳統方式)接收來自DQ0-DQ7端子的 輸出數據字節的序列。圖5和6分別圖示出根據本發明示例實施例的用于DDR編程和讀出操作的數據傳 送時序。在一些實施例中，圖4的系統可以執行圖5和6的編程和讀出操作。對于圖5中 所示的編程操作，圖4的轉換電路45進行操作，以使得由數據處理資源42提供的輸入序列中的數據字節DinO、Dinl等在信號路徑43和44 (數據路徑0和數據路徑1)上被交替路由 到存儲面10的各自對應的存儲器部分40和47。第一字節DinO在CLK的上升沿(TO)鎖存 到I/O緩存器15中，用于經由信號路徑43(數據路徑0)傳送到頁面緩存器部分13A。第二 字節Dinl在CLK的下降沿(Tl)鎖存，用于經由信號路徑44 (數據路徑1)傳送到頁面緩存 器部分13B。第三字節Din2在CLK的下一個上升沿(T2)鎖存，用于經由信號路徑43傳送 到頁面緩存器部分13A。第四字節Din3在CLK的下一個下降沿(T3)鎖存，用于經由信號路 徑44傳送到頁面緩存器部分13B，以此類推。通過對信號路徑43和44的交替(或交錯)選擇，用于從I/O緩存器15到頁面緩 存器部分13A和13B的傳送的時序預算相對于圖1的從I/O緩存器15到頁面緩存器部分 13的傳送的時序預算(圖2中所示)有所放寬。在圖5中，盡管與圖2相同在CLK的每個 邊沿上鎖存一字節數據，但是從I/O緩存器15到頁面緩存器部分13A和13B的傳送的總的 時序預算是CLK的一個完整周期，而不是和圖1和2的現有方法相關的半個CLK周期的時 序預算。例如，如果考慮編程序列DinO、Dinl、Din2，由于對信號路徑43和44的交錯選擇， 當Dinl在Tl時鎖存到I/O緩存器15時，無需完成通過信號路徑43將DinO傳送到頁面緩 存器部分13A的操作。而是，信號路徑43僅需要在Din2在T2被鎖存到I/O緩存器15中 時有效。圖6圖示出用于存儲器讀出操作的時序預算同樣被放寬。在CLK上升沿TO處，第 一字節DoutO從頁面緩存器部分13A輸出到信號路徑43 (數據路徑0)用于傳送到I/O緩 存器15。響應于CLK上升沿T2，字節DoutO在I/O緩存器15是有效的。該一個CLK周期 的等待時間對應于用于從頁面緩存器部分13A傳送到I/O緩存器15所需的時間。類似地， 在CLK的下降沿Tl，下一個字節Doutl從頁面緩存器部分13B輸出到信號路徑44 (數據路 徑1)，用于傳送到I/O緩存器15。響應于CLK的下降沿T3，字節Doutl在I/O緩存器15中 是有效的。在一些實施例中，轉換電路45實現在讀出操作期間將來自信號路徑43和44的數 據字節多路復用到I/O緩存器15的多路復用功能，和在編程操作期間將來自I/O緩存器15 的數據字節解多路復用到信號路徑43和44的解多路復用功能。圖7-9示出這樣的轉換電 路的例子。更具體地，圖7-9示出將I/O緩存器15的第η位位置的GIOn解多路復用到信號 路徑43和44用于存儲器編程(圖8中示出)，和將來自頁面緩存器13Α和13Β的多個位多 路復用到第η位位置的GIOn中，用于存儲器讀出(圖9中所示)。在圖7中，來自圖4的附 圖標記示以具有后綴‘η’，以說明表示圖4中所示的對應字節寬結構的第η位的結構。對
于圖4中示出的字節寬的架構例子中，η取值0、1.....7。圖7的轉換控制信號I0_0DD和
I0_EVEN提供為用于圖4的字節寬架構的全部八位(n = 0、1.....7)的全局信號。讀出或者編程序列中的偶數的字節(DinO/DoutO，Din2/Dout2，Din4/Dout4和 Din6/Dout6)在信號路徑43上傳播，使得EGIOn和E⑶Ln對應于給定偶數字節的第η位。類 似地，讀出或者編程序列中的奇數的字節(Dinl/Doutl，Din3/Dout3，Din5/Dout5和Din7/ Dout7)在信號路徑44上傳播，使得OGIOn和OGDLn對應于給定奇數字節的第η位。數據處 理資源42提供轉換控制信號I0-0DD和I0_EVEN(還可參見圖4中的46)。在參考圖8和 9，轉換控制信號I0-0DD和I0_EVEN適當地控制傳輸門71η和72η，來實現對于圖8的讀出操作的多路復用，和對于圖9的編程操作的解多路復用。圖10圖示出根據本發明另一個示例實施例的數據處理系統。圖10的系統總的類 似于圖4的系統，包括耦合到數據處理資源42A的NAND閃速存儲器設備41A。然而，在圖 10中，提供四個八位寬的信號路徑(數據路徑0-數據路徑3)來在I/O緩存器15和存儲 器部分40和47之間傳送數據字節。在圖10中，圖4的頁面緩存器部分13A由一組兩個頁 面緩存器部分13C和13D代替，其每一個占頁面緩存器部分13A的一半。還是在圖10中， 圖4的頁面緩存器部分13B由一組兩個頁面緩存器部分13E和13F代替，其每個占頁面緩 存器部分13B的一半。在一些實施例中，數據路徑0到數據路徑3的信號路徑的每一個大 體上具有和圖4的信號路徑43和44相同的結構和功能特征。轉換電路45A將四個信號路徑連接到I/O緩存器15。數據處理資源42A在編程操 作期間提供數據字節的輸入序列，并且在讀出操作期間接收數據字節的輸出序列，并且提 供大體上類似于圖4的控制信令46的控制信令46A，但包括使得轉換電路45A適于將四個 信號路徑連接到I/O緩存器15的控制信號。圖11和12分別圖示出根據本發明示例實施例的用于DDR編程和讀出操作的數據 傳送時序。在一些實施例中，圖10的系統可以執行圖11和12的編程和讀出操作。圖11 中，如同在圖5中，數據字節在CLK的每個邊沿載入I/O緩存器15中。控制信令46A (還參 考圖10)使得轉換電路45A交錯選擇四個信號路徑，用來對輸入序列的數據字節進行如下 路由DinO經由數據路徑0到頁面緩存器部分13C ；Dinl經由數據路徑1到頁面緩存器部 分13E ；Din2經由數據路徑2到頁面緩存器部分13D ；以及Din3經由數據路徑3到頁面緩 存器部分13F。這表示四個信號路徑即數據路徑0到數據路徑3的四路交錯選擇。和參考圖4-6上面描述的兩路交錯的信號路徑選擇相比，圖10-12的四路交錯進 一步放寬I/O緩存器15和頁面緩存器部分之間的傳送的時序預算。例如，如圖11中所示， DinO在TO時鎖存到I/O緩存器15中，并且路由到數據路徑0上，但是直到在T4時鎖存了 Din4，數據路徑0才對于另一個數據傳送可用。因此，兩個完整的CLK周期可用于將數據字 節從I/O緩存器15傳送到頁面緩存器部分13C-13F的任一個，但是新的字節仍在CLK的每 個邊沿上鎖存到I/O緩存器15中。同樣，圖12示出在存儲器讀出操作期間也可實現同樣 的兩個CLK周期的時序預算，同時仍舊在CLK的每個邊沿從頁面緩存器部分13C-13F的其 中一個輸出數據字節。對于本領域內的普通技術人員明顯的是(并且如一些實施例中所實現的)，圖7的 傳輸門結構和控制信號容易擴展以實現圖11和12所示的相應的編程和讀出操作。圖13圖示出根據本發明另一個示例實施例的數據處理系統。圖13的該數據處理 系統可以看作是圖4的數據處理系統的擴展，包括兩個存儲面10。更具體地，該系統包括 具有兩個NAND閃速存儲面10的存儲器設備41B，也標示為存儲面0和存儲面1。以與參考 圖4-6上述的同樣方式，每個存儲面經由兩個頁面緩存器部分(13A和13B)和兩個各自對 應的信號路徑(對于存儲面0是數據路徑0和數據路徑1，和對于存儲面1是數據路徑2和 數據路徑3)連接到I/O緩存器15。存儲面0和存儲面1具有與其相關的轉換電路45的第 一和第二各自對應的實例(還參考圖4-6)，其將與其相關的信號路徑以參考圖4-6描述的 相同方式連接到I/O緩存器15。提供轉換電路45的第三實例來將第一和第二轉換電路45 連接到I/O緩存器15。
數據處理資源42B提供控制信令46B到存儲器設備41B，其包括以參考圖4_6描述 的相同方式來控制轉換電路45的第一和第二實例的信號。46B的另一控制信令控制轉換電 路45的第三實例，使得對存儲面0和存儲面1的(讀出和編程)訪問根據任一期望時序互 相交錯。圖14圖示出根據本發明另一個示例實施例的數據處理系統。圖14的該數據處理 系統可以看作是對圖10的數據處理系統的擴展以包括兩個存儲面10(包括在存儲器設備 41C中)，其總的與圖13的數據處理系統擴展圖4的數據處理系統來包括兩個存儲面的方 式相同。數據處理資源42C提供控制信令46C到存儲器設備41C，該信令包括用于以參考圖 10-12描述的相同方式控制轉換電路45A(參見圖10-12)的第一和第二實例的信號。46C 處的另一控制信令控制轉換電路45的實例(參考圖4-6)，使得存儲面0和存儲面1的(讀 出和編程)訪問根據任一期望時序互相交錯。上述數據處理系統的多個實施例展示了諸如以下未詳盡列出實例的特征(1)數 據處理系統提供作為單個集成電路；(2)存儲器設備和數據處理資源各自提供在兩個單獨 的集成電路上；(3)存儲器設備和數據處理資源的其中一個提供在單個集成電路上，而存 儲器設備和數據處理資源的另一個在多個集成電路上分布；(4)存儲器設備分布在多個集 成電路上，數據處理資源分布在多個集成電路上；(5)讀出和編程操作是根據CLK的不同版 本來時序控制的；(6)編程操作是根據寫使能信號(而不是CLK)來時序控制的，而讀出操 作是根據讀使能信號(而不是CLK)來時序控制的；和(7)數據處理系統的架構是可縮放 的，用于傳送具有不同于八位的位寬的數據單元。盡管圖13和14中所示的NAND閃速存儲器設備包含兩個存儲面，但在其他實施例 中NAND閃速存儲器設備包含多于兩個的存儲面。在一些實施例中，NAND閃速存儲器設備 包括多個存儲面，其個數大于2并且不是2的乘冪。例如，在多個實施例中，NAND閃速存儲 器設備包括三個存儲面，其內容根據類似于參考圖13和14所描述的交錯選擇序列連接到 單個I/O緩存器。在一些實施例中，上述多個數據處理系統實現了移動數據處理應用或者移動數據 存儲應用。在多個實例中，上述數據處理系統構成以下任一個例如數字音頻/視頻播放 器、蜂窩電話、閃存卡、USB閃速驅動器和用于替代硬盤驅動器(HDD)的固態驅動器(SSD)。盡管本發明的示例實施例在上面詳細進行了描述，但是這并不限制本發明的保護 范圍，本發明可以以多種實施例來實現。
權利要求
一種存儲器設備，包括NAND閃速存儲器；緩存器，所述緩存器提供對所述NAND閃速存儲器的外部訪問并且限定和所述外部訪問相關的位寬；將所述NAND閃速存儲器耦合到所述緩存器的第一和第二數據路徑，并且所述第一和第二數據路徑的每一個適應所述位寬；和耦合到所述NAND閃速存儲器和所述緩存器的轉換電路，所述第一和第二數據路徑經過所述轉換電路，并且所述轉換電路配置為以交替順序選擇所述第一和第二數據路徑。
2.一種存儲器設備，包括NAND閃速存儲器；緩存器，該緩存器提供對所述NAND閃速存儲器的外部訪問并且限定和所述外部訪問 相關的位寬；和將所述NAND閃速存儲器耦合到所述緩存器的多個數據路徑，并且每個所述數據路徑 適應所述位寬。
3.權利要求2的設備，包括具有多個組成緩存器部分的復合緩存器，該多個組成緩存 器部分耦合到所述NAND閃速存儲器的相關部分并且還耦合到各自對應的所述數據路徑。
4.權利要求3的設備，其中，所述NAND閃速存儲器的所述部分包含在所述NAND閃速存 儲器的單個存儲面內。
5.權利要求3的設備，其中，所述NAND閃速存儲器的所述部分被提供在所述NAND閃速 存儲器的多個存儲面上。
6.權利要求2的設備，包括耦合到所述NAND閃速存儲器和所述緩存器的轉換電路，所 述數據路徑經過所述轉換電路，并且所述轉換電路配置為根據選擇序列來選擇所述數據路 徑。
7.權利要求6的設備，包括分別耦合到所述NAND閃速存儲器的第一和第二部分的第一 和第二組的所述數據路徑。
8.權利要求7的設備，其中，所述NAND閃速存儲器的所述第一和第二部分包含在所述 NAND閃速存儲器的單個存儲面內。
9.權利要求7的設備，其中，所述NAND閃速存儲器的所述第一和第二部分提供在所述 NAND閃速存儲器的各自不同的存儲面內。
10.權利要求9的設備，其中，所述NAND閃速存儲器包括多個所述存儲面，其個數是2 的乘冪。
11.權利要求7的設備，其中，所述選擇序列使得對所述第一組中的所述數據路徑的選 擇和對所述第二組中的所述數據路徑的選擇在時間上交錯。
12.權利要求2到11的任一項的設備，包括分別耦合到所述NAND閃速存儲器的第一、 第二、第三和第四部分的第一、第二、第三和第四組的所述數據路徑。
13.權利要求12的設備，其中，所述NAND閃速存儲器的第一、第二、第三和第四部分被 提供在所述NAND閃速存儲器的多個存儲面上。
14.權利要求13的設備，其中，所述多個存儲面包括其個數為2的乘冪的多個所述存儲
15.權利要求12的設備，其中，所述選擇序列包括使得對所述第一組中的所述數據路 徑的選擇和對所述第二組中的所述數據路徑的選擇在時間上交錯的第一交錯，并且還包括 使得對所述第三組中的所述數據路徑的選擇和對所述第四組中的所述數據路徑的選擇在 時間上交錯的第二交錯。
16.權利要求15的設備，其中，所述選擇序列還包括使得對所述第一交錯的選擇和對 所述第二交錯的選擇在時間上交錯的第三交錯。
17.權利要求6或者7的設備，其中，在所述選擇序列中對所述數據路徑的選擇在時間 上交錯。
18.權利要求6到11的任一項的設備，其中，所述轉換電路在所述NAND閃速存儲器的 讀出訪問期間將來自所述數據路徑的信息多路復用到所述緩存器中，并且在所述NAND閃 速存儲器的寫訪問期間將來自所述緩存器的信息解多路復用到所述數據路徑上。
19.權利要求2的設備，其中，第一和第二所述數據路徑的每一個被配置為承載信息， 而所述第一和第二數據路徑中的另一個數據路徑也承載信息。
20.一種數據處理系統，包括數據處理器；和耦合到所述數據處理器的存儲器設備，所述存儲器設備包括NAND閃速存儲器；緩存 器，該緩存器允許所述數據處理器訪問所述存儲器設備并且限定和所述訪問相關的位寬； 以及將所述NAND閃速存儲器耦合到所述緩存器的多個數據路徑，每個所述數據路徑適應 所述位寬。
21.權利要求20的系統，其中，第一和第二所述數據路徑中的每一個被配置為承載信 息，而所述第一和第二數據路徑另一個也承載信息。
22.權利要求20或者21的系統，其中，所述存儲器設備包括耦合到所述NAND閃速存儲 器和所述緩存器的轉換電路，所述數據路徑經過所述轉換電路，并且所述轉換電路配置為 根據選擇序列來選擇所述數據路徑。
23.權利要求22的系統，其中，所述存儲器設備包括分別耦合到所述NAND閃速存儲器 的第一和第二部分的第一和第二組的所述數據路徑。
24.權利要求23的系統，其中，所述選擇序列使得對所述第一組中的所述數據路徑的 選擇和對所述第二組中的所述數據路徑的選擇在時間上交錯。
25.權利要求22到24的任一項的系統，其中，所述存儲器設備包括分別耦合到所述 NAND閃速存儲器的第一、第二、第三和第四部分的第一、第二、第三和第四組的所述數據路 徑。
26.權利要求25的系統，其中，所述選擇序列包括使得對所述第一組中的所述數據路 徑的選擇和對所述第二組中的所述數據路徑的選擇在時間上交錯的第一交錯，并且還包括 使得對所述第三組中的所述數據路徑的選擇和對所述第四組中的所述數據路徑的選擇在 時間上交錯的第二交錯。
27.權利要求26的系統，其中，所述選擇序列還包括使得對所述第一交錯的選擇和對 所述第二交錯的選擇在時間上交錯的第三交錯。
28.權利要求22的系統，其中，在所述選擇序列中對所述數據路徑的選擇在時間上交錯。
29.權利要求22到25的任一項的系統，其中，所述轉換電路在所述NAND閃速存儲器的 讀出訪問期間將來自所述數據路徑的信息多路復用到所述緩存器中，并且在所述NAND閃 速存儲器的寫訪問期間將來自所述緩存器的信息解多路復用到所述數據路徑上。
30.權利要求20的系統，其中，所述存儲器設備包括具有多個組成緩存器部分的復合 緩存器，該多個組成緩存器部分耦合到所述NAND閃速存儲器的相關部分并且還耦合到各 自對應的所述數據路徑。
31.權利要求30的系統，其中，所述組成緩存器部分是互相物理上區分的相應的緩存ο
32.權利要求20到31的任一項的系統，其被提供作為移動數據處理系統。
33.權利要求20到31的任一項的系統，其被提供作為數字音頻播放器、數字視頻播放 器、蜂窩電話、閃存卡、USB閃速驅動器和用于替代硬盤驅動器的固態驅動器中的一個。
34.權利要求20到31的任一項的系統，其中，所述位寬為八位。
35.一種在NAND閃速存儲器和緩存器之間傳送數據單元的方法，該緩存器提供對所述 NAND閃速存儲器的外部訪問并且限定數據單元的位寬，該方法包括提供所述數據單元的序列；和將序列中相鄰的數據單元路由到在NAND閃速存儲器和緩存器之間提供的各自不同的 數據路徑上，其中每個數據路徑適應所述位寬。
全文摘要
通過提供將NAND閃速存儲器耦合到提供對存儲器的外部訪問的緩存器的多個數據路徑，可以放寬在訪問NAND閃速存儲器期間對數據傳送的時序約束。該緩存器限定和外部訪問相關的位寬，并且每個數據路徑適應該位寬。
文檔編號G11C16/06GK101911208SQ200880123171
公開日2010年12月8日 申請日期2008年12月15日 優先權日2008年1月22日
發明者金鎮祺 申請人:莫塞德技術公司