抗單元源極ir降的源電勢調整的制作方法

專利名稱：抗單元源極ir降的源電勢調整的制作方法
技術領域：
本發明總的來說涉及諸如電可擦除可編程只讀存儲器(EEPROM)和快閃EEPROM的 非易失性半導體存儲器，并具體地說涉及具有對由于地環路中的有限電阻引起的源極偏壓 誤差進行補償的改進的感測電路的非易失性半導體存儲器。
背景技術：
能夠進行電荷的非易失性存儲的固態存儲器、特別是被包裝為小型卡的EEPROM 和快閃EEPROM形式的固態存儲器近來已經變成各種移動和手持設備、特別是信息應用裝 置和消費電子產品的存儲選擇。不同于也是固態存儲器的RAM(隨機存取存儲器)，閃存是 非易失性的，并且即使斷電后仍保留其存儲的數據。盡管成本較高，但是閃存正越來越多地 用在大容量存儲應用中。基于旋轉諸如硬盤和軟盤的磁介質的傳統大容量存儲不適于移動 和手持環境。這是因為盤驅動趨向于體積大、易于產生機械故障并具有高等待時間和高功 率要求。這些不期望的屬性使得基于盤的存儲在大多數移動和便攜應用中不實用。另一方 面，嵌入的和以可移除卡的形式的閃存理想地適合于移動和手持環境，因為其尺寸小、功耗 低、高速和高可靠性的特征。EEPROM和電可編程只讀存儲器(EPROM)是可以被擦除并使得新數據被寫入或“編 程”到其存儲器單元中的非易失性存儲器。兩者在場效應晶體管結構中利用源極和漏極區 域之間的、位于半導體襯底中的溝道區之上的浮置(未連接)導電柵極。然后在浮置柵極 之上提供控制柵極。通過保留在浮置柵極上的電荷量來控制晶體管的閾值電壓特性。艮口， 對于浮置柵極上的給定電平的電荷，存在在晶體管“導通”前必需施加到控制柵極以允許其 源極和漏極區域之間導電的相應的電壓(閾值)。浮置柵極可以保持一范圍的電荷，并因此可以被編程到閾值電壓窗口內的任意閾 值電壓電平。通過器件的最小和最大閾值電平來界定閾值電壓窗口的大小，該最小和最大 閾值電平依次對應于可以被編程到浮置柵極上的電荷的范圍。閾值窗口通常取決于存儲器 器件的特性、工作條件和歷史。窗口內的每個不同的、可分辨的閾值電壓電平范圍原則上可 以用于指定單元的明確(definite)存儲器狀態。一般通過兩個機制之一將用作存儲器單元的晶體管編程到“已編程”狀態。在 “熱電子注入”中，施加到漏極的高電壓使電子在襯底溝道區的兩端加速。同時，施加到控 制柵極的高電壓拉動熱電子經過薄柵極介電層到浮置柵極上。在“隧道注入(tunneling injection) ”中，相對于襯底，高電壓被施加到控制柵極。以此方式，電子被從襯底拉到居間 (intervening)浮置柵極。可以通過一些機制擦除存儲器器件。對于EPR0M，可通過紫外照射從浮置柵極移除 電荷而批量(bulk)擦除存儲器。對于EEPR0M，可通過相對于控制柵極向襯底施加高電壓 以便誘使浮置柵極中的電子隧道穿過薄氧化物到襯底溝道區(即Fowler-Nordheim隧道技 術)，存儲器單元是電可擦除的。通常，EEPROM是可逐字節地擦除的。對于快閃EEPR0M，存 儲器是一次全部或依次擦除一個或多個塊地電可擦除的，其中一個塊可以由存儲器的512字節或更多字節組成。非易失件存儲器單元的例子存儲器器件通常包括可以被安裝在卡上的一個或多個存儲器芯片。每個存儲器芯 片包括由諸如解碼器和擦除、寫和讀電路的外圍電路支持的存儲器單元的陣列。更復雜的 存儲器器件還帶有進行智能和更高級存儲器操作和接口連接的控制器。存在許多現今正使 用的商業上成功的非易失性固態存儲器器件。這些存儲器器件可以采用不同類型的存儲器 單元，每個類型具有一個或多個電荷存儲元件。圖IA-圖IE示意性地圖示了非易失性存儲器單元的不同例子。圖IA示意性地圖示具有用于存儲電荷的浮置柵極的以EEPROM單元形式的非易失 性存儲器。電可擦除和可編程只讀存儲器(EEPROM)具有類似于EPROM的結構，但另外提供 用于在施加適當的電壓時將電荷從其浮置柵極電載入和電移除而不需要曝露在UV照射下 的機制。在美國專利No. 5，595，924中給出了這種單元及其制造方法的例子。圖IB示意性地圖示了具有選擇柵極和控制或操縱柵極(steering gate)的閃速 EEraOM。存儲器單元10具有在源極14和漏極16擴散之間的“分裂溝道” 12。有效地用串 聯的兩個晶體管Tl和T2來形成單元。Tl用作具有浮置柵極20和控制柵極30的存儲器晶 體管。浮置柵極能夠存儲可選擇量的電荷。可以流過溝道的Tl的部分的電流量取決于在 控制柵極30上的電壓和在居間浮置柵極20上駐留的電荷量。T2用作具有選擇柵極40的 選擇晶體管。當T2由選擇柵極40處的電壓導通時，其允許在該溝道的Tl的部分中的電流 在源極和漏極之間通過。選擇晶體管提供獨立于控制柵極處的電壓的、沿著源極-漏極溝 道的開關。一個優點是它可以用于截止由于在其浮置柵極處的其電荷耗盡(正)而在零控 制柵極電壓處仍然導電的那些單元。另一優點是，其允許更容易地實現源極側注入編程。分裂溝道存儲器單元的一個簡單的實施例是其中選擇柵極和控制柵極連接到如 由圖IB中示出的虛線示意性地指示的同一字線。這是通過使得電荷存儲元件(浮置柵極) 位于該溝道的一部分之上且使得控制柵極結構(其是字線的一部分)位于另一溝道部分之 上以及該電荷存儲元件之上來實現的。這有效地形成了具有串聯的兩個晶體管的單元，一 個(存儲器晶體管)具有在電荷存儲元件上的電荷量和在控制可以流過該溝道的該晶體管 的部分的電流量的字線上的電壓的組合，且另一個(選擇晶體管)使得該字線單獨用作其 柵極。在美國專利 No. 5，070. 032,5. 095. 344,5. 315. 541,5. 343. 063 和 5. 661. 053 中給出 了這種單元的例子、其在存儲器系統中的使用及其制造方法。圖IB中示出的分裂溝道單元的更細化的實施例是當選擇柵極和控制柵極獨立且 不通過在它們之間的虛線連接時。一個實施方式使得在單元陣列中的一列的控制柵極連接 到與字線垂直的控制(或操縱)線。效果是使得字線免于當讀取或編程所選單元時必須同 時進行兩個功能。那兩個功能是(1)用作選擇晶體管的柵極，由此需要適當的電壓以將選 擇晶體管導通和截止，和(2)通過在字線和電荷存儲元件之間的電場(容性)耦合將該電 荷存儲元件的電壓驅動到期望的電平。通常難以以單個電壓以最佳方式進行這兩個功能。 通過控制柵極和選擇柵極的分離控制，字線僅需要進行功能(1)，而添加的控制線進行功能 (2)。該能力允許設計在調整編程電壓到目標數據的情況下的更高性能的編程。在例如美國 專利No. 5，313，421和6，222，762中描述了在快閃EEPROM陣列中的獨立的控制(或操縱) 柵極的使用。
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圖IC示意性地圖示了具有雙浮置柵極和獨立的選擇和控制柵極的另一快閃 EEPROM單元。該存儲器單元10類似于圖IB的存儲器單元，除了其有效地具有串聯的三個 晶體管。在這類型的單元中，兩個存儲元件(即Tl-左和Tl右的存儲元件)被包括在源極 和漏極擴散之間的其溝道之上，且選擇晶體管Tl位于其間。存儲器晶體管分別具有浮置柵 極20和20’以及控制柵極30和30，。選擇晶體管T2由選擇柵極40控制。在任意一個時 間，僅存儲器晶體管對中的一個被存取用于讀或寫。當存取存儲單元Tl-左時，T2和Tl-右 兩者都被導通以允許在溝道的Tl-左的部分中的電流在源極和漏極之間通過。類似地，當 存儲單元Tl-右正被存取時，T2和Tl-左被導通。通過使得選擇柵極多晶硅的一部分很靠 近浮置柵極并向選擇柵極施加顯著的正電壓(例如20V)使得存儲在浮置柵極內的電子可 以隧道效應到達選擇柵極多晶硅，來進行擦除。圖ID示意性地圖示了被組織為NAND鏈的存儲器單元的串。NAND鏈50由被其源
極和漏極菊鏈連接(daisy-chain)的一系列存儲器晶體管Ml、M2.....Mn(η = 4、8、16或
更高)構成。選擇晶體管S1、S2的對控制存儲器晶體管鏈經由NAND鏈的源極端54和漏極 端56到外部的連接。在存儲器陣列中，當源極選擇晶體管Sl導通時，源極端被耦接到源極 線。類似地，當漏極選擇晶體管S2導通時，NAND鏈的漏極端被耦接到存儲器陣列的位線。 在該鏈中的每個存儲器晶體管具有存儲給定量的電荷以便呈現想要的存儲器狀態的電荷 存儲元件。每個存儲器晶體管的控制柵極提供對讀和寫操作的控制。每個選擇晶體管Si、 S2的控制柵極分別提供經由其源極端54和漏極端56對NAND鏈的控制存取。當在編程期間讀取和驗證NAND鏈內的被尋址的存儲器晶體管時，向該晶體管的 控制柵極供應適當的電壓。同時，在NAND鏈50中的剩余的未被尋址的存儲器晶體管通過 施加在其控制柵極上的足夠的電壓而完全導通。以此方式，有效地創建了從各個存儲器晶 體管的源極到NAND鏈的源極端54的導電路徑，并且對于各個存儲器晶體管的漏極到該鏈 的漏極端56也是同樣。在美國專利No. 5，570，315,5, 903，495和6，046，935中描述了具有 這種NAND鏈結構的存儲器器件。圖IE示意性地圖示了具有用于存儲電荷的介電層的非易失性存儲器。取代先前 描述的導電浮置柵極元件，使用介電層。已經由Eitan等人的“NR0M:ANOVel Localized Trapping, 2-Bit Nonvolatile Memory Cell (NROM 新穎的局部俘獲、2位非易失性存儲器 單元)，，，IEEE Electron Device Letters，Vol. 21，ηο· 11，2000 年 11 月，543-545 頁中描述 了使用介電存儲元件的這種存儲器器件。0Ν0介電層在源極和漏極擴散之間的溝道兩端延 伸。用于一個數據位的電荷被局限(localize)在與漏極相鄰的介電層中，而用于另一數據 位的電荷被局限在與源極相鄰的介電層中。例如，美國專利No. 5，768，192和6，011，725公 開了具有夾在兩個硅氧化物層之間的俘獲電介質(trapping dielectric)的非易失性存儲 器單元。通過分離地讀取在該電介質內的空間分離的電荷存儲區域的二進制狀態來實現多 狀態數據存儲。存儲器陣列存儲器器件通常由按行和列布置的并可由字線和位線尋址的存儲器單元的二維 陣列組成。可以根據NOR型或NAND型架構來形成該陣列。NOR 陣列圖2圖示了存儲器單元的NOR陣列的例子。已經利用圖IB或圖IC示出的類型的
7單元實現了具有NOR型架構的存儲器器件。每行存儲器單元以菊鏈連接方式通過其源極和 漏極連接。該設計有時被稱為虛擬接地設計。每個存儲器單元10具有源極14、漏極16、控 制柵極30和選擇柵極40。行中的各單元使得其選擇柵極連接到字線42。列中的各單元使 得其源極和漏極分別連接到所選位線34和36。在存儲器單元使得其控制柵極和選擇柵極 被獨立地控制的某些實施例中，操縱線30還連接列中的各單元的控制柵極。利用其中形成每個存儲器單元使得其控制柵極和選擇柵極連接到一起的存儲器 單元來實現許多快閃EEPROM器件。在這種情況下，不需要操縱線，且字線簡單地連接沿著 每行的單元的所有控制柵極和選擇柵極。在美國專利No. 5，172，338和5，418，752中公開 了這些設計的例子。在這些設計中，字線本質上進行兩個功能行選擇；和向在該行中的所 有單元供應控制柵極電壓以用于讀取或編程。NAND 陣列圖3圖示了諸如圖ID所示的存儲器單元的NAND陣列的例子。沿著NAND鏈的每 列，位線被耦接到每個NAND鏈的漏極端56。沿著NAND鏈的每行，源極線可以連接其所有源 極端54。而且，沿著一行的NAND鏈的控制柵極連接到一系列對應的字線。可以通過用經由 所連接的字線的在該對選擇晶體管(見圖1D)的控制柵極上的適當的電壓導通該對選擇晶 體管來對整行NAND鏈尋址。當表示NAND鏈內的存儲器單元的存儲器晶體管正被讀取時， 在該鏈中剩余的存儲器晶體管經由其相關聯的字線而硬導通(turned onhard)，使得流過 該鏈的電流主要取決于正被讀取的單元中存儲的電荷的水平。在美國專利No. 5，570，315、 5，774，397和6，046，935中找到作為存儲器系統的一部分的NAND架構陣列和其操作的例 子。塊擦除電荷存儲存儲器器件的編程只會導致向其電荷存儲元件添加更多的電荷。因此， 在編程操作之前，必須移除(或擦除)電荷存儲元件中的現有電荷。提供擦除電路(未示 出)來擦除存儲器單元的一個或多個塊。當整個陣列的單元或該陣列的很多組單元一起 (即一瞬間)被電擦除時，諸如EEPROM的非易失性存儲器被稱為“快閃"EEPR0M。一旦被擦 除，然后就可以重新編程單元組。可以一起擦除的單元組可以由一個或多個可尋址的擦除 單位組成。擦除單位或塊通常存儲一頁或多頁數據，頁是編程和讀取的單位，雖然也可以在 單個操作中編程或讀取多于一頁。每頁通常存儲一個或多個扇區的數據，扇區的大小由主 機系統限定。一個例子是一個扇區是遵循關于磁盤驅動建立的標準的512字節用戶數據， 加上關于用戶數據和/或存儲該用戶數據的塊的管理(overhead)信息的一些字節。讀/寫電路在通常的兩狀態EEPROM單元中，建立至少一個電流斷點水平，以便將導電窗劃分 為兩個區域。當通過施加預定、固定的電壓來讀取單元時，通過與斷點水平(或參考電流 Ieef)比較來將其源極/漏極電流解析(resolve)為存儲器狀態。如果讀取的電流高于該斷 點水平的電流，則確定該單元處于一個邏輯狀態(例如，“零”狀態)。另一方面，如果該電 流小于該斷點水平的電流，則確定該單元處于另一邏輯狀態(例如，“一”狀態)。因此，這 種兩狀態單元存儲一位數字信息。通常提供可以被外部編程的參考電流源作為存儲器系統 的一部分來生成斷點水平電流。為了增加存儲器容量，隨著半導體技術狀態的進步，正在制造具有越來越高的密度的快閃EEPROM器件。增加存儲容量的另一方法是使得每個存儲器單元存儲多于兩個狀 態。對于多狀態或多級EEPROM存儲器單元，導電窗被多于一個斷點劃分為多于兩個 區域，以便每個單元能夠存儲多于一位的數據。因此，給定的EEPROM陣列可以存儲的信息 隨每個單元可以存儲的狀態的數量而增加。已經在美國專利No. 5，172，338中描述了具有 多狀態或多級存儲器單元的EEPROM或快閃EEPR0M。實踐中，通常通過當向控制柵極施加參考電壓時感測該單元的源極和漏極電極兩 端的導電電流來讀取單元的存儲器狀態。因此，對于在單元的浮置柵極上的每個給定電荷， 可以檢測相對于固定的參考控制柵極電壓的相應的導電電流。類似地，可編程到浮置柵極 上的電荷的范圍限定了相應的閾值電壓窗或相應的導電電流窗。或者，取代檢測在劃分的電流窗之中的導電電流，能夠設置在控制柵極被測試的 給定的存儲器狀態的閾值電壓，且檢測導電電流低于還是高于閾值電流。在一個實施方式 中，通過檢查導電電流通過位線的電容放電的速率來實現相對于閾值電流的導電電流的檢 測。圖4圖示了對于浮置柵極可以在任一時間選擇性地存儲的四個不同的電荷Q1-Q4 的、在源極_漏極電流Id和控制柵極電壓Vra之間的關系。四個實線Id對Vra曲線表示分別 對應于四個可能的存儲器狀態的、可以編程在存儲器單元的浮置柵極上的四個可能的電荷 水平。作為例子，全體單元的閾值電壓窗的范圍可以從0. 5V到3. 5V。可以通過將閾值窗以 每個0. 5V的間隔劃分為五個區域來界定六個存儲器狀態。例如，如果如所示地使用2μ A 的參考電流Ikef，則用Ql編程的單元可以被認為為處于存儲器狀態“ 1”，因為其曲線在由Vra =0. 5V和1. OV所界定的閾值窗的區域中與Ikef交叉。類似地，Q4處于存儲器狀態“5”。如可以從上述描述看出的，使得存儲器單元存儲的狀態越多，其閾值窗被劃分得 越精細。這將要求在編程和讀取操作中更高的精確度，以便能夠實現要求的分辨率。美國專利No. 4，357，685公開了編程2狀態EPROM的方法，其中，當單元被編程到 給定狀態時，每次向浮置柵極添加遞增的電荷，其經歷連續的編程電壓脈沖。在脈沖之間， 該單元被回讀或驗證以確定其相對于斷點水平的源極-漏極電流。當已經驗證電流狀態達 到期望的狀態時，編程停止。使用的編程脈沖列可以具有增加的周期或幅度。現有技術的編程電路簡單地施加編程脈沖以從擦除或接地狀態步進通過閾值窗， 直到達到目標狀態。實際上，為了允許足夠的分辨率，每個劃分或界定的區域將需要橫跨 (transverse)至少大約五個編程階段。該性能對于2狀態存儲器單元是可接受的。但是， 對于多狀態單元，所需要的階段的數量隨著劃分的數量而增加，因此，必須增加編程精確度 或分辨率。例如，16狀態的單元可能需要平均至少40個編程脈沖來編程到目標狀態。圖5示意性地圖示了具有可由讀/寫電路170經由行解碼器130和列解碼器160 可存取的存儲器陣列100的一般布置的存儲器器件。如結合圖2和圖3所述，在存儲器陣 列100中的存儲器單元的存儲器晶體管可經由一組(一個或多個)所選字線和(一個或多 個)位線來尋址。行解碼器130選擇一個或多個字線，且列解碼器160選擇一個或多個位 線，以便向被尋址的存儲器晶體管的各個柵極施加適當的電壓。提供讀/寫電路170來讀 或寫(編程)被尋址的存儲器晶體管的存儲器狀態。讀/寫電路170包括經由位線可連接 到該陣列中的存儲器元件的多個讀/寫模塊。
影響讀/寫件能和準確度的因素為了改進讀和編程性能，并行讀取或編程在陣列中的多個電荷存儲元件或存儲器 晶體管。因此，一起讀取或編程存儲器元件的邏輯“頁”。在已有的存儲器架構中，一行典型 地包含若干交錯(interleaved)的頁。將一起讀取或編程一頁的所有存儲器元件。列解碼 器將選擇性地將交錯的頁中的每頁連接到相應數量的讀/寫模塊。例如，在一個實施方式 中，設計存儲器陣列具有532字節的頁大小(512字節加上管理開銷的20字節)。如果每列 包含漏極位線且每行存在兩個交錯的頁，則其總共8512列，且每頁與4256列相關聯。將存 在可連接以并行讀或寫所有偶數位線或奇數位線的4256個感測模塊。以此方式，并行地從 該存儲器元件的頁讀取一頁4256位(即532字節)的數據，或將其編程到該存儲器元件的 頁中。形成讀/寫電路170的讀/寫模塊可以被布置為各種架構。如前所述，現有的存儲器器件通過一次以大量并行的方式關于所有偶數或所有 奇數位線操作來改進讀/寫操作。由兩個交錯的頁組成的行的這種“交替位線”架構將 有助于緩解安置讀/寫電路塊的問題。這還通過考慮控制位線到位線的電容耦合來支配 (dictate) 0使用塊解碼器來多路復用該組讀/寫模塊到偶數頁或奇數頁。以此方式，無論 何時一組位線正被讀取或編程時，交錯的組可以被接地以最小化最近相鄰耦合(immediate neighbor coupling)。但是，交錯頁架構至少在三個方面是有缺點的。首先，其要求額外的多路復用電 路。第二，其性能慢。為了完成由字線連接的或在一行中的存儲器單元的讀取或編程，需要 兩個讀取或兩個編程操作。第三，在解決諸如當在不同時間、諸如在奇數和偶數頁中單獨地 編程在浮置柵極電平處的兩個相鄰電荷存儲元件時、該相鄰電荷存儲元件之間的場耦合之 類的其他干擾效應方面也不是最佳的。美國專利公開No. 2004-0057318-A1公開了允許并行感測多個連續的存儲器單元 的存儲器器件及其方法。例如，將沿著共享相同字線的一行的所有存儲器單元作為一頁一 起讀取或編程。這種“所有位線(all-bit-line)”架構使得“交替位線”架構的性能加倍， 同時最小化由相鄰干擾效應引起的誤差。但是，感測所有位線并不帶來由來自其相互的電 容的感應電流引起的相鄰位線之間的串擾的問題。這通過在感測每個相鄰位線對的導電時 保持其電流之間的電壓差基本與時間無關來應付。當施行該條件時，由各個位線的電容引 起的所有偏移電流消失(drop out)，這是因為它們全部取決于時間變化電壓差。與每個位 線耦接的感測電路具有關于位線的電壓箝位，使得任意相鄰的所連接的位線對上的電勢差 與時間無關。隨著位線電壓被箝位，不能應用感測由于位線電容的放電的傳統方法。而是， 該感測電路和方法使得通過注意到存儲器單元對給定電容器放電或充電的速率與位線無 關而確定存儲器單元的導電電流。這將允許感測電路與存儲器陣列的架構無關(即與位線 電容無關)。尤其是其允許位線電壓在感測期間被箝位以便避免位線串擾。如前所述，傳統的存儲器器件通過以大量并行方式工作而改善讀/寫操作。此方 法改善了性能但是不具有對于讀和寫操作的準確度的反應。—個問題是源極線偏壓誤差。這對于大量存儲器單元使得其源極一起耦接在一源 極線中以接地的存儲器架構是特別嚴重的。對具有公共源極的這些存儲器單元的并行感測 導致顯著的電流通過源極線。由于源極線中的非零電阻，這由導致實際的地(true ground) 與每個存儲器單元的源極電極之間的可感知的電勢差。在感測期間，提供給每個存儲器單元的控制柵極的閾值電壓是相對于其源極電極，但是系統電源是相對于實際的地。因此由 于源極線偏壓誤差的存在，感測可能變得不準確。美國專利公開No. 2004-0057287-A1公開了允許并行感測多個連續的存儲器單元 的存儲器器件及其方法。通過具有針對多通路(multi-pass)感測的特征和技術的讀/寫 電路實現源極線偏壓的降低。當正在并行感測一頁的存儲器單元時，每一通路幫助標識并 關閉(shut down)具有比給定的界定電流值高的導電電流的存儲器單元。通過將標識的存 儲器單元的相關位線拉至地而關閉該存儲器單元。換句話說，標識具有更高的導電電流并 且與現有感測無關的那些單元，并在讀取電流感測的實際數據之前使其電流關閉。因此一般需要具有降低的功耗的高性能和高容量非易失性存儲器。具體地所，需 要功率高效的、具有改進的讀和編程性能的致密的非易失性存儲器。

發明內容
通過使得一大頁的讀/寫電路并行地讀和寫存儲器單元的相應的頁而滿足對于 高容量和高性能的非易失性存儲器器件的這些需要。具體地說，消除或最小化可能將誤差 引入讀和編程中的高密度芯片集成中固有的交互噪聲影響。源極線偏壓是由讀/寫電路的地環路中的非零電阻引入的誤差。該誤差由當電流 流動時在到芯片的地的源極路徑的電阻兩端的電壓降引起。第一組實施例是用于具有要被并行感測的存儲器單元的各個頁的非易失性存儲 器器件，每個存儲器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏極和源極的 導電電流的控制柵極。所述存儲器包括頁源極線，其可連接到一頁中的每個存儲器單元的 源極；集體節點，用于可連接到各個頁源極線的結構塊；以及源極隔離開關，經由所述集體 節點耦接到結構塊中的所選頁的頁源極線，用于存儲器操作。所述存儲器器件還包括源極 電勢調整電路，該源極電勢調整電路包括具有連接到第一參考電壓的第一輸入并具有被連 接為可連接到所述集體節點的反饋環路的第二輸入的有源電路元件。在另一組實施例中，存儲器器件具有要被并行感測的存儲器單元的各個頁，每個 存儲器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏極和源極的導電電流的 控制柵極。所述存儲器包括頁源極線，可連接到一頁中的每個存儲器單元的源極；集體節 點，用于可連接到各個頁源極線的結構塊；以及源極隔離開關，經由所述集體節點耦接到結 構塊中的所選頁的頁源極線，用于存儲器操作。所述存儲器器件還包括可連接在所述集體 節點和地參考之間的非線性電阻元件。本發明的各個方面、優點、特征和實施例被包括在其示例性例子的以下描述中，應 該結合附圖考慮該描述。為了所有目的通過全部引用將在此參考的所有專利、專利申請、論 文、其他出版物、文檔和事物被合并于此。對于在任何所并入的出版物、文檔或事物與本申 請之間的術語的定義或使用的任何不一致或矛盾之處，以本申請的為準。


圖1A到圖1E示意性圖示非易失性存儲器單元的不同例子。圖2圖示存儲器單元的NOR陣列的例子。圖3圖示諸如圖1D所示的存儲器單元的NAND陣列的例子。
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圖4圖示對于浮置柵極可以在任一時間存儲的四個不同電荷Q1-Q4的源極-漏極 電流和控制柵極電壓之間的關系。圖5示意性地圖示了由讀/寫電路經由行和列解碼器可存取的存儲器陣列的典型布置。圖6A示意性圖示了提供實現本發明的背景的、具有一堆(bank)讀/寫電路的致 密存儲器器件。圖6B圖示了圖6A所示的致密存儲器器件的優選布置。圖7A圖示了其中位線電壓控制、字線電壓控制和源極電壓控制都從IC存儲器芯 片的相同的地參考的傳統布置。圖7B圖示了由源極線電壓降引起的存儲器單元的柵極電壓和漏極電壓兩者中的誤差。圖8圖示了在對于4狀態存儲器的存儲器單元的一頁的示例總體(population) 分布中源極偏壓誤差的影響。圖9A圖示了根據本發明的一個優選實施例的、其中通過使得參考點在其中單元 源極信號訪問(access)源極線的節點處而針對源極偏壓對位線電壓控制和/或字線電壓 控制進行補償的布置。圖9B圖示了根據本發明的另一優選實施例、通過關于頁源極線參考而針對源極 偏壓對位線電壓控制和字線電壓控制進行補償。圖10是與跟蹤位線控制電壓電路結合工作以提供對于源極偏壓補償的位線電壓 的、圖9A和圖9B所示的優選感測模塊的示意圖。圖11圖示了圖9A和圖9B所示的跟蹤位線電壓控制電路的優選實施例。圖12圖示了圖9A和圖9B所示的跟蹤字線電壓控制電路的優選實施例。圖13示出了被簡化以用于圖示所調整的源極電勢的使用的存儲器單元的NAND陣 列的一部分。圖14圖示了補償位線偏壓的應用。圖15A-圖15C圖示了用于與源極線中的電流或調整器到地的路徑中的電阻無關 地設置源極線電勢的調整器的使用。圖16圖示了用于設置源極線電勢的箝位電路的使用。
具體實施例方式圖6A示意性圖示了提供實現本發明的背景的、具有一堆(bank)讀/寫電路的致 密存儲器器件。該存儲器器件包括存儲器單元300的二維陣列、控制電路310和讀/寫電 路370。由字線經由行解碼器330和由位線經由列解碼器360可對存儲器陣列300尋址。 讀/寫電路370被實現為一堆感測模塊480，并允許并行地讀或編程存儲器單元的塊(也稱 為“頁”)。在優選實施例中，一頁由連續行的存儲器單元構成。在另一實施例中，在一行存 儲器單元被劃分成多個塊或頁的情況下，提供塊多路復用器350以將讀/寫電路370多路 復用到各個塊。控制電路310與讀/寫電路370合作以對存儲器陣列300進行存儲器操作。控制 電路310包括狀態機312、芯片上地址解碼器314和功率控制模塊316。狀態機312提供存儲器操作的芯片級控制。芯片上地址解碼器314提供在由主機或存儲器控制器所用的與由 解碼器330和370使用的硬件地址之間的地址接口。功率控制模塊316控制在存儲器操作 期間被供應給字線和位線的功率和電壓。圖6B圖示了圖6A所示的致密存儲器器件的優選布置。以對稱的方式在陣列300 的相對側上實現各種外圍電路對存儲器陣列300的存取，以便在每側上的存取線和電路減 少一半。因此，行解碼器被分割成行解碼器330A和330B，且列解碼器被分割為列解碼器 360A和360B。在其中一行存儲器單元被劃分為多個塊的實施例中，塊多路復用器350被分 割為塊多路復用器350A和350B。類似地，讀/寫電路被分割為連接到來自陣列300的底部 的位線的讀/寫電路370A和連接到來自陣列300的頂部的位線的讀/寫電路370B。以此 方式，讀/寫模塊的密度、以及因此的一堆讀/寫模塊480的密度實質上降低了一半。并行工作的整個堆的p個感測模塊480允許并行讀取或編程沿著一行的p個單元 的塊(或頁)。一個示例的存儲器陣列可以具有P = 512個字節(512X8位)。在優選實 施例中，該塊是整行單元的的一連串(rim)。在另一實施例中，該塊是該行中的單元的子集。 例如，單元的子集可以是整行的一半或整行的四分之一。單元的子集可以是相鄰單元的一 連串或每隔一個單元一個，或每隔預定數量的單元一個。每個感測模塊包括用于感測存儲 器單元的導電電流的感測放大器。在美國專利公開NO.2004-0109357-A1中公開了優選的 感測放大器，將其全部內容通過引用合并于此。源極線誤差管理感測存儲器單元的一個潛在問題是源極線偏壓。當并行感測大量存儲器單元時， 其組合電流可以導致在具有有限電阻的地環路中顯著的電壓降。這導致引起采用閾值電壓 感測的感測操作中的誤差的源極線偏壓。而且，如果單元工作接近線性區，則導電電流對曾 在該區域中的源極-漏極電壓很敏感，并且當漏極電壓被該偏壓偏移時，源極線偏壓將引 起感測操作中的誤差。圖7A圖示了其中位線電壓控制、字線電壓控制和源極電壓控制都從IC存儲器芯 片的相同的地參考的傳統布置。讀/寫電路370同時關于一頁存儲器單元操作。讀/寫電 路中的每個感測模塊480經由諸如位線36的位線耦接到相應單元。例如，感測模塊480感 測存儲器單元10的導電電流h (源極-漏極電流)。該導電電流從感測模塊經過位線36流 到存儲器單元10的漏極中，并且在經過源極線34和合并(consolidated)源極線40之前 從源極14流出，然后經由源極控制電路400到芯片的地401。源極線34通常接合(join) 沿著存儲器陣列的一行的頁中的所有存儲器單元的源極。在集成電路芯片中，存儲器陣列 中的各個行的源極線34全部聯在一起作為與源極控制電路400相連的合并源極線40的多 個分支。源極控制電路400具有被控制為將合并源極線40拉到芯片的地401的下拉晶體 管402，芯片的地401最終連接到存儲器芯片的外部地墊(ground pad)(例如Vss墊)。即 使當將金屬帶(metal strapping)用于降低源極線的電阻時，在存儲器單元的源極電極和 地墊之間仍然存在非零電阻R。通常，平均地環路電阻R可以高達50歐姆。對于被并行感測的整頁存儲器，流經合并源極線40的總電流是所有導電電流的 和，即iTOT = ii+i2+. . .，+ip。通常每個存儲器單元具有取決于被編程到其電荷存儲元件中 的電荷量的導電電流。對于存儲器單元的給定控制柵極電壓，更小的被編程電荷將得到相 對更高的導電電流(見圖4)。當在存儲器單元的源極電極和地墊之間的路徑中存在有限電阻時，電阻兩端的電壓降由Vdrap iTOTR給出。例如，如果4256個位線同時放電，每個具有1 P A的電流，則源極線電壓降將等于 4000條線XliiA/線X50歐姆 0.2伏特。這意味著代替處于地電勢，有效源極現在處于 0.2V。由于位線電壓和字線電壓是參考同一芯片的地401的，因此該0.2伏特的源極線偏 壓將使得有效漏極電壓和控制柵極電壓兩者降低0. 2V。圖7B圖示了由源極線電壓降引起的存儲器單元的閾值電壓電平的誤差。被提供 給存儲器單元10的控制柵極30的閾值電壓VT是相對于芯片的地401的。但是，存儲器單 元看到的有效VT是其控制柵極30和源極14之間的電壓差。在所提供的VT和有效VT之間 存在近似Vd_或AV的差(忽略從源極14到源極線的電壓降的較小貢獻)。當感測存儲 器單元的閾值電壓時，該AV或源極線偏壓將貢獻例如0.2伏特的感測誤差。不能容易地 移除該偏壓，因為其是取決于數據的，即取決于頁的存儲器單元的存儲器狀態。圖7B還圖示了由源極線電壓降引起的存儲器單元的漏極電壓電平的誤差。施加 到存儲器單元10的漏極16的漏極電壓是相對于芯片的地401的。但是，存儲器單元看到 的有效漏極電壓VDS是其漏極16和源極14之間的電壓差。在所提供的VDS和有效VDS之間 存在近似AV的差。當在對VDS敏感的工作區中感測存儲器單元時，該A V或源極線偏壓將 貢獻感測誤差。如上所述，不能容易地移除該偏壓，因為其是取決于數據的，即取決于頁的 存儲器單元的存儲器狀態圖8圖示了對于4狀態存儲器的一頁存儲器單元的示例總體分布中源極偏壓誤差 的影響。在彼此明顯分離的導電電流ISD的范圍內編程每簇(cluster)存儲器狀態。例如， 分界點(breakpoint) 381是分別表示“1”和“2”的存儲器狀態的兩簇之間的界定電流值。 對于“2”存儲器狀態的必需條件是其具有小于分界點381的導電電流。如果沒有源極線偏 壓，則相對于所供應的閾值電壓VT的總體分布將由實線曲線給出。但是，由于源極線偏壓 誤差，每個存儲器單元在其控制柵極處的有效閾值電壓從相對于地的所供應的電壓降低了 源極線偏壓AV。類似地，有效漏極電壓也從所供應的電壓降低了源極線偏壓。源極線偏壓導致分布(虛線)朝向較高的所供應的VT移動以補償有效電壓的不 足。對于更高的(更低的電流)存儲器狀態該移動將更大。如果分界點381被設計用于沒 有源極線誤差的情況，則源極線誤差的存在將使得“ 1”狀態的某個末端具有出現在不導電 的區域中的導電電流，這意味著高于分界點381。這將導致一些“1”狀態(更導電)被錯誤 地界定為“2”狀態(更不導電)。源極線偏壓的漏極補償根據本發明的一個方面，當并行感測一頁存儲器單元并且其源極耦接到一起以在 集體訪問節點處接收單元源極信號時，被提供給位線的工作電壓具有與集體訪問節點相同 的參考點而不是芯片的地。以此方式，將對于所提供的位線電壓中跟蹤并補償集體訪問節 點和芯片的地之間的任何源極偏壓差。通常，從每個存儲器單元到芯片的地的源極路徑在一范圍上變化，因為每個存儲 器單元將具有到芯片的地的不同網絡路徑。而且每個存儲器單元的導電電流取決于被編程 到其中的數據。即使在一頁的存儲器單元中，源極偏壓也將存在某些變化。但是，當將參考 點取為盡可能地靠近存儲器單元的源極時，至少可以最小化誤差。圖9A圖示了根據本發明的一個優選實施例的、其中通過使得參考點在其中單元
14源極信號訪問(access)源極線的節點處而針對源極偏壓補償位線電壓控制和/或字線電 壓控制的布置。與圖7A類似，讀/寫電路370同時關于一頁存儲器單元工作。讀/寫電路 中的每個感測模塊480經由諸如位線36的位線耦接到相應的單元。頁源極線34耦接到沿 著存儲器陣列的一行的該頁的每個存儲器單元的元件。多個行使得其頁源極線耦接在一起 并經由集體訪問節點35耦接到源極控制電路400。源極控制電路400具有被控制為將集體 訪問節點35及由此將頁源極線34經過由具有電阻Rs的合并源極線形成的地路徑拉到芯 片的地401的下拉晶體管402。地401最終連接到存儲器芯片的外部地墊(例如Vss墊)。 因此，源極控制電路400控制集體訪問節點35處的單元源極信號。由于有限電阻的地路徑， 因此單元源極信號不在0V而是具有的源極偏壓。實現具體體現為跟蹤位線電壓箝位700的位線電壓控制以補償依賴于數據的源 極偏壓。這通過在與集體訪問節點35處的單元源極信號相同的點參考的輸出703中產生 輸出電壓而替代外部地墊而實現。以此方式，至少消除了由于合并源極線的電阻Rs引 起的源極偏壓。根據本發明的另一方面，當并行感測一頁存儲器單元并且其源極被耦接到相同的 頁源極線時，關于頁源極線的訪問節點而不是芯片的地參考被提供給位線的工作電壓。以 此方式，將對于提供的位線電壓中根據并補償從頁訪問節點到芯片的地的任何源極偏壓差。圖9B圖示了根據本發明的另一優選實施例的通過關于頁源極線參考而針對源極 偏壓對位線電壓控制和字線電壓控制進行補償。除了現在將位線電壓控制700和字線電壓控制800的參考點實質上取在所選的頁 源極線之外，該布置與圖9A的布置類似。使用頁源極線多路復用器780以選擇性地將所選 頁源極線耦接到頁訪問節點37，該頁訪問節點37用作參考點。實現具體體現為跟蹤位線電壓箝位700的位線電壓控制以補償依賴于數據的源 極偏壓。這通過在關于頁源極線34的訪問節點38處的電壓參考的輸出703中產生輸出電 壓v.而代替外部地墊而實現。以此方式，更好地校正了由于在訪問節點37處的參考點的 位置引起的源極偏壓，該訪問節點37對于頁是特定的。圖10是與跟蹤位線電壓控制電路結合工作以提供對源極偏壓補償的位線電壓 的、圖9A和圖9B所示的優選感測模塊的示意圖。在所示的例子中，感測模塊480經由耦 接的位線36感測NAND鏈50中的存儲器單元的導電電流。其具有可以被選擇性地耦接到 位線、感測放大器600或讀出總線499的感測模塊481。最初，當被信號BLS使能時，隔離 (isolation)晶體管482將位線36連接到感測模塊481。感測放大器600感測感測節點 481。感測放大器包括預充電/鉗位電路640、單元電流鑒別器650和鎖存器660。感測模塊480使得NAND鏈中的所選存儲器單元的導電電流被感測。該導電電流 是被編程到存儲器單元中的電荷和當在存儲器單元的源極和漏極之間存在標定電壓差時 施加的VT(i)的函數。在感測之前，必須經由適當的字線和位線設置到所選的存儲器單元 的柵極的電壓。對于所考慮的給定存儲器狀態，預充電操作以將未選擇的字線充電到電壓VMad而 開始，其后將所選字線充電到預定閾值電壓VT(i)。然后，預充電電路640使位線電壓到適于感測的預定漏極電壓。這將誘使源極_漏極導電電流在NAND鏈50中的所選存儲器單元中流動，從NAND鏈的溝道經由耦接的位線36 檢測該源極-漏極導電電流。當VT(i)電壓穩定時，可以經由耦接的位線36感測所選存儲器單元的導電電流或 被編程的閾值電壓。然后感測放大器600耦接到感測節點以感測存儲器單元中的導電電 流。單元電流鑒別器650用作電流水平的鑒別器或比較器。其有效地確定導電電流高于還 是低于給定的鑒別電流值Io(j)。如果是高于，則鎖存器660被設置到信號INV = 1的預定 狀態。響應于鎖存器660將信號INV設置為高，下拉電路486被激活。這將感測模塊481 及由此將所連接的位線36下拉到地電壓。無論控制柵極電壓如何，這都將禁止存儲器單元 10中的導電電流流動，因為在其源極和漏極之間將不存在電壓差。如圖9A和圖9B所示，將存在正由相應數量的感測模塊480操作的一頁存儲器單 元。頁控制器498向每個感測模塊提供控制和定時信號。頁控制器498對于每個感測模 塊480經過預定操作序列而循環，并且還在操作期間提供預定鑒別電流值^ (j)。如本領域 公知的，鑒別電流值還可以被實現為鑒別閾值電壓或用于感測的時間段。在最后一通路之 后，頁控制器498利用信號NC0使能傳輸門(transfer gate) 488以將感測模塊481的狀態 作為感測的數據讀到讀出總線480。總的來說，一頁的感測數據將被從所有的多通路模塊 480中讀出。在Cernea等人在2004年12月16日提交的題為“ IMPROVEDMEMORY SENSING CIRCUIT AND METHOD FOR LOW V0LTAGE0PERATI0N(用于低電壓操作的改進的存儲器感測電 路及方法)”的美國專利申請No. 11/015，199中已經公開了類似的感測模塊。該美國專利 申請No. 11/015，199的全部內容被通過引用合并于此。感測模塊480并入了恒定電壓源，并且在感測期間將位線維持在恒定電壓以避免 位線到位線耦合。這優選地通過位線電壓箝位610來實現。位線電壓箝位610就像具有與 位線36串聯的晶體管612的二極管箝位那樣工作。其柵極被偏壓到在其閾值電壓VTN以上 的、等于期望的位線電壓I的恒定電壓V以此方式，其將位線與感測模塊481隔離，并 對于位線設置恒定的電壓電平，比如期望的I = 0. 4到0. 7伏特。通常，位線電壓電平被 設置為使得其足夠低以避免長的預充電時間、但仍要足夠高以避免諸如工作在其中VDe大 于0. 2伏特的飽和區中之類的地噪聲和其他因素的電平。因此，當工作在低的I時，尤其是接近線性區的時，準確給出是很重要的， 這是因為小的變化會導致導電電流的顯著改變。這意味著必須準確地設置= VBL+VTN以 最小化源極線偏壓。圖11圖示了圖9A和圖9B所示的跟蹤位線電壓控制電路的優選實施例。該跟蹤 位線電壓控制電路700主要在輸出線703上提供輸出電壓VB『該輸出電壓實質上由在可 調電阻R兩端的參考電流IKEF產生。采用共發共基放大器(cascode)電流鏡電路730來維 持IKEF在的范圍上恒定。共發共基放大器電流鏡電路730具有兩個支路，第一支路由 串聯連接為二極管的兩個n晶體管732、734形成，第二鏡像支路由串聯連接的另外兩個n 晶體管736、738形成。晶體管732和736的柵極互連，并且晶體管734和738的柵極互連。 IEEF源連接到晶體管732的漏極以便IKEF流下第一支路，并且還在第二支路中鏡像。VHKH源 連接到晶體管736的漏極。晶體管734和738的源極互連以形成基軌(base rail)701o從串聯連接的晶體管736和738之間的分接頭取得輸出電壓。如果基軌701的電
16壓被設置在VI，則V- = V1+VTN。這是因為晶體管734的漏極上的電壓是VI加上n晶體管 的閾值電壓，并且還在第二支路中鏡像相同的IKEF，導致在晶體管738的漏極上出現相同的 電壓。由于電流21■加上節點721處的基電壓，基軌701處的電壓VI由電阻R 720兩 端的電壓降設置。節點721處的基電壓可由基電壓選擇器740選擇。當在晶體管742的柵 極上施加(assert)控制信號ConSL時，基電壓選擇器740選擇性地將節點721經由晶體管 742連接到集體訪問節點35 (見圖9A)或頁源極線的頁訪問節點37 (見圖9B)。代替地，當 在晶體管744的柵極上施加控制信號ConGND時，選擇器電路720選擇性地將節點721經由 晶體管744連接到地。因此，將看到，當施加信號ConSL時，VI = A V1+2IKEFR，并且跟蹤位 線電壓控制電路的輸出AA+2I-R+V 。在控制位線電壓箝位610 (見圖10)的情況 下，選擇n晶體管734以具有與形成位線電壓箝位610的晶體管相同的VTN。然后調整電阻 R使得通過2IKEFR設置期望的位線電壓V『通過關于集體訪問節點35或頁訪問節點37參 考，將在VBLC中自動補償在地電勢以上的源極偏壓A義的主要部分。源極線偏壓的控制柵極補償根據本發明的另一方面，當并行感測一頁存儲器單元并且其源極耦接在一起以在 集體訪問節點處接收單元源極信號時，被提供給字線的工作電壓具有與集體訪問節點相同 的參考點而不是芯片的地。以此方式，將對于所提供的字線電壓中跟蹤并補償集體訪問節 點和芯片的地之間的任何源極偏壓差。如圖9A所示，實現具體體現為跟蹤字線電壓箝位800的字線電壓控制以補償依賴 于數據的源極偏壓。這通過在與集體節點35處的單元源極信號相同的點參考的輸出803 中產生輸出電壓Vi而代替外部地墊來實現。以此方式，至少可以消除由于合并源極線的電 阻(見圖7A)引起的源極偏壓。根據本發明的另一方面，當并行感測一頁存儲器單元并且其源極耦接到相同的頁 源極線時，關于頁源極線的訪問節點而不是芯片的地參考被提供給字線的工作電壓。以此 方式，將對于所提供的字線電壓中跟蹤并補償從頁訪問節點到芯片的地的任意源極偏壓差。如圖9B所示，實現具體體現為跟蹤字線電壓箝位800的字線電壓控制以補償依賴 于數據的源極偏壓。這通過在與到所選頁源極線的訪問節點38相同的點參考的輸出803 中產生輸出電壓Vi而代替外部地墊而實現。以此方式，更好地校正了由于在訪問節點38 處的參考點的位置引起的源極偏壓，該訪問節點38對于頁是特定的。圖12圖示了圖9A和圖9B所示的跟蹤字線電壓控制電路的優選實施例。跟蹤字 線電壓控制電路800實質上關于參考電壓使用電勢劃分器以獲得在輸出803上的期望的輸 出電壓I。由VREF電路820提供參考電壓VKEF。由調整的輸出驅動器830驅動VKEF。被驅 動的VKEF的輸出電平由DAC控制的電勢劃分器840控制以在輸出803處產生編程的\L。調整的輸出驅動器830包括驅動來自比較器834的輸出的p晶體管832。p晶體 管832的漏極連接到電壓源VHKH，且其柵極由比較器834的輸出控制。比較器834在其“-” 端處接收VREF并將其與從p晶體管的源極反饋的信號相比較。而且，比較器836被用于將 比較器的輸出與“+ “端AC耦接。如果在p晶體管832的源極處的電壓小于VKEF，則比較器 的輸出為低，導通P晶體管，這導致源極處的電壓升高到VKEF的電平。另一方面，如果超過VKEF，則比較器輸出將截止p晶體管832以影響調整，使得驅動的、調整的VKEF在電勢劃分器 840的兩端出現。電勢劃分器840由一系列電阻器形成，任意兩個電阻器之間的每個分接頭 是通過由諸如DAC1之類的信號導通的諸如晶體管844的晶體管可切換到輸出803的。以此 方式，通過選擇性地將輸出803連接到電勢劃分器中的分接頭，可以獲得期望部分的VKEF ； 即(n*r/rTQT) *VKEF，其中n是所選的rDAC設置的數量。關于節點821參考VKEF及由此參考Vp節點821處的基電壓可由基電壓選擇器 850選擇。當在晶體管742的柵極施加控制信號ConSL時，基電壓選擇器740將節點721經 由晶體管742選擇性地連接到集體訪問節點35 (見圖9A)或頁源極線的頁訪問節點37 (見 圖9B)。可替換地，當在晶體管854的柵極施加控制信號ConGND時，選擇器電路850選擇 性地將節點821經由晶體管854連接到地401。因此，將看到，當施加了信號ConSL時，AV: 將出現在節點821，其將變成VREF電路820和電壓劃分器840的基電壓。因此跟蹤字線電 壓控制電路800的輸出將具有Vi = (n*r/rTOT)*VKEF+A力。通過關于集體訪問節點35或頁 訪問節點37進行參考，在Vi中自動補償在地電勢以上的源極偏壓的主要部分。可替換地，可以采用跟蹤電壓控制電路800來跟蹤在控制位線電壓箝位610 (見圖 10)時使用的V-的源極偏壓。實質上，設置輸出電壓以提供VJV^+AL。調整的源極電勢本部分是引入了調整源極電勢的元件的一組替換實施例。第一組實施例依靠使用 感測源極電勢并將其調整為恒定在某個電壓、比如說0. 5V或1. 0V的反饋電路。一組替換實 施例使用非線性電阻元件(例如二極管)以將源極線置于地以上的電平。應當注意，本部分 的實施例是對先前部分中出現的實施例的補充(并且在美國專利7，173，854和7，170，784 中進一步研究)，它們可以單獨使用或組合使用。圖13包括先前的圖中的許多元件，但是通過未明確示出一些電路元件而簡化以 用于本討論。示出幾個代表性的NAND串50通過漏極端56與其相應的位線36連接。應當 注意，盡管示出了給出的NAND串或者更普遍地給出的存儲器單元直接連接到源極線940， 但是通常將存在一些居間元件(NAND串中的其他存儲器單元、選擇柵極、各種開關或多路 復用器等)，其中所選頁的存儲器單元的源極通過這些居間元件連接到頁的源極線(圖7A 中的34)，并從那進入合成源極線940中。對于此討論，由圓圈480示意性表示各個位線偏 壓和感測放大器電路，其之一被表示為所選的(Sel.)。合并源極線940接受將被稱為“結構 塊”并且對應于圖7A和圖9A的元件40的所有單元的電流。沿此源極線940的電流Ics將 經過源極隔離開關402到芯片的地(先前圖中的401)。在此，如以上關于圖7B討論的，使得 源極線變得升高了 AV的各個電阻被結合(lump)在一起作為Res901，使得AV = IcsXRcso在前面的部分中，主要在頁的方面討論了位線或字線電壓對源極電壓的參考，因 為是該位線或字線電壓是對于正被用來感測需要補償的給定頁的位線或字線電路。在本部 分的實施例中，不參考位線、字線或兩者到可變AV，而是引入電路元件以在感測操作期間 將源極線保持到參考值。從而，與源極線940相關的是所有元件中的、對經過源極隔離開關 的電流做貢獻的、并且對應于圖7A和圖9A的元件40的結構塊。類似地，應該將節點910分 別與圖9A和圖9B中的節點35和37相比較。在NAND架構中，可以將物理塊取為跨度是字 線寬度的NAND串的集合，使得結構塊是字線那樣寬和NAND串那樣長，如圖3所示。在NOR 或其他布置中，將是通過公共源極線排流(drain)的相應結構。應當注意，與作為在閃存中更常用的“塊”的“擦除塊”或擦除單位不同地定義在此使用的結構塊。可以并通常是這兩 種結構一致的情況，但是在更一般的情況下不需如此。返回到圖13，本部分的實施例通過將電勢調整為恒定值來應對在集體節點910 處電勢升高了變化量的問題。例如，因為在通常的電流設計中，結構塊的源極線上的反彈 (bounce)可以高達比如說0. 3V，通過將節點910保持在0. 5V到1. 0V的范圍內，將存在足 夠的余度(headroom)使得該反彈將不會影響源極電壓。第一組實施例使用反饋電路來調 整節點910處的電勢來實現這點。第二組實施例將非線性電阻元件用于節點910處的電 勢。盡管這些技術將源極線基本恒定地保持在參考值，但是如果希望，可以通過先前部分中 的技術來補償在感測操作期間節點910處的任何剩余變化。此外，還可以組合其他補充的技術，比如采用有源(active)電路元件以調整源極 線940與字線、位線、襯底或這些的組合之間的電壓差。在圖14中示出沿著線701使用有 源電路元件799以補償位線偏壓的這種方法。盡管在該簡化圖中未示出細節，但是元件 799還將適當的位線電壓，并包括反饋環路。在與本申請同時提交的、提供了關于適當的電 路的更多細節的 Feng Pan、Trung Pham 禾口 Byungki Woo 的題為"Read，Verify Word Line Reference Voltageto Track Source Level (讀、驗證字線參考電壓以跟蹤源極電平)”的 美國專利申請中研究了用于補償字線電壓的這種布置。圖15A給出采用通過使用有源電路調整節點910處的源極線940與芯片的地之間 的電勢降的第一實施例。晶體管923連接在節點910和芯片的地之間，其控制柵極由運算 放大器(op amp)921驅動。運算放大器921的-輸入連接到參考電壓，+輸入連接到節點 910的電平作為反饋環路。此電路的實際作用(net effect)是將源極線940處的電壓調整 為固定在參考值而與線路上的電流或者經過源極絕緣開關402的路徑上的電阻降無關，使 得可以準確確定相關偏壓。如本領域技術人員將理解的，可以通過標準設計實現運算放大 器921，并且該電路可以包括如穩定性和其他操作考慮所需的通常并入的另外的元件。因為添加了被添加到圖15A的電路元件以在感測操作(讀、驗證)期間調整源極 電勢，因此通常將包括開關和控制電路(未示出)以在感測操作期間耦接這些元件。另外， 盡管示出了用于調整單個結構塊的實現方式，但是在替換版本中，當平面中存在多個結構 塊時，單個這樣的電路可以用于整個平面。類似地，單個這樣的電路還可以用于多個平面。 在此情況下，被反饋環路調整到參考值的節點將在開關402的另一側，因為該開關專用于 單個塊。相反，不是在集體源極節點910處一起調整整個結構塊，而是如果想要更精細的調 整，則還可以調整各個頁(即調整圖7A中的每個源極線34而不是合成線40)；但是，這樣 的代價將是增加的電路和復雜性。這些建議還可應用于圖15B、圖15C和圖16的實施例。可選地，源極隔離開關402還可以通過將開關402的柵極連接到沿著線路923的 反饋環路而用作下拉電路的一部分。這可以導致面積的節省，因為然后對于923使用更小 的晶體管是可能的。如果適當地選擇了開關402，在某些情況下可能不用923而實現；但是， 因為開關402具有另外的功能并因而能夠對于此調整功能而最優化，因此期望在大多數情 況下將使用晶體管923以提供或加強調整處理。選擇用于施加到運算放大器921的參考電壓的值可以被取為地、這在某些應用中 可以是優選的；但是，因為將電壓調整到給定電平通常使用在期望電平的任一側上的電壓 范圍，因此調整到0V通常需要負電壓的可用性，一般不希望的復雜。在大多數情況下，使用在否則會發生的源極電勢的最高預期反彈之上一點的參考值將更實用。例如，如果預期AV 的最高值將是0. 3V的量級，則參考電壓可以被取為0. 5V或1. 0V。然后可以調整在讀取和 驗證電平期間的偏壓電平以反映此升高的、但是基本恒定的源極偏壓。圖15A的布置僅向下調整。如果電路中的上拉量不充分，可以使用諸如圖15B中 的實施例。在圖15B中，添加了未補償的電流源Ibias 930用于保證最小偏壓以改善穩定 性而保持源極電勢不要下降太慢，盡管成本是增加的電流使用。在圖15C的實施例中，將電流源放到反饋環路中。更具體地，電流源930被實現為 控制柵極電壓由沿著路徑931的運算放大器921的輸出設置的PM0S晶體管。使用被調整 的上拉元件允許更準確地補償上拉或下拉的量。如電路設計中熟知的，在給定的應用中哪 個將是優選的、在圖15A-圖15C的實施例之間的選擇將是平衡穩定性、復雜性、功耗、布局 面積等的設計選擇。在圖16中示出了用于將源極電勢維持在升高的恒定電平的替換實施例。在此實 施例中，用諸如二極管950的非線性電阻元件代替圖15A-圖15C的有源元件，這可以由二 極管連接的晶體管或者其他類似布置實現。這種箝位的使用具有相比于圖15A-圖15C需 要更少的布局面積的優點。除了需要適當地選擇二極管950之外，在此所示的基本布置缺 少像基于有源電路的實現方式那樣準確地控制溫度和電壓變化的能力。盡管已經關于某些實施例描述了本發明的各個方面，但是可理解本發明有權在所 附權利要求的全部范圍內進行保護。
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權利要求
一種具有要被并行感測的存儲器單元的各個頁的非易失性存儲器器件，在該非易失性存儲器器件中；每個存儲器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏極和源極的導電電流的控制柵極，所述存儲器器件包括頁源極線，可連接到一頁中的每個存儲器單元的源極；集體節點，耦接到結構塊的各個頁源極線；源極隔離開關，經由所述集體節點耦接到所選頁的頁源極線，用于存儲器操作；以及源極電勢調整電路，包括具有連接到第一參考電壓的第一輸入并具有被連接為可連接到所述集體節點的反饋環路的第二輸入的有源電路元件。
2.根據權利要求1的存儲器器件，其中所述第二輸入經過由所述有源電路元件的輸出 控制的晶體管連接到地參考。
3.根據權利要求1的存儲器器件，其中所述源極隔離開關包括晶體管，所述集體節點 通過該晶體管連接到地參考，該晶體管由反饋環路控制。
4.根據權利要求1的存儲器器件，還包括控制電路，由此在感測操作期間反饋環路連 接到所述集體節點。
5.根據權利要求1的存儲器器件，還包括相關聯的位線，可連接到所述所選頁的每個存儲器單元的漏極； 位線電壓源，用于向所述所選頁的每個存儲器單元的相關聯的位線提供預定位線電 壓，以用于感測操作；字線，可連接到所述所選頁的每個存儲器單元的控制柵極；以及 字線電壓源電路，用于為所述所選頁的每個存儲器單元的字線提供預定字線電壓，以 用于所述感測操作，其中所述第一參考電壓與感測操作期間的字線和位線電壓無關。
6.根據權利要求1的存儲器器件，還包括 可連接到所述集體節點的上拉元件。
7.根據權利要求6的存儲器器件，其中由所述有源電路元件調整所述上拉元件。
8.根據權利要求1的存儲器器件，其中所述第一參考電壓在從0.5V到1. OV的范圍。
9.根據權利要求1的存儲器器件，其中所述第一參考電壓是地參考。
10.根據權利要求1的存儲器器件，其中所述存儲器器件具有多個平面，并且其中所述 源極電勢調整電路是用于所述平面的第一平面，所述平面的其他平面具有不同的源極電勢 調整電路。
11.根據權利要求1的存儲器器件，其中根據NAND型架構組織所述存儲器單元。
12.在具有要被并行感測的存儲器單元的各個頁的非易失性存儲器器件中，每個存儲 器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏極和源極的導電電流的控制 柵極，一種感測一頁存儲器單元的方法包括提供頁源極線；將所述頁的每個存儲器單元的源極耦接到所述頁源極線；將頁源極線耦接到結構塊集體節點，用于連接到源極電壓控制電路以用于感測操作； 將所述集體節點耦接到源極電勢調整電路的反饋環路，該源極電勢調整電路包括具有 第一輸入并具有連接到所述反饋環路的第二輸入的有源電路元件；以及向所述第一輸入施加第一參考電壓。
13.根據權利要求12的方法，其中所述第二輸入通過晶體管連接到地參考，所述方法 還包括通過有源電路元件的輸出控制所述晶體管。
14.根據權利要求12的方法，其中源極隔離開關包括晶體管，所述集體節點經過該晶 體管連接到地參考，所述方法還包括通過所述反饋環路控制所述晶體管。
15.根據權利要求12的方法，還包括將所述反饋環路連接到所述集體節點。
16.根據權利要求12的方法，所述存儲器器件還具有耦接到所述頁的每個存儲器單元 的漏極的相關聯的位線和耦接到所述頁的每個存儲器單元的控制柵極的字線，所述方法還 包括向所述頁的每個存儲器單元的相關聯的位線提供預定位線電壓以用于感測操作；以及為所述頁的每個存儲器單元的字線提供預定字線電壓以用于所述感測操作，其中所述第一參考電壓與所述感測操作期間的字線和位線電壓無關。
17.根據權利要求12的方法，還包括連接可與所述集體節點連接的上拉元件。
18.根據權利要求17的方法，還包括通過所述有源電路元件調整所述上拉元件。
19.一種具有要被并行感測的存儲器單元的各個頁的非易失性存儲器器件，在該非易 失性存儲器器件中，每個存儲器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏 極和源極的導電電流的控制柵極，所述存儲器器件包括頁源極線，可連接到一頁中的每個存儲器單元的源極；集體節點，耦接到結構塊的各個頁源極線；源極隔離開關，經由所述集體節點耦接到所選頁的頁源極線，以用于存儲器操作；以及非線性電阻元件，可連接在所述集體節點和地參考之間。
20.根據權利要求19的存儲器器件，其中所述非線性電阻元件是二極管。
21.根據權利要求19的存儲器器件，還包括控制電路，由此所述非線性電阻元件在感 測操作期間連接到所述集體節點。
22.在具有要被并行感測的存儲器單元的各個頁的非易失性存儲器器件中，每個存儲 器單元具有源極、漏極、電荷存儲單元和用于控制沿著所述漏極和源極的導電電流的控制 柵極，一種感測一頁存儲器單元的方法，包括提供頁源極線；將所述頁的每個存儲器單元的源極耦接到所述頁源極線；將所述頁源極線耦接到結構塊集體節點，用于連接到源極電壓控制電路以用于感測操 作；以及通過可連接的非線性電阻元件將所述集體節點耦接到地參考。
23.根據權利要求22的方法，其中所述非線性電阻元件是二極管。
24.根據權利要求22的方法，還包括將所述非線性電阻元件連接到所述集體節點。
全文摘要
給出了用于應對作為由非易失性存儲器的讀/寫電路的地環路中的非零電阻引入的誤差的可能的源極線偏壓的技術。該誤差由當電流流動時在到芯片的地的源極路徑的電阻兩端的電壓降引起。為此目的，存儲器器件包括源極電勢調整電路，該源極電勢調整電路包括具有連接到參考電壓的第一輸入并具有被連接為反饋環路的第二輸入的有源電路元件，該反饋環路可連接到集體節點，結構塊的存儲器單元使得其電流從該集體節點流到地。變型包括可連接在集體節點和地之間的非線性電阻元件。
文檔編號G11C16/30GK101903955SQ200880122165
公開日2010年12月1日 申請日期2008年12月12日 優先權日2007年12月20日
發明者尼馬·莫克萊西, 達納·李, 迪帕克·C·塞卡 申請人:桑迪士克公司