電阻變化型存儲裝置的制作方法

專利名稱：：電阻變化型存儲裝置的制作方法
技術領域：
：本發明涉及電阻變化型存儲裝置。更詳細地說，涉及一種使用電阻狀態根據電信號的施加而變化的非易失性存儲元件的電阻變化型存儲裝置。
背景技術：
：近年來，隨著半導體微加工技術的進步，存儲裝置(存儲器)的高密度化、大容量化顯著發展。在非易失性存儲裝置的領域中，FLASH存儲器的技術進步顯著，成本也逐漸降低。特別是，FLASH存儲器的成本年年降低。在這樣的背景下，使用FLASH存儲器的系統能夠在從內置于家電產品等中的程序儲存器件到存儲音樂、圖像、動畫等數據的數據儲存器件的眾多領域中被利用。通過進一步削減成本，能夠期待非易失性存儲裝置在多個領域中的應用。現有的非易失性存儲裝置的成本降低是通過FLASH存儲器的制造技術的進步而實現的。但是，近年來，據說使用浮動柵的FLASH存儲器的微細化瀕臨極限。在這樣的狀況下，從實現進一步的單元面積的縮小和成本降低的觀點出發，新型的非易失性存儲裝置受到關注。作為新型的非易失性存儲裝置，具有代表性的是利用強電介質的FeRAM、利用磁的MRAM、利用相變化的PRAM、作為電阻變化型存儲裝置的ReRAM等。制造電阻變化型存儲裝置的存儲元件(電阻變化型元件)時，使用在電阻變化膜中具有二元類過渡金屬氧化物、鈣鈦礦型氧化物的電阻變化型材料。電阻變化型元件根據電阻變化膜的電阻(例如高電阻狀態和低電阻狀態)進行非易失性的存儲。用于使電阻變化膜的電阻狀態產生變化的偏壓條件根據電阻變化型材料的不同而各有不同。例如，已知通過切換施加在電阻變化膜的兩側的電脈沖的方向而進行二值變化的雙極型的電阻變化材料。另外，也已知利用同一極性的電脈沖的強度(電壓)、脈沖寬度(時間)的不同而進行二值變化的單極型的電阻變化材料。例如在專利文獻1中公開了使用單極型的電阻變化材料和單向二極管的電阻變化型存儲裝置。在專利文獻2中，表示了使用雙極型的電阻變化型元件的交叉點型的電阻變化型存儲裝置。在該電阻變化型存儲裝置中，在數據寫入時，對選擇位線施加Vpp，對選擇字線施加Vss(0V)，對非選擇字線和非選擇位線施加1/2Vpp。另外，在數據刪除時，對選擇字線施加Vpp，對選擇位線施加Vss(0V)，對非選擇字線和非選擇位線施加Vpp/2。專利文獻l:日本特開2001_127263號公報專利文獻2:日本特開2006—203098號公報
發明內容但是，上述現有的結構中，具有寫入動作和讀出動作的可靠性并不高問題。本發明是鑒于上述問題而提出的，其目的在于提供一種能夠提高寫入動作和讀出動作的可靠性的電阻變化型存儲裝置。本發明人為了解決上述問題而進行了銳意研究。結果發現如下情況。在專利文獻2中，公開了應用變阻器(varistor)作為電流抑制元件的交叉點型的電阻變化型存儲裝置。一般地，在交叉點型的電阻變化型存儲裝置中，作為電流抑制元件應用二極管。二極管具有電流相對于電壓以指數函數的方式增加的特性。即使被施加的電壓比閾值電壓Vth低，流過二極管的電流值也并非完全為零。在如專利文獻2所示的在非選擇的存儲器單元上施加Vpp/2的電位差的情況下，若采用SchottkyMIM型的二極管模式，則流過非選擇單元的電流為流過選擇單元的電流的百分之一到千分之一的程度。在大規模的存儲器陣列中，由于在一行或一列上配設有成百上千的存儲器單元，所以流過與選擇位線或選擇字線連接的非選擇單元的電流(漏電流)與流過選擇單元的電流值相比較，并非可以忽略。若漏電流不能夠忽略，則會產生各種問題。在寫入動作中，同時考慮到因流過非選擇單元的漏電流導致的電位下降，產生向選擇存儲器單元施加寫入電壓的必要。若電壓不充分，則存在寫入動作不能夠可靠地進行等的問題。另外，若使電壓過高，則存在導致對非選擇單元的干擾和電流消耗的增大的情況。在讀出動作中也存在問題。流過選擇位線、選擇字線的電流為流過選擇單元的電流與漏電流相加的值。由于漏電流，導致在高電阻狀態和低電阻狀態之間，讀出時被檢測出的電流的差相對減少，讀出動作的可靠性降低。Vpp根據用于使電阻變化型元件的電阻狀態變化所需要的電壓和由電流抑制元件的電阻值(電流容量)決定的電壓值的合計值決定。電流抑制元件的閾值電壓Vth主要由電流抑制元件的電流一電壓特性決定。但是，分別調整電阻變化型元件和電流抑制元件的特性來滿足寫入動作和讀出動作的電壓、電流的條件是很困難的。如果能夠積極地減小漏電流量，則電阻變化型存儲裝置的設計將飛躍性地變得容易。具體地說，將施加于非選擇位線的電壓控制為相比于專利文獻2的值(Vpp/2)更接近施加于選擇字線的電壓(Vpp)的值，并且將施加于非選擇字線的電壓控制為相比于專利文獻2的值(Vpp/2)更接近施加于選擇位線的電壓(Vss)的值。通過這樣的結構，能夠使施加在與選擇字線和選擇位線相連接的存儲器單元上的電壓變小，能夠減少漏電流。進一步，設電流抑制元件的閾值為VF，若控制為滿足(V1—V4)〈VF或(V3—V2)<VF，則能夠使漏電流量實質上為零。艮P，為了解決上述問題，本發明的電阻變化型存儲裝置，其包括存儲器陣列；在第一配線或第二配線上施加第一電壓的第一電壓源；在第一配線或第二配線上施加第二電壓的第二電壓源；在第一配線或第二配線上施加第三電壓的第三電壓源；和在第一配線或第二配線上施加第四電壓的第四電壓源，該存儲器陣列包括在第一平面內相互平行地形成的多個第一配線；在與上述第一平面平行的第二平面內相互平行并且與上述多個第一配線立體交叉地形成的多個第二配線；與上述多個第一配線和上述多個第二配線的立體交叉點的各個對應設置、并且具有電阻值根據施加在對應的第一配線與對應的第二配線之間的電信號可逆地變化的可變電阻層的非易失性存儲元件；和與各個上述立體交叉點對應設置、并且與上述可變電阻層串聯連接的電流抑制元件，其中，所述可變電阻層具有下述特性在處于高電阻狀態的情況下，在其兩端施加作為規定的電壓的低電阻化電壓時，從高電阻狀態向低電阻狀態變化；在處于低電阻狀態的情況下，在其兩端施加作為具有與低電阻化電壓不同的極性的規定的電壓的高電阻化電壓時，從低電阻狀態向高電阻狀態變化，所述電流抑制元件具有非線性且雙向的電流特性，即，如果在其兩端施加的電壓的絕對值超過閾值VF則電阻值急劇減少，并且，電流與該施加的電壓的極性相對應地雙向流動，在設第一第四電壓分別為V1V4，以V5=(Vl+V2)/2作為第五電壓時，滿足V2《V3<V5<V4《V1，并且滿足(V1—V4)<VF或(V3—V2)<VF，該電阻變化型存儲裝置還包括構成為相對于作為應該寫入數據或應該讀出數據的非易失性存儲元件的選擇非易失性存儲元件進行以下的A和B的動作的控制裝置，A:在與選擇非易失性存儲元件相對應的第一配線上連接第一電壓源，在與選擇非易失性存儲元件相對應的第二配線上連接第二電壓源，在與選擇非易失性存儲元件不對應的第一配線上連接第三電壓源，在與選擇非易失性存儲元件不對應的第二配線上連接第四電壓源；B:在與選擇非易失性存儲元件相對應的第二配線上連接第一電壓源，在與選擇非易失性存儲元件相對應的第一配線上連接第二電壓源，在與選擇非易失性存儲元件不對應的第二配線上連接第三電壓源，在與選擇非易失性存儲元件不對應的第一配線上連接第四電壓源。在上述的結構中，在電阻變化型存儲裝置中，能夠抑制從與選擇非易失性存儲元件連接的配線向未被選擇的非易失性存儲元件流動的電流，能夠提高寫入動作和讀出動作的可靠性。還可以構成為，在上述的電阻變化型存儲裝置中，進一步設置有根據上述控制裝置的控制輸出電脈沖的脈沖產生電路，上述控制裝置在上述脈沖產生電路輸出電脈沖的期間進行上述A或B的動作，在上述脈沖產生電路輸出電脈沖的期間進行上述A的動作的情況下，在上述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線上連接第三電壓源，在全部的第二配線上連接第四電壓源，在上述脈沖產生電路輸出電脈沖的期間進行上述B的動作的情況下，在上述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線上連接第四電壓源，在全部的第二配線上連接第三電壓源。在這樣的結構中，在電阻變化型存儲裝置中，能夠使用簡單的電路，提高寫入動作和讀出動作的可靠性。還可以構成為，在上述的電阻變化型存儲裝置中，進一步設置有:根據上述控制裝置的控制輸出電脈沖的脈沖產生電路；和施加上述第五電壓的第五電壓源，上述控制裝置在上述脈沖產生電路輸出電脈沖的期間進行上述A或B的動作，在上述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線和全部的第二配線上連接第五電壓源。在這樣的結構中，在電阻變化型存儲裝置中，能夠提高寫入動作和讀出動作的可靠性，并且能夠抑制電力消耗。還可以構成為，在上述的電阻變化型存儲裝置中，進一步設置有-.根據上述控制裝置的控制輸出電脈沖的脈沖產生電路；用于使第一配線擇一地與第三電壓源和第四電壓源連接的第一非選擇用開關元件；以及用于使第二配線擇一地與第三電壓源和第四電壓源連接的第二非選擇用開關元件，上述控制裝置在上述脈沖產生電路輸出電脈沖的期間進行上述A或B的動作，同時將與選擇非易失性存儲元件不對應的第一非選擇用開關元件和與選擇非易失性存儲元件不對應的第二非選擇用開關元件控制為高阻抗狀態，在上述脈沖產生電路輸出電脈沖的期間進行上述A的動作的情況下，在上述脈沖產生電路不輸出電脈沖的期間，控制第一非選擇用開關元件在全部的第一配線上連接第三電壓源，控制第二非選擇用開關元件在全部的第二配線上連接第四電壓源，在上述脈沖產生電路輸出電脈沖的期間進行上述B的動作的情況下，在上述脈沖產生電路不輸出電脈沖的期間，控制第一非選擇用開關元件在全部的第一配線上連接第四電壓源，控制第二非選擇用開關元件在全部的第二配線上連接第三電壓源。在這樣的結構中，在電阻變化型存儲裝置中，能夠提高寫入動作和讀出動作的可靠性，并且能夠抑制電力消耗。還可以構成為，在上述的電阻變化型存儲裝置中，VI與V2的電壓差的絕對值比用于使上述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使上述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均大，上述控制裝置在刪除模式中，對應該寫入數據的全部非易失性存儲元件進行上述A的動作和上述B的動作中的任一個。在這樣的結構中，因為在寫入數據時首先刪除數據，所以沒有在程序模式(programmode)中切換寫入電壓的必要。還可以構成為，在上述的電阻變化型存儲裝置中，V1與V2的電壓差的絕對值比用于使上述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使上述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均大，上述控制裝置在程序模式中，對應該寫入數據的全部非易失性存儲元件進行上述A的動作和上述B的動作中的任一個。在上述的結構中，能夠僅通過切換連接的電壓源而簡單地切換刪除模式和程序模式。還可以構成為，在上述的電阻變化型存儲裝置中，V1與V2的電壓差的絕對值比用于使上述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使上述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均小，上述控制裝置在讀出模式中，對應該讀出數據的全部非易失性存儲元件進行上述A的動作和上述B的動作中的任一個。在這樣的結構中，因為以使得非易失性存儲元件的電阻狀態不變化的方式調整VI和V2的電壓差，所以能夠不破壞已寫入的值地進行讀出。還可以構成為，在上述的電阻變化型存儲裝置中，第一電壓源、第二電壓源、第三電壓源和第四電壓源分別能夠擇一地輸出多個電壓。在這樣的結構中，能夠從各電壓源輸出多個電壓。例如，能夠通過切換寫入時的電壓和讀出時的電壓，可靠地進行寫入動作和讀出動作。還可以是，在上述的電阻變化型存儲裝置中，第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有多個電壓產生器。在這樣的結構中，能夠從各電壓源輸出多個電壓。例如，能夠通過切換寫入時的電壓和讀出時的電壓，可靠地進行寫入動作和讀出動作。在上述的電阻變化型存儲裝置中，第二電壓源可以是輸出0V的電壓源。在這樣的結構中，通過將接地點利用作一個電壓源，能夠使電路結構簡化。還可以構成為，在上述的電阻變化型存儲裝置中，上述控制裝置在備用模式中，將第一電壓V1、第二電壓V2、第三電壓V3和第四電壓V4控制為相等的值。在這樣的結構中，能夠削減備用模式中的電力消耗。在上述的電阻變化型存儲裝置中，可以是，V1和V2被設定為，使得施加在上述可變電阻層上的電壓的絕對值，在使上述可變電阻層從低電阻狀態向高電阻狀態變化時比在使上述可變電阻層從高電阻狀態向低電阻狀態變化時更大。另外，也可以是，V1禾BV2被設定為，使得(V1—V2)的絕對值，在使上述可變電阻層從低電阻狀態向高電阻狀態變化時比在使上述可變電阻層從高電阻狀態向低電阻狀態變化時更大。使上述可變電阻層電阻變化時施加的電壓的絕對值，必須是從低電阻狀態向高電阻狀態變化時比從高電阻狀態向低電阻狀態變化時大，因此，通過如上所述地設定V1、V2，能夠實現從低電阻狀態向高電阻狀態的可靠且充分的電阻變化，能夠進行穩定的寫入動作。還可以構成為，在上述的電阻變化型存儲裝置中，上述非易失性存儲元件具有可變電阻層，上述可變電阻層至少含有鉭氧化物，在將該鉭氧化物表示為TaOx時，滿足0.8《x《1.9。在這樣的結構中，因為鉭氧化物具有作為可變電阻材料的良好的特性，所以能夠進一步提高動作的可靠性。還可以是，在上述的電阻變化型存儲裝置中，上述電流抑制元件具有電流抑制層，上述電流抑制層由SiNx(0.2《x《0.7)構成。在這樣的結構中，能夠實現電流抑制元件的良好的導通/斷開(on/off)比，能夠進行穩定的寫入動作和讀出動作。在上述的電阻變化型存儲裝置中，上述存儲器陣列可以疊層有多個。在這樣的結構中，能夠實現超大容量的非易失性存儲器。還可以構成為，在上述的電阻變化型存儲裝置中，第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有對輸出電壓進行掩蔽(mask)調整的電壓調整電路。在這樣的結構中，能夠通過屏蔽調整容易地輸出多個電壓。在上述的電阻變化型存儲裝置中，第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有對輸出電壓進行熔絲(fbse)調整的電壓調整電路。在這樣的結構中，通過熔絲調整能夠容易地輸出多個電壓。另外，本發明的電阻變化型存儲裝置的控制方法是包括存儲器陣列的電阻變化型存儲裝置的控制方法，該存儲器陣列包括在第一平面內相互平行地形成的多個第一配線；在與上述第一平面平行的第二平面內相互平行并且與上述多個第一配線立體交叉地形成的多個第二配線；以及與上述多個第一配線和上述多個第二配線的立體交叉點的各個對應設置的非易失性存儲元件，其中，在以應該寫入數據或應該讀出數據的非易失性存儲元件作為選擇非易失性存儲元件時，在與選擇非易失性存儲元件相對應的第一配線上施加第一電壓，在與選擇非易失性存儲元件相對應的第二配線上施加第二電壓，在與選擇非易失性存儲元件不對應的第一配線上施加第三電壓，在與選擇非易失性存儲元件不對應的第二配線上施加第四電壓，設第一第四電壓分別為V1V4，以V5=(Vl+V2)/2作為第五電壓V5，滿足V2《V3<V5和V5〈V4《V1。在這樣的方法中，在電阻變化型存儲裝置中，能夠抑制從與選擇非易失性存儲元件連接的配線向未被選擇的非易失性存儲元件流動的電流，能夠提高寫入動作和讀出動作的可靠性。本發明的上述目的、其他目的、特征和優點，能夠根據參照附圖的以下優選的實施方式的詳細說明而變得明確。〔發明效果)本發明具有上述結構，能夠達到在電阻變化型存儲裝置中提高寫入動作和讀出動作的可靠性的效果。圖1是表示本發明的第一實施方式的電阻變化型存儲裝置的概略結構的一個例子的框圖。圖2是表示圖1的A部的結構(四比特的量的結構)的立體圖。圖3是表示本發明的第一實施方式的電阻變化型存儲裝置100所具有的存儲器單元110的結構的截面圖。圖4(a)圖4(e)是表示本發明的第一實施方式的非易失性存儲元件所具有的存儲器單元的變形例的結構的截面圖。圖5是表示本發明的第一實施方式的非易失性存儲元件的電流一電壓特性的一個例子的圖。圖6是表示制造工序中的濺射氣體中的02流量比(濺射氣體中的02的流量比率)與由RBS法分析得到的Ta氧化物層的氧含有率(原子比)的關系的圖。圖7是表示在由氧化Ta構成可變電阻層的情況下的制造工序中的濺射氣體中的02流量比與可變電阻層的電阻率的關系的圖。圖8是表示在由氧化Ta構成可變電阻層的情況下的由RBS法分析得到的可變電阻層的氧含有率(原子比)與可變電阻層的電阻率的關系的圖。圖9是說明可變電阻層的氧含有率為4565atm%的組成范圍時的電阻變化特性的圖，其中圖9(a)為氧含有率與電阻率的關系的圖，圖9(b)為氧含有率為45atm^的情況下的脈沖施加次數與電阻值的關系的圖，圖9(c)為氧含有率為65atm^的情況下的脈沖施加次數與電阻值的關系的圖。圖IO是表示通過盧瑟福后方散射分光法對使氮氣的流量比變化而進行成膜所得到的六種SiNx膜的x的值進行測定的結果的相關曲線圖。圖11是表示對包括由SiNx構成的膜厚20nm的電流抑制層和由鉑(Pt)構成的一對電極的電流抑制元件的電流一電壓特性進行測定的結果的特性曲線圖。圖12是表示對包括由SiN^勾成的膜厚10nm的電流抑制層和由氮化鉭(TaN)構成的一對電極的電流抑制元件的電流一電壓特性進行測定的結果的特性曲線圖。圖13是表示通過實驗求得的利用SiNx構成電流抑制元件的電流抑制層的情況下的x的值與導通/斷開比的關系的結果的相關曲線圖。圖14是表示本發明的第一實施方式的非易失性存儲元件129的電壓一電流特性的一個例子的圖。圖15是表示本發明的第一實施方式的電流抑制元件116的電壓一電流特性的一個例子的圖。圖16是表示本發明的第一實施方式的存儲器單元110的電壓一電流特性的一個例子的圖。圖17是表示本發明的第一實施方式的行譯碼器/驅動器103的驅動器部分的電路結構的一個例子的電路圖。圖18是表示本發明的第一實施方式的列譯碼器/驅動器104的驅動器部分的電路結構的一個例子的電路圖。圖19是表示第一電源121的電路結構的一個例子的電路圖。圖20是表示在本發明的第一實施方式中施加在字線和位線上的電壓的一個例子的時序圖，圖20(a)(d)分別表示各動作模式，艮P，圖20(a)表示刪除模式、圖20(b)表示程序模式、圖20(c)表示讀出模式、圖20(d)表示備用模式。圖21是表示在本發明的第一實施方式中，選擇了與位線BL1和字線WL1連接的存儲器單元MCll的情況下的存儲器陣列102的等效電路圖。圖22是表示在圖1的結構中在非選擇位線和非選擇字線上施加中間電壓的情況下的施加在字線和位線上的電壓的一個例子的時序圖，圖22(a)(d)分別表示各動作模式，SP，圖22(a)表示刪除模式、圖22(b)表示程序模式、圖22(c)表示讀出模式、圖22(d)表示備用模式。圖23是表示在本發明的第一實施方式的電阻變化型存儲裝置中，在選擇位線和選擇字線上分別施加2V和OV的情況下，非選擇字線的電位與流過副通路的電流的合計值的關系的圖。圖24是表示在本發明的第一實施方式的變形例中，多層化結構的電阻變化型存儲裝置所具有的存儲器陣列的結構的立體圖。圖25是表示本發明的變形例的電阻變化型存儲裝置100'的結構的框圖。圖26是表示本發明的第二實施方式的電阻變化型存儲裝置的概略結構的一個例子的框圖。圖27是表示本發明的第二實施方式的行譯碼器/驅動器141的驅動器部分的電路結構的一個例子的電路圖。圖28是表示本發明的第二實施方式的列譯碼器/驅動器142的驅動器部分的電路結構的一個例子的電路圖。圖29是表示在本發明的第二實施方式中施加在字線和位線上的電壓的一個例子的時序圖，圖29(a)(d)分別表示各動作模式，艮P，圖29(a)表示刪除模式、圖29(b)表示程序模式、圖29(c)表示讀出模式、圖29(d)表示備用模式。圖30是表示在本發明的第三實施方式中施加在字線和位線上的電壓的一個例子的時序圖，圖30(a)(d)分別表示各動作模式，艮P，圖30(a)表示刪除模式、圖30(b)表示程序模式、圖30(c)表示讀出模式、圖29(d)表示備用模式。符號說明100電阻變化型存儲裝置101存儲器主體部102存儲器陣列103行選擇電路/驅動器104列選擇電路/驅動器105寫入電路106讀出方夂大器(senseamplifier)107數據輸入輸出電路108地址輸入電路109控制電路110存儲器單元111上部配線112下部配線113上部電極114可變電阻層115內部電極116電流抑制元件117下部電極118脈沖產生電路119電源電路120切換開關121第一電源122第二電源122'被接地的電壓源123第三電源124第四電源125第一開關126第二開關127第三開關128第四開關129非易失性存儲元件130運算放大器131基準電壓產生器132P溝道型晶體管133N溝道型晶體管134P溝道型晶體管135N溝道型晶體管136P溝道型晶體管137N溝道型晶體管138P溝道型晶體管139N溝道型晶體管140第五電源141行譯碼器/驅動器142列譯碼器/驅動器143P溝道型晶體管144N溝道型晶體管145P溝道型晶體管146N溝道型晶體管150第一非選擇存儲器單元組151與非選擇字線對應的節點152第二非選擇存儲器單元組153與非選擇位線對應的節點154第三非選擇存儲器單元組200電阻變化型存儲裝置211上部配線212下部配線213上部電極214可變電阻層215內部電極216電流抑制元件217下部電極218歐姆電阻層219第二可變電阻層MCll、MC12、...、MCnm存儲器單元BL1、BL2、…、BLn位線BVD非選擇電壓供給線BVS選擇電壓供給線BLD1、BLD2、...、BLDn非選擇信號輸入線BLS1、BLS2、…、BLSn選擇信號輸入線BID1、BID2、…、BIDn反相器(inverter)BIS1、BIS2、...、BISn反相器BCD1、BCD2、...、BCDn非選擇用開關元件BCS1、BCS2、…、BCSn選擇用開關元件BVM中間電壓供給線BLM1、BLM2、…、BLMm中間電壓信號輸入線BIM1、BIM2、…、BIMm反相器BCM1、BCM2、...、BCMm中間電壓選擇用開關元件WL1、WL2、...、WLm字線WVD非選擇電壓供給線WVS選擇電壓供給線WLD1、WLD2、...、WLDm非選擇信號輸入線WLS1、WLS2、...、WLSm選擇信號輸入線WID1、WID2、...、WIDm反相器WIS1、WIS2、...、WISm反相器WCD1、WCD2、...、WCDm非選擇用開關元件WCS1、WCS2、...、WCSm選擇用開關元件WVM中間電壓供給線WLM1、WLM2、...、WLMm中間電壓信號輸入線WIM1、WIM2、...、WIMm反相器WCM1、WCM2、...、WCMm中間電壓選擇用開關元件具體實施例方式以下參照本發明的優選實施方式。(第一實施方式)第一實施方式的電阻變化型存儲裝置是在字線和位線的交點(立體交叉點)上配置有非易失性存儲元件的所謂交叉點型的存儲裝置。〔裝置的整體結構)圖1是表示本發明的第一實施方式的電阻變化型存儲裝置的概略結構的一個例子的框圖。另外，圖2是表示圖1的A部的結構(四比特的量的結構)的立體圖。如圖1所示，本實施方式的電阻變化型存儲裝置100，在基板上具有存儲器主體部101、接收從外部輸入的地址信號的地址輸入電路108、根據從外部輸入的控制信號控制存儲器主體部101等的動作的控制電路109、根據控制電路109的控制輸出規定的電脈沖的脈沖產生電路118、能夠輸出多個電壓的電源電路119、和切換從電源電路119輸出的電壓并供給存儲器主體部101的切換開關120。存儲器主體部101包括存儲器陣列102;行譯碼器/驅動器103;列譯碼器/驅動器104;用于進行信息的寫入(刪除和程序)的寫入電路105;檢測流過被選擇的位線(選擇位線)的電流量，并判定是"r'或"0"的讀出放大器106;和通過端子DQ進行輸入輸出數據的輸入輸出處理的數據輸入輸出電路107。如圖1和圖2所示，存儲器陣列102在基板之上設置有在與基板平行的第一平面內相互平行地形成的m條字線WLl、WL2、WL3、...、WLm(第一配線)；和在這些多個字線WL1、WL2、WL3、...、WLm的上方，在與第一平面平行的第二平面內相互平行并且與多個字線WL1、WL2、WL3、…、WLm立體交叉地形成的n條位線BLl、BL2、BL3、...、BLn(第二配線)。字線和位線例如能夠是銅配線。與多個字線WL1、WL2、WL3、...、WLm和多個位線BLl、BL2、BL3、...、BLn的立體交叉點相對應地，以m行n列的矩陣狀設置有多個存儲器單元MCll、MC12、MC13、MC21、MC22、MC23、MC31、MC32、MC33、...、MCnm(以下表示為"存儲器單元MC11、MC12、...、MCnm")。存儲器單元MCll、MC12、..，、MCnm分別具有串聯連接的非易失性存儲元件和電流抑制元件(詳細內容在后面敘述)。圖1中的存儲器單元MCll、MC12、...、MCnm在圖2中由符號110表示。行譯碼器/驅動器103接收從地址輸入電路108輸出的行地址信號，與該行地址信號相對應地選擇多個字線WL1、WL2、WL3、...、WLm中的任一個。列譯碼器/驅動器104接收從地址輸入電路108輸出的列地址信號，與該列地址信號相對應地選擇多個位線BL1、BL2、BL3、…、BLn中的任一個。寫入電路105根據從數據輸入輸出電路107輸入的數據，將指示是否在被選擇的存儲器單元(與選擇字線和選擇位線連接的存儲器單元，以下稱為選擇存儲器單元)上施加寫入用(刪除用或程序用)或讀出用的電壓的信號，輸出至行譯碼器/驅動器103和列譯碼器/驅動器104。將選擇存儲器單元所包括的非易失性存儲元件129稱為選擇非易失性存儲元件。讀出放大器106在信息的讀出循環中，檢測流過作為讀出對象的選擇位線的電流量，并判定是數據"1"或"0"。判定結果被輸入數據輸入輸出電路107。數據輸入輸出電路107將從外部輸入的寫入數據Din("1"或"0")輸入寫入電路105，并且將從讀出放大器106輸出的讀出數據DO("l"或"0")向外部輸出。地址輸入電路108從外部電路(未圖示)接收地址信號，根據該地址信號將行地址信號向行譯碼器/驅動器103輸出，并且將列地址信號向列譯碼器/驅動器104輸出。在此，地址信號是表示多個存儲器單元MCll、MC12、...、MCnm中應該被選擇的存儲器單元的地址的信號。行地址信號是表示地址信號所表示的地址中的行的地址(與字線對應)的信號，列地址信號是表示地址信號所表示的地址中的列的地址(與位線對應)的信號。如后所述，控制電路109根據從外部輸入的信號選擇應該進行刪除模式、程序模式、讀出模式、備用模式中的哪一種模式，根據需要，控制切換開關120、脈沖產生電路118、寫入電路105、讀出放大器106、數據輸入輸出電路107。脈沖產生電路118根據控制電路109的控制，將寫入用(刪除用或程序用)的電脈沖(寫入脈沖)輸入到行譯碼器/驅動器103和列譯碼器/驅動器104中。電源電路119包括輸出第一電壓V1的第一電源121(第一電壓源)、輸出第二電壓V2的第二電源122(第二電壓源)、輸出第三電壓V3的第三電源123(第三電壓源)、和輸出第四電壓V4的第四電源124(第四電壓源)。切換開關120包括與第一電源121連接并將第一電源連接在行譯碼器/驅動器103和列譯碼器/驅動器104中的任一個上的第一開關125;與第二電源122連接并將第二電源連接在行譯碼器/驅動器103和列譯碼器/驅動器104中的任一個上的第二開關126;與第三電源123連接并將第三電源連接在行譯碼器/驅動器103和列譯碼器/驅動器104中的任一個上的第三開關127;以及與第四電源124連接并將第四電源連接在行譯碼器/驅動器103和列譯碼器/驅動器104中的任一個上的第四開關128。(存儲器單元的結構)圖3是表示本發明的第一實施方式的電阻變化型存儲裝置100所具有的存儲器單元110的結構的截面圖。另外，圖3表示圖2的B部的結構。如圖3所示，本實施方式的電阻變化型存儲裝置所具有的存儲器單元110形成在下部配線112(相當于圖2的字線WL2)與上部配線111(相當于圖2的位線BL2)之間。存儲器單元110是在下部配線112之上以下述順序依次疊層下部電極117、電流抑制元件116、內部電極115、可變電阻層114、和上部電極113而構成的。上部電極113與上部配線lll連接。作為下部電極117、內部電極115和上部電極113的材料，例如能夠使用Pt(鉑)、W(鎢)、Cu(銅)、Al(鋁)、TiN(氮化鈦)、TaN(氮化鉭)和TiAlN(氮化鈦鋁)等。可變電阻層114由鉭氧化物構成。在此，該鉭氧化物在表示為TaOx的情況下滿足0<乂<2.5。另外，優選X滿足0.8《X《1.9。在本實施方式中，通過內部電極115、可變電阻層114和上部電極113構成非易失性存儲元件129。關于非易失性存儲元件129的特性在后面敘述。鉭氧化物作為可變電阻材料具有極優越的特性(動作的穩定性和長期的數據保持特性等)。電流抑制元件116通過內部電極115與可變電阻層114串聯連接。電流抑制元件116是以MIM(Metal-Insulator-Metal:金屬一絕緣體一金屬)二極管或MSM(Metal-Semiconductor-Metal:金屬一半導體一金屬)二極管為代表的元件，相對于電壓顯示非線性的電流特性。電流抑制元件116相對于電壓具有雙向性的電流特性，若施加在兩端的電壓的絕對值超過規定的閾值電壓VF(以一方的電極為基準，例如+1V以上或一1V以下)，則電阻值驟減。關于電流抑制元件的特性在后面詳細敘述。鉭及其氧化物是一般用于半導體工藝的材料。因此，鉭能夠容易地加入現有的半導體制造工藝中。圖4(a)圖4(e)是表示本發明的第一實施方式的非易失性存儲裝置所具有的存儲器單元的變形例的結構的截面圖。在圖4(a)中，與圖3所示的結構不同，表示的是不具有內部電極215，可變電阻層214形成在電流抑制元件216之上的結構。在這種情況下，能夠認為可變電阻層214構成非易失性存儲元件。在圖4(b)中，與圖3所示的結構不同，表示的是不具有下部電極217、內部電極215和上部電極213，可變電阻層2I4形成在電流抑制元件216上的結構。在圖4(c)中，與圖3所示的結構不同，表示的是不具有下部電極的結構。另外，雖然并未圖示，但也可以想到不具有上部電極的結構。在圖4(d)中，與圖3所示的結構不同，表示的是不具有內部電極215，取而代之具有歐姆電阻層218的結構。在圖4(e)中，表示的是取代內部電極215而具有第二可變電阻層219的結構。另外，在以上所示的變形例中，在不具有上部電極213的情況下，上部配線211起到作為非易失性存儲元件的上部電極的作用，另外，在不具有下部電極217的情況下，下部配線212起到作為非易失性存儲元件的下部電極的作用。如上所述，關于本實施方式的非易失性存儲裝置所具有的非易失性存儲元件，能夠想到各種結構。〔存儲器單元的形成方法〕以下，說明存儲器單元uo的形成方法。在基板上通過已知的方法形成下部配線112，以覆蓋下部配線112的方式通過熱氧化法形成厚度200nm的氧化物層。以貫通氧化物層并到達下部配線112的方式形成接觸孔。在該接觸孔的底部形成有厚度100nm的Pt薄膜，構成下部電極117。在成膜時能夠使用RF磁控管濺射法。成膜條件例如能夠是真空度1.0Pa、RF功率250W、Ar流量10sccm、成膜時間20分鐘。在下部電極117之上通過濺射法形成缺氮型氮化硅薄膜，構成電流抑制元件116。條件例如能夠是，在使用多晶硅靶的情況下，真空度為0.4Pa，KF功率為300W，Ar流量為16sccm，氮流量為4sccm，成膜時間為2分鐘。在電流抑制元件116上形成厚度100nm的Pt薄膜，構成內部電極115。成膜的方法和條件能夠與下部電極117同樣。在內部電極115之上形成鉭氧化物膜，構成可變電阻層114。在成膜時能夠使用釆用Ta靶的反應性RF濺射法。表1表示用于形成可變電阻層114的成膜條件的一個例子。表1〕耙Ta真空度(Pa)0.25(Pa)基板加熱溫度(°c)20400(°C)濺射氣體Ar+0202流量比(％)O.卜IO(%)RF-Power(W)150300(W)膜厚(nm)1300(nm)在可變電阻層114上形成厚度150nm的Pt薄膜，構成上部電極113。成膜方法和條件能夠與下部電極117相同。最后，通過CMP使得上表面平坦化，在其上形成上部配線111，從而得到圖3所示的存儲器單元110。在圖3中并未圖示氧化物層，但是實際上以圍繞存儲器單元110的方式而存在。在可變電阻層114的形成中，也可以通過將鉭氧化物作為靶，采用不使用02等反應性氣體的濺射法。作為基板，能夠使用單晶硅基板或半導體基板，但是并不限定于此。可變電阻層114能夠在比較低的基板溫度下形成，因此，能夠在樹脂材料等上形成可變電阻層114。圖5是表示本發明的第一實施方式的非易失性存儲元件的電流一電壓特性的一個例子的圖。如圖5所示，可知，在電極間的電壓為約一0.5V(電壓是以下部電極為基準的上部電極的電壓，以下同樣)時從高電阻狀態向低電阻狀態移動，在約+IV時從低電阻狀態向高電阻狀態移動。BP,從低電阻狀態向高電阻狀態變化時的電壓的絕對值比從高電阻狀態向低電阻狀態變化時的電壓的絕對值大。另外，圖5的例子中的可變電阻層的組成是，在將鉭氧化物表示為TaOx的情況下，x的值為1.0左右。(關于可變電阻層的材料的實驗〕1、02流量比與組成的關系圖6是表示制造工序中的濺射氣體中的02流量比(濺射氣體中的02的流量比率，流量是體積流量)與由RBS(盧瑟福后方散射)法分析得到的Ta氧化物層的氧含有率(原子比)的關系的圖。在02流量比為7%以上的條件下，可以看到氧含有率飽和的傾向，但是可知能夠利用02流量比連續控制氧化鉭層的組成。即，在通過反應性RF濺射法形成鉭氧化物層時，通過控制濺射氣體中的02流量比，能夠將鉅氧化物層的氧含有率在鉭氧化物層的厚度方向上控制為希望的一定值。2、02流量比與電阻率的關系圖7是表示在由氧化Ta構成可變電阻層的情況下，制造工序中的濺射氣體中的02流量比與可變電阻層的電阻率的關系的圖。圖7的各標繪點(plot)與圖6的各標繪點相對應。在兩個圖中，02流量比相等的標繪點表示同一實驗的結果。圖8是表示在由氧化Ta構成可變電阻層的情況下，由RBS法分析得到的可變電阻層的氧含有率(原子比)與可變電阻層的電阻率的關系的圖。圖8的各標繪點與圖6和圖7的各標繪點相對應。在圖6和圖8中氧含有率相等的標繪點表示同一實驗的結果。在圖7和圖8中電阻率相等的標繪點表示同一實驗的結果。另外，在此處表示的電阻率是基于對在基板(形成有氮化膜的硅晶片)上僅直接形成可變電阻層的試樣通過4端子法測定薄層電阻值的結果而計算得到的。如圖7所示，根據02流量比的值，可變電阻層的電阻率連續變化。更詳細地說，如上所述，根據02流量比的值，鉭氧化物層(可變電阻層)的氧含有率連續變化。并且，如圖8所示，根據氧含有率，可變電阻層的電阻率連續變化。從而，根據可變電阻層的氧含有率，能夠連續控制可變電阻層的電阻率。由此認為，為了在可變電阻層中得到良好的電阻變化現象，使可變電阻層的氧含有率處于適當的范圍內是必要的。3、0/Ta比的適當的數值范圍本發明人等，對具有圖8所示的各氧含有率的試樣的電阻率進行測定，求得該測定數據的回歸曲線。在圖8中表示該測定數據(由黑三角符號表示)及其回歸曲線。另外，本發明人等確認或推測出對該具有各氧含有率的試樣施加電脈沖，能夠表現電阻變化特性。根據上述回歸曲線，在將可變電阻層表示為TaOx的情況下的x的范圍為0<x<2.5的范圍內，可變電阻層成為導體(具有作為導體被定義的電阻率)，推測到能夠表現出對各試樣確認得到的那樣的電阻變化現象。圖9是說明可變電阻層的氧含有率在4565atm%的組成范圍中的電阻變化特性的圖，圖9(a)為表示氧含有率與電阻率的關系的圖，圖9(b)為表示氧含有率為45atm^的情況下的脈沖施加次數與電阻值的關系的圖，圖9(c)為表示氧含有率為65atm^的情況下的脈沖施加次數與電阻值的關系的圖。根據上述的電阻變化特性的測定，在從圖9(a)所示的a點(氧含有率45atmX)到P點(氧含有率65atm^)的氧含有率的范圍內，高電阻狀態的電阻值為低電阻狀態的電阻值的5倍以上，是良好的。在圖9(b)和圖9(c)中，分別表示關于具有a點(氧含有率45atm%)和3點(氧含有率65atm^)的氧含有率的試樣的相對于脈沖施加次數的電阻變化特性。根據圖9(b)和圖9(c)，在a點和p點的氧含有率下，均判定高電阻狀態的電阻值為低電阻狀態的電阻值的5倍以上，是良好的。根據該測定結果，在將可變電阻層表示為TaOx的情況下的x的范圍為0<x《1.9的范圍中，推測能夠表現出良好的電阻變化現象。另夕卜，在從a點(氧含有率45atm%)到P點(氧含有率65atm%)的氧含有率的范圍內，高電阻狀態的電阻值為低電阻狀態的電阻值的5倍以上，是良好的。由此，從a到e的組成范圍被認為是能夠實現作為存儲元件的穩定的動作的更適當的組成范圍。從而，氧含有率為4565atm^的組成范圍，即在將可變電阻層表示為TaOx的情況下的x的范圍為0.8《x《1.9的范圍，是更適當的可變電阻層的組成范圍(氧含有率二45atm^對應于x=0.8，氧含有率-65atm^對應于x=1.9)。另外，在RBS法的組成分析中，氧含有量的分析值具有土5atm%程度的精度。因此，所述x的組成范圍也包含由該精度引起的測量誤差，實際上，氧含有率為4070atmX的組成范圍具有成為該適當的組成范圍的可能性。在該組成范圍以外也能夠確認或推測到電阻變化現象，但是與該組成范圍內的情況相比電阻率變小或變大，因此，認為高電阻狀態的電阻值不足低電阻狀態的電阻值的5倍，認為作為存儲元件動作的穩定性稍差。〔關于電流抑制元件的結構的實驗〕電流抑制元件116通過在下部電極117的主面上形成作為電流抑制層的SiNx膜而形成。在該成膜時，例如使用在Ar和氮的混合氣體的氣氛下濺射多晶硅靶的方法(所謂反應性濺射法)。并且，作為典型的成膜條件，使真空度為0.32Pa，基板溫度為2030(TC，氮氣的流量比(氮的流量相對于Ar和氮的總流量的比率)為040%，DC功率為100300W，在此基礎上，調節成膜時間使得SiNx膜的厚度為520nm。之后，在電流抑制層的主面上，通過濺射法形成內部電極115。在此，電極的成膜條件根據使用的電極材料等而改變，例如在將鉑(Pt)用于內部電極115的材料的情況下，與下部電極117的成膜時同樣地使用DC磁控管濺射法，使成膜時的真空度為0.5Pa，DC功率為200W，氬(Ar)流量為6sccm，調節成膜時間使得厚度為20100nm。在本實施方式中，SiNx膜的x的值能夠通過改變濺射條件(Ar和氮的氣體流量比等)而適當地變化。圖IO是表示通過盧瑟福后方散射分光法對使氮氣的流量比變化而成膜得到的6種SiNx膜的x的值進行測定所得的結果的相關曲線圖。另外，圖10表示的是真空度為0.4Pa、基板溫度為20°C、DC功率為300W的情況下的測定結果。另外，在圖10中，橫軸表示氮氣的流量比(氮的流量相對于Ar和氮的總流量的比率，流量為體積流量)，縱軸表示SiNj莫的x值。如圖10所示，通過使氮氣的流量比從0%到40%連續變化，能夠使SiNj莫的x的值連續變化。這樣，利用氮氣的流量比使SiNx膜的氮的組成改變，從而能夠使禁帶寬度連續變化。由此，能夠適當地控制形成在下部電極117、內部電極115和與它們鄰接的電流抑制層(電流抑制元件116)之間的位壘的大小。并且，由此，能夠對電流抑制元件116賦予與MSM二極管相同的電阻特性，同時能夠使能夠在導通狀態流動的電流密度充分大。以下，說明SiNx的適當的x值的研究內容。圖11是表示對具有由SiN、構成的膜厚20nm的電流抑制層和由鉑(Pt)構成的一對電極的電流抑制元件的電流一電壓特性進行測定的結果的特性曲線圖。其中，在圖11中，橫軸表示對電流抑制元件的施加電壓,縱軸表示流過電流抑制元件的電流值。在該實驗中，在基板的主面上通過濺射法以下述順序依次形成Pt薄膜、SiNx薄膜之后，隔著具有直徑100nm的圓孔的金屬掩模通過濺射法進行Pt薄膜的成膜，從而形成電流抑制元件。在此，SiNx薄膜通過在氬和氮的混合氣體氣氛下對多晶硅靶進行濺射而成膜。另外，SiNx薄膜的x值通過改變濺射條件(氬和氮的氣體流量比等)而改變。另外，SiNx薄膜的x值通過盧瑟福后方散射分光法求得。另外，如圖ll所示，在該實驗中，通過改變濺射條件制作出x值不同的四種SiNx薄膜。此處，x的值分別為0.52、0.67、0.85、1.38。如圖11所示，作為電極使用Pt，利用SiNx構成電流抑制層的電流抑制元件顯示非線性的電阻特性，并且，判明成為電流一電壓特性相對于施加電壓的極性實質上對稱的元件。另外，在作為電流抑制層應用SiNx的情況下，隨著x值增大，形成在電極和與其鄰接的電流抑制層之間的位壘(potentialbarrier)變大，與此對應，判明成為導通狀態的電壓增大。進一步，在x值直至0.85的情況下，即使施加在兩個電極之間的電壓不足4V，電流密度也充分超過500A/cm2，通過圖11能夠推測到通過對其進一步施加電壓能夠得到更大的電流密度。但是，在x值為1.38的情況下，即使施加電壓為5v也不構成導通狀態，如果進一步提高施加電壓，則判明在構成導通狀態之前電流抑制元件本身已破壞。這表示，通過增大x的值，電流抑制層的禁帶寬度顯著變大，其結果，電流抑制層成為絕緣體。從而，在電流抑制層中應用SiNj勺情況下，判明優選x值超過0而在0.85以下。在采用這樣的結構的情況下，電流抑制層起到作為半導體的功能，電流抑制元件起到作為MSM二極管的功能。圖12是表示對具有由SiNx構成的膜厚10nm的電流抑制層和由氮化鉭(TaN)構成的一對電極的電流抑制元件的電流一電壓特性進行測定的結果的特性曲線圖。另外，在圖12中，表示的是SiNx的x值為0.3、0.7、0.8的情況下的電流一電壓特性。另外，圖12中，為了方便，省略了施加電壓的極性為負的情況下的電流一電壓特性的圖示。在本實驗中，在基板的主面上通過濺射法以下述順序依次成膜并疊層TaN、SiNx、TaN，之后應用通常的光刻和干蝕刻，制作成電極面積為1平方微米的電流抑制元件2，以其為測定對象。如圖12所示，通過使SiNx的x值為0.3到0.7，判明能夠顯示與MSM二極管的電阻特性相同的電阻特性，并且成為導通狀態的電壓增大3V左右，并且，在任何一種情況下都能夠實現超過30000A/cm2的大電流密度。另一方面，如圖12所示，能夠判明，當SiN、的x值為0.8時，在施加電壓為約6.3V的情況下能夠流過約3000A/cn^左右的大電流密度的電流，但是若進一步提高施加電壓則電流抑制元件破壞(短路)。這種現象被認為是因為表現出在所謂的化學計量(stoichiometry)組成中基本上是絕緣體的SiNx的絕緣體特性，這表示在需要流過更大的電流密度的電流的情況下，x值優選比0.8小。從而，在構成具有由氮化鉭(TaN)構成的一對電極的電流抑制元件的情況下，例如為了實現超過30000A/cm2的大的電流密度，優選x的值為0.7以下。圖13是表示通過實驗求得的在利用SiNx構成電流抑制元件的電流抑制層的情況下的x的值與導通/斷開比的關系的結果的相關曲線圖。另外，圖13表示的是電流抑制層33的膜厚為10nm，作為第一和第二電極31、32使用氮化鉭(TaN)、鉑(Pt)、鋁(Al)、氮化鈦(TiN)的情況下的實驗結果。另外，在圖13中，橫軸表示SiK的x的值，縱軸表示導通/斷幵比。在本實驗中，在電極中使用TaN的情況下，與獲取圖12所示的測定結果時使用的電流抑制元件的制作方法同樣地，在基板的主面上通過濺射法以下述順序依次成膜并疊層TaN、SiNx、TaN之后，應用通常的光刻和干蝕刻，從而制作出電極面積為1平方微米的電流抑制元件。此處，在本實驗中，SiNx的x的值分別為O、0.1、0.2、0.3、0.4、0.6。另外，在電極中應用Pt、Al或TiN的情況下，在基板的主面上通過濺射法依次成膜電極材料、SiNx薄膜(本實驗中的x的值為0.52、0.67或0.85(在電極材料為TaN的情況下，x的值為0.52或0.67))之后，隔著具有直徑100um的圓孔的金屬掩模通過濺射法成膜電極材料，從而形成電流抑制元件。在此，在本實施方式中，"導通/斷開比"是指根據電流抑制元件的電流一電壓特性的測定結果求取電流密度為500A/cm2的情況下的施加電壓(導通電壓)，并求取在施加電壓為導通電壓的一半的電壓的情況下流過電流抑制元件的電流密度(斷開電流)，定義作為導通電壓時的電流的500A/cr^除以斷開電流而得的值為導通/斷開比。該導通/斷開比表示在數據的寫入動作時，流過選擇元件(寫入數據的存儲元件)的電流和流過非選擇元件(不寫入數據的存儲元件)的電流的比。另外，與存儲裝置的動作相關，為了使存儲裝置適當地動作，優選該導通/斷開比的值較大。另外，以電流密度為500A/ci^的情況作為一個基準的理由是如果構成電流抑制元件的電極的大小由具有直徑100ym的圓孔的金屬掩模規定，則實際流過30000A/cn^程度的電流所需要的電流為數A程度，為了對此進行測定，需要特殊的測定系統。在圖13中，參照電極材料為TaN的情況下的實驗結果，在x的值達到0.1之前，導通/斷開比為一個數量級的數字，幾乎不改變，在x的值為0,2以上時，導通/斷開比為10以上，可知隨著x值的增大，導通/斷開比急劇增大。此處，在x的值達到O.l之前導通/斷開比為一個數量級的數字而幾乎不改變的現象，被認為是因為在x的值達到0.1之前電流抑制元件的電極和電流抑制層形成大致歐姆性接觸。因此，在x值達到0.1之前，導通/斷開比不依賴于x值，成為較小的數字。根據該實驗結果可以認為，為了使得在電流抑制元件的電極和電流抑制層之間形成的位壘顯示整流性，x的值更優選為0.2以上。〔非易失性存儲元件、電流抑制元件、和存儲器單元的電壓一電流特性〕圖14是表示本發明的第一實施方式的非易失性存儲元件129的電壓一電流特性的一個例子的圖。在圖14中，以上部電極113相對于內部電極115的電位作為施加在非易失性存儲元件129上的"電壓"，以流過該兩個電極間的電流作為流過非易失性存儲元件129的"電流"。在圖14中，電壓由線性軸表示，電流的絕對值以對數軸表示。如圖14所示，非易失性存儲元件129是雙極型的電阻變化型存儲元件。如果對處于低電阻狀態(例如IOOQ左右)的非易失性存儲元件129施加正的電壓，則在某時刻(圖14中為約IV)向高電阻狀態(例如lkQ左右)轉移。之后，即使施加正電壓，電阻狀態也不變化。另一方面，如果對處于高電阻狀態的非易失性存儲元件129施加負的電壓，則在某時刻(圖14中為一1.2V左右)向低電阻狀態轉移。之后即使施加負電壓，電阻狀態也不變化。即將從低電阻狀態向高電阻狀態轉移之前的電壓和電流分別為Vrw和Iw。剛剛從高電阻狀態向低電阻狀態轉移之后的電壓和電流分別為一Vre和一Ie。圖15是表示本發明的第一實施方式的電流抑制元件116的電壓一電流特性的一個例子的圖。在圖15中，以內部電極115相對于下部電極117的電位作為施加在電流抑制元件116上的"電壓"，以流過該兩個電極間的電流作為流過電流抑制元件116的"電流"。在圖15中，電壓由線性軸表示，電流的絕對值由對數軸表示。在本實施方式中，電流抑制元件116假設符合下述的作為Schottky二極管模型的近似式的式(1)。式(1)中，A'為理査森常數、T為絕對溫度、q為電荷量、KB為玻耳茲曼常數、^為肖特基勢壘、f為介電常數。如圖15所示，電流抑制元件116的電壓一電流特性為非線性，在電壓的絕對值不足規定的閾值VF(圖15中，閾值電壓為0.8V)時，電阻很大，實質上不流過電流，但是如果電壓的絕對值超過VF，則電阻急劇降低，流過很大的電流(此處，以luA的電流流過時的電壓作為閾值VF)。通常的二極管僅在單方向上流過電流，相對于此，本實施方式的電流抑制元件具有電流雙向流過的特征。即，該電流抑制元件具有當施加在兩端的電壓的絕對值超過規定的閾值時，電阻值急劇降低，流過較大的電流的特性。電流為Iw和Ie時施加在電流抑制元件116上的電壓分別為Vdw和一Vde。另外，在圖15中，以正電壓下的電流大小和負電壓下的電流大小相對于0V的軸對稱的方式進行記載，但是并非必須對稱。圖16是表示本發明的第一實施方式的存儲器單元110的電壓一電流特性的一個例子的圖。在圖16中，以上部電極113相對于下部電極117的電位作為施加在存儲器單元110上的"電壓"，以流過該兩個電極間的電流作為流過存儲器單元110的"電流"。在圖16中，電壓由〔式1〕線性軸表示，電流的絕對值由對數軸表示。存儲器單元110的電壓一電流特性是合成非易失性存儲元件129和電流抑制元件116的電壓一電流特性而得的特性。如果電流為Iw和一Ie時施加在存儲器單元110上的電壓分別為Vw和一Ve，則下式成立。Vw二Vrw+Vdw......(2)Ve=Vre+Vde......(3)圖中，Iw和Ie被描繪成大致相等，但是Iw和Ie并非必須一致。在本實施方式中，以絕對值比Vw和Ve中的任一個都大的規定的電壓作為VP，通過施加電壓VP和一VP，存儲器單元110所包括的非易失性存儲元件129的電阻狀態被改變。本實施方式中，"1"對應低電阻狀態，"0"對應高電阻狀態，從而記錄數據。通過施加正的電壓VP，能夠在可變電阻層114的兩端施加規定的電壓(高電阻化電壓)，處于低電阻狀態的非易失性存儲元件129向高電阻狀態轉移，"0"被寫入非易失性存儲元件129中。通過施加負的電壓一VP，能夠在可變電阻層114的兩端施加規定的電壓(低電阻化電壓，與高電阻化電壓極性不同)，處于高電阻狀態的非易失性存儲元件129向低電阻狀態轉移，"1"被寫入非易失性存儲元件129中。另外，電阻狀態和值的對應關系也可以是相反的。在本實施方式中，以絕對值比Vw和Ve中的任一個都小的規定的電壓作為Vrr，通過施加電壓Vrr(或一Vrr)，讀出存儲器單元110所包括的非易失性存儲元件129的電阻狀態。在上述內容中，各記號(Vw、Ie等)被記載為全部取正值，但是在不脫離本發明的本質的限度內，當然能夠適當地變更各變量所取的值的絕對值和符號。(行譯碼器/驅動器的結構)圖17是表示本發明的第一實施方式的行譯碼器/驅動器103的驅動器部分的電路結構的一個例子的電路圖。如圖所示，行譯碼器/驅動器103的驅動器部分包括輸入來自行譯碼器(未圖示)的非選擇信號的非選擇信號輸入線WLD1、WLD2.....WLDm;與非選擇信號輸入線WLD1、WLD2、...、WLDm的各個連接的反相器WID1、WID2、...、WIDm;非選擇電壓供給線WVD;將施加在非選擇電壓供給線WVD上的電壓輸入字線WL1、WL2、...、WLm的非選擇用開關元件WCD1、WCD2、…、WCDm(第一非選擇用開關元件)；輸入來自行譯碼器的選擇信號的選擇信號輸入線WLS1、WLS2.....WLSm;與選擇信號輸入線WLSl、WLS2、…、WLSm的各個連接的反相器WISl、WIS2、...、WISm;選擇電壓供給線WVS;和將施加在選擇電壓供給線WVS上的電壓輸入字線WL1、WL2、...、WLm的選擇用開關元件WCS1、WCS2.....WCSm(第一選擇用開關元件)。在非選擇電壓供給線WVD上，通過切換開關120從電源電路119輸入非選擇電壓(V3或V4)。在選擇電壓供給線WVS上，通過切換開關120從電源電路119輸入選擇電壓(V1或V2)。非選擇用開關元件WCD1、WCD2、...、WCDm是CMOS型的開關元件，分別具有P溝道型晶體管132和N溝道型晶體管133。P溝道型晶體管132的柵電極分別通過反相器WID1、WID2.....WIDm與非選擇信號輸入線WLD1、WLD2、...、WLDm連接。N溝道型晶體管133的柵電極分別與非選擇信號輸入線WLD1、WLD2、...、WLDm直接連接。P溝道型晶體管132和N溝道型晶體管133中的一方的主端子(漏電極或源電極)與非選擇電壓供給線WVD連接，另一方的主端子(源電極或漏電極)與字線WL1、WL2、...、WLm連接。選擇用開關元件WCS1、WCS2、...、WCSm是CMOS型的開關元件，分別具有P溝道型晶體管134和N溝道型晶體管135。P溝道型晶體管134的柵電極分別通過反相器WIS1、WIS2、...、WISm與選擇信號輸入線WLS1、WLS2、...、WLSm連接。N溝道型晶體管135的柵電極分別與選擇信號輸入線WLS1、WLS2.....WLSm直接連接。P溝道型晶體管134和N溝道型晶體管135中的一方的主端子(漏電極或源電極)與非選擇電壓供給線WVS連接，另一方的主端子(源電極或漏電極)與字線WL1、WL2、...、WLm連接。行譯碼器根據從地址輸入電路108輸入的行地址信號、從脈沖產生電路118輸入的電脈沖、和寫入電路105的控制，對向選擇信號輸入線WLS和非選擇信號輸入線WLD供給的電位進行控制。以下，將電阻變化型存儲裝置100動作的時間分為脈沖產生電路118輸出電脈沖的期間(以下稱為脈沖期)和脈沖期以外的時刻(非脈沖期)而進行說明。在非脈沖期，供給選擇信號輸入線WLS的電壓為"L"，供給非選擇信號輸入線WLD的電壓為"H"。當成為脈沖期時，則向與選擇字線對應的選擇信號輸入線WLS供給的電壓為"H"，向與選擇字線對應的非選擇信號輸入線WLD供給的電壓為"L"。向與非選擇字線對應的選擇信號輸入線WLS供給的電壓維持為"L"，向與非選擇字線對應的非選擇信號輸入線WLD供給的電壓維持為"H"。在非脈沖期，關于各個字線，選擇用開關元件WCS為OFF，非選擇用開關元件WCD為ON。其結果，對各個字線施加非選擇電壓(V3或V4)。在脈沖期，關于選擇字線，對應的選擇用開關元件WCS為ON，對應的非選擇用開關元件WCD為OFF。其結果，通過選擇用開關元件WCS向選擇字線施加選擇電壓(VI或V2)。關于非選擇字線，對應的選擇用開關元件WCS維持為OFF，對應的非選擇用開關元件WCD維持為ON。其結果，通過非選擇用開關元件WCD向非選擇字線持續施加非選擇電壓(V3或V4)。使用CMOS的理由是選擇電壓和非選擇電壓在晶體管中電位不會下降而原樣輸出。通過適當調整選擇電壓和非選擇電壓，也能夠使用CMOS以外的晶體管。〔列譯碼器/驅動器的結構)圖18是表示本發明的第一實施方式的列譯碼器/驅動器104的驅動器部分的電路結構的一個例子的電路圖。如圖所示，列譯碼器/驅動器104的驅動器部分包括輸入來自列譯碼器(未圖示)的非選擇信號的非選擇信號輸入線BLD1、BLD2.....BLDn;與非選擇信號輸入線BLD1、BLD2-----BLDn的各個連接的反相器BID1、BID2、...、BIDn;非選擇電壓供給線BVD;將施加在非選擇電壓供給線BVD上的電壓輸入位線BL1、BL2、…、BLn的非選擇用開關元件BCDl、BCD2、...、BCDn(第二非選擇用開關元件)；輸入來自列譯碼器的選擇信號的選擇信號輸入線BLS1、BLS2、...、BLSn;與選擇信號輸入線BLS1、BLS2.....BLSn的各個連接的反相器BISl、BIS2、...、BISn;選擇電壓供給線BVS;和將施加在選擇電壓供給線BVS上的電壓輸入位線BL1、BL2、…、BLn的選擇用開關元件BCSl、BCS2、…、BCSn(第二選擇用開關元件)。在非選擇電壓供給線BVD上，通過切換開關120從電源電路119輸入非選擇電壓(V3或V4)。在選擇電壓供給線BVS上，通過切換開關120從電源電路119輸入選擇電壓(VI或V2)。非選擇用開關元件BCD1、BCD2、...、BCDn是CMOS型的開關元件，分別具有P溝道型晶體管136和N溝道型晶體管137。P溝道型晶體管136的柵電極分別通過反相器BID1、BID2.....BIDn與非選擇信號輸入線BLD1、BLD2、...、BLDn連接。N溝道型晶體管137的柵電極分別與非選擇信號輸入線BLD1、BLD2.....BLDn直接連接。P溝道型晶體管136和N溝道型晶體管137中的一方的主端子(漏電極或源電極)與非選擇電壓供給線BVD連接，另一方的主端子(源電極或漏電極)與位線BL1、BL2、...、BLn連接。選擇用開關元件BCS1、BCS2、...、BCSn是CMOS型的開關元件，分別具有P溝道型晶體管138和N溝道型晶體管139。P溝道型晶體管138的柵電極分別通過反相器BIS1、BIS2、...、BISn與選擇信號輸入線BLS1、BLS2、...、BLSn連接。N溝道型晶體管139的柵電極分別與選擇信號輸入線BLS1、BLS2.....BLSn直接連接。P溝道型晶體管138和N溝道型晶體管139中的一方的主端子(漏電極或源電極)與非選擇電壓供給線BVS連接，另一方的主端子(源電極或漏電極)與位線BL1、BL2、...、BLn連接。列譯碼器根據從地址輸入電路108輸入的列地址信號、從脈沖產生電路118輸入的電脈沖、和寫入電路105的控制，對向選擇信號輸入線BLS和非選擇信號輸入線BLD供給的電位進行控制。在非脈沖期，向選擇信號輸入線BLS供給的電壓為"L"，向非選擇信號輸入線BLD供給的電壓為"H"。當成為脈沖期時，向與選擇位線對應的選擇信號輸入線BLS供給的電壓為"H"，向與選擇位線對應的非選擇信號輸入線BLD供給的電壓為"L"。向與非選擇位線對應的選擇信號輸入線BLS供給的電壓維持為"L"，向與非選擇位線對應的非選擇信號輸入線BLD供給的電壓維持為"H"。在非脈沖期，關于各個字線，選擇用開關元件BCS為OFF，非選擇用開關元件BCD為ON。其結果，對各個字線施加非選擇電壓(V3或V4)。在脈沖期，關于選擇位線，對應的選擇用開關元件BCS為ON，對應的非選擇用開關元件BCD為OFF。其結果，通過選擇用開關元件BCS向選擇位線施加選擇電壓(V1或V2)。關于非選擇位線，對應的選擇用開關元件BCS維持為OFF，對應的非選擇用開關元件BCD維持為ON。其結果，通過非選擇用開關元件BCD向非選擇位線持續施加非選擇電壓(V3或V4)。使用CMOS的理由是選擇電壓和非選擇電壓在晶體管中電位不會下降而原樣輸出。通過適當調整選擇電壓和非選擇電壓，也能夠使用CMOS以外的晶體管。〔電源電路的結構〕圖19是表示第一電源121的電路結構的一個例子的電路圖。如圖所示，第一電源121具有運算放大器130和基準電壓產生器131。基準電壓產生器131通過公知的方法輸出第一電壓VI作為基準電壓。在運算放大器130的輸入的一方連接基準電壓產生器131的輸出，向運算放大器130的輸入端子的另一方輸入運算放大器130的輸出(反饋)，從而實現電壓與基準電壓產生器131輸出的基準電壓相等的電源(定電壓電源)。第二電源122、第三電源123、第四電源124也能夠通過適當地調整基準電壓產生器輸出的電壓而以相同的結構實現。在第一電源121、第二電源122、第三電源123、第四電源124中，各個基準電壓產生器輸出的電壓V1、V2、V3、V4為各自大小不同的電壓。而且，V1V4的值根據各動作模式(后述)而不同。例如，可以對V1設定多個值，基于控制電路109的控制，根據動作模式，通過開關元件等從該多個值中選擇特定的值。作為電壓的設定方法，例如能夠利用使用對電壓進行屏蔽調整的電壓調整電路、對電壓進行熔絲調整的電壓調整電路等的公知的方法。這些電壓調整電路一般形成在基準電壓產生器131中。第一電源121、第二電源122、第三電源123、第四電源124也可以構成為能夠切換輸出電壓。第一電源121、第二電源122、第三電源123、第四電源124也可以具有多個電壓產生器。〔動作〕圖20是表示在本發明的第一實施方式中在字線和位線上施加的電壓的一個例子的時序圖，圖20(a)(d)分別表示各動作模式，即圖20(a)表示刪除模式、圖20(b)為程序模式、圖20(c)為讀出模式、圖20(d)為備用模式。以下，參照本實施方式的電阻變化型存儲裝置100的動作。l.數據寫入動作以下，對數據寫入動作進行說明。在本實施方式中，數據寫入動作通過依次執行刪除模式中的寫入和程序模式中的寫入這兩個動作模式中的寫入而進行。在刪除模式中，應該寫入數據的存儲器單元的電阻狀態一致成為高電阻狀態("0")。之后，在程序模式中僅對應該寫入低電阻狀態("1")的存儲器單元施加電脈沖，這些存儲器單元的電阻狀態向低電阻狀態變化，從而完成數據的寫入。在本實施方式中，數據寫入動作時V1V4滿足以下的式子。另外，式中的變量為電壓，全部為O以上的數。V1〉V2......(4)VI—V2=VP......(5)VP〉Vw......(6)VP〉Ve......(7)V4〉V3......(8)V4—V2二(2/3)XVP......(9)V3—V2二(1/3)XVP......(10)在數據寫入動作時，通過控制電路109的控制設定V1V4，使得滿足以上的式子。另外，式(5)為VP的定義，將刪除模式和程序模式中的V1與V2的差值定義為VP。如式(6)和(7)所示，VP設定為其絕對值比Vw和Ve中的任一個都充分大的電壓。這是為了使得非易失性存儲元件129的電阻狀態可靠地變化。(1)刪除模式在數據寫入動作中，最初，表示進入刪除模式的信號從外部的控制裝置輸入控制電路109。控制電路109以使得V1V4滿足上述條件的方式控制第一電源121、第二電源122、第三電源123和第四電源124，之后，控制切換開關120。第一電源121與列譯碼器/驅動器104的選擇電壓供給線BVS連接。第二電源122與行譯碼器/驅動器103的選擇電壓供給線WVS連接。第三電源123與列譯碼器/驅動器104的非選擇電壓供給線BVD連接。第四電源124與行譯碼器/驅動器103的非選擇電壓供給線WVD連接。被設定的切換開關120的狀態在整個刪除模式中維持為一定。當切換開關120的切換結束時，從外部的控制裝置向地址輸入電路108依次輸入應該寫入數據的存儲器單元的地址。控制電路109與地址的輸入同步地控制脈沖產生電路118，將寫入脈沖向行譯碼器/驅動器103和列譯碼器/驅動器104輸入。刪除模式中的寫入脈沖的周期為tE。地址輸入電路108根據被輸入的地址將行地址數據和列地址數據分別向行譯碼器/驅動器103和列譯碼器/驅動器104輸入。寫入電路105，在刪除模式中，以總是向行譯碼器/驅動器103和列譯碼器/驅動器104輸入表示應該施加寫入用的電壓的信息的信號的方式通過控制電路109被控制。行譯碼器/驅動器103的行譯碼器，在非脈沖期，對于全部的字線，使非選擇用開關元件WCD1、WCD2、...、WCDn為ON，使選擇用開關元件WCS1、WCS2、...、WCSm為OFF。通過這樣的動作，在非脈沖期，全部的字線通過非選擇電壓供給線WVD與第四電源124連接。結果，對全部的字線供給第四電壓V4。行譯碼器/驅動器103的行譯碼器，在脈沖期，僅對于選擇字線(與從地址輸入電路108輸入的行地址相對應的字線)，使對應的非選擇用開關元件WCD為OFF，使選擇用開關元件WCS為ON。通過該動作，在脈沖期，選擇字線通過選擇電壓供給線WVS與第二電源122連接。結果，僅對選擇字線供給第二電壓V2。列譯碼器/驅動器104的列譯碼器，在非脈沖期，對于全部的位線，使非選擇用開關元件BCD1、BCD2、...、BCDn為ON，使選擇用開關元件BCS1、BCS2、...、BCSn為OFF。通過該動作，在非脈沖期，全部的位線通過非選擇電壓供給線BVD與第三電源123連接。結果，對全部的位線供給第三電壓V3。列譯碼器/驅動器104的列譯碼器，在脈沖期，僅對于選擇位線(與從地址輸入電路108輸入的列地址相對應的位線)，使對應的非選擇用開關元件BCD為OFF,使選擇用開關元件BCS為ON。通過該動作，在脈沖期，選擇位線通過選擇電壓供給線WVS與第一電源121連接。結果，僅對選擇位線供給第一電壓V1。通過上述動作，在刪除模式中，對于應該寫入數據的全部存儲器單元110，依次向對應的字線供給V2并同時向對應的位線供給VI。結果，在存儲器單元110上施加正的電壓VP，非易失性存儲元件129從低電阻狀態向高電阻狀態轉移(被寫入"0")。當應該寫入數據的全部存儲器單元完成向高電阻狀態的轉移時，刪除模式完成。在圖20(a)中，表示對于存儲器單元MCll和存儲器單元MC21，依次刪除被寫入的數據的(使其為"0")的情況。如圖所示，在非脈沖期，在字線WL上施加V4，在位線BL上施加V3。在脈沖期，在選擇字線(對于MC11和MC21中的任一個均是WL1)上施加V2，在選擇位線(對于MC11是BL1，對于MC21是BL2)上施加V1。在非選擇字線(對于MC11和MC21中的任一個均是WL2)和非選擇位線(對于MC11是BL2，對于MC21為BL1)上施加的電壓，在脈沖期，也分別保持V4和V3不變。通過該動作，對存儲器單元MCll和存儲器單元MC21依次施加電壓VP，每一個存儲器單元都成為低電阻狀態。在本實施方式中，非易失性存儲元件129能夠進行所謂的改寫(上書含)。即，即使在已經處于高電阻狀態的非易失性存儲元件129上施加正的電壓VP，電阻值也不會變化。即使是在連續施加正電壓VP之后，只要施加負的電壓一VP，就能夠可靠地向低電阻狀態轉移。利用這樣的特性，不需要事先的讀出。根據非易失性存儲元件129的特性也存在不能夠進行改寫的情況。在這樣的情況下，只要事先進行讀出，僅在需要改變電阻狀態的情況下施加規定的電脈沖即可。在每一種情況下本發明都是有效的。(2)程序模式當刪除模式結束時，表示進入程序模式的信號從外部的控制裝置輸入控制電路109。控制電路109控制切換開關120。第一電源121與行譯碼器/驅動器103的選擇電壓供給線WVS連接。第二電源122與列譯碼器/驅動器104的選擇電壓供給線BVS連接。第三電源123與行譯碼器/驅動器103的非選擇電壓供給線WVD連接。第四電源124與列譯碼器/驅動器104的非選擇電壓供給線BVD連接。被設定的切換開關120的狀態在整個程序模式中維持為一定。電源電路109的輸出電壓(V1V4)與刪除模式同樣。當切換開關120的切換結束時，從外部的控制裝置向地址輸入電路108依次輸入應該寫入數據的存儲器單元的地址。控制電路109與地址的輸入同步地控制脈沖產生電路118，將寫入脈沖向行譯碼器/驅動器103和列譯碼器/驅動器104輸入。程序模式中的寫入脈沖的周期為tP。tP并不一定與tE相等。地址輸入電路108根據被輸入的地址分別向行譯碼器/驅動器103和列譯碼器/驅動器104輸入行地址數據和列地址數據。寫入電路105，在程序模式中，通過數據輸入輸出電路107從外部的控制裝置接收寫入數據。寫入電路105，僅在寫入數據為"1"時(僅在使包括在被選擇的存儲器單元中的非易失性存儲元件的電阻狀態向低電阻狀態變化時)，向行譯碼器/驅動器103和列譯碼器/驅動器104輸入表示應該施加寫入用的電壓的信息的信號。行譯碼器/驅動器103的行譯碼器，在非脈沖期，對于全部的字線，使非選擇用開關元件WCD1、WCD2.....WCDn為ON，使選擇用開關元件WCS1、WCS2、...、WCSn為OFF。通過這樣的動作，在非脈沖期，全部的字線通過非選擇電壓供給線WVD與第三電源123連接。結果，對全部的字線供給第三電壓V3。行譯碼器/驅動器103的行譯碼器，在脈沖期，在從寫入電路105輸入表示應該施加寫入用的電壓的信息的信號的情況下，僅對于選擇字線，使對應的非選擇用開關元件WCD為OFF，使選擇用開關元件WCS為ON。通過這樣的動作，僅在對應的存儲器單元中應該寫入"l"的情況下(應該使對應的非易失性存儲元件的電阻狀態改變的情況下)，選擇字線通過選擇電壓供給線WVS與第一電源121連接，被供給第一電壓V1。列譯碼器/驅動器104的列譯碼器，在非脈沖期，對于全部的位線，使非選擇用開關元件BCD1、BCD2、…、BCDn為ON，使選擇用開關元件BCS1、BCS2、...、BCSn為OFF。通過這樣的動作，在非脈沖期，全部的位線通過非選擇電壓供給線BVD與第四電源124連接。結果，對全部的位線供給第四電壓V4。列譯碼器/驅動器104的列譯碼器，在脈沖期，在從寫入電路105輸入表示應該施加寫入用的電壓的信息的信號的情況下，僅對于選擇位線，使對應的非選擇用開關元件BCD為OFF，使選擇用開關元件BCS為ON。通過這樣的動作，僅在對應的存儲器單元中應該寫入"l"的情況下，選擇位線通過選擇電壓供給線WVS與第二電源122連接，被供給第二電壓V2。通過上述動作，在程序模式中，僅對于應該寫入"1"的存儲器單元110，依次在向對應的字線供給VI的同時向對應的位線供給V2。結果，在該存儲器單元110上施加負的電壓一VP，非易失性存儲元件129從高電阻狀態向低電阻狀態轉移(被寫入"l")。當應該寫入"1"的全部的存儲器單元完成向低電阻狀態的轉移時，程序模式完成，寫入動作結束。在圖20(b)中，表示對存儲器單元MCll寫入"1"，對存儲器單元MC21寫入"0"的情況。如圖所示，在非脈沖期，在字線WL上施加V3，在位線BL上施加V4。首先研究存儲器單元MCll。在脈沖期，在選擇字線(WL1)上施加V1，在選擇位線(BL1)上施加V2。施加在非選擇字線(WL2)和非選擇位線(BL2)上的電壓在脈沖期也分別保持V3和V4不變。通過這樣的動作，對存儲器單元MC11施加電壓VP，存儲器單元MC11成為高電阻狀態。對存儲器單元MC12進行研究。在對存儲器單元MC12寫入數據的時刻，作為寫入數據輸入"0"。在輸入了"0"的情況下，表示應該施加寫入用的電壓的信息的信號，不會從寫入電路105輸入行譯碼器/驅動器103和列譯碼器/驅動器104。行譯碼器/驅動器103的行譯碼器和列譯碼器/驅動器104的列譯碼器，即使從脈沖產生電路118接收到寫入脈沖也不使選擇用開關元件WCS、BCS為ON。通過這樣的動作，不對存儲器單元MC21施加電壓VP，存儲器單元MC11保持低電阻狀態不變。在刪除模式中對應該寫入數據的全部存儲器單元寫入"1"，在程序模式中對應該寫入"0"的存儲器單元寫入"0"即可。2.數據讀出動作對數據讀出動作(讀出模式)進行說明。在本實施方式中，數據讀出動作時V1V4滿足以下的式子。另外，式中的變量為電壓，全部為0以上的數。V1>V2......(11)VI—V2=Vrr……(12)Vrr<Vw……(13)Vrr<Ve......(14)V4〉V3......(15)V4_V2=(2/3)XVrr......(16)V3—V2二(1/3)XVrr......(17)在數據讀出動作時，通過控制電路109的控制設定V1V4，使得滿足以上的式子。其中，式(12)是Vrr的定義，將讀出模式中的V1與V2的差值定義為Vrr。Vrr是在讀出時施加在存儲器單元110上的電壓。如式(13)禾n(14)所示，Vrr設定為其絕對值比Vw和Ve中的任一個都充分小的電壓。這是為了使得非易失性存儲元件129的電阻狀態不變化。在數據讀出動作中，最初，表示進入數據讀出模式的信號從外部的控制裝置輸入控制電路109。控制電路109控制第一電源121、第二電源122、第三電源123和第四電源124，使得V1V4滿足上述的條件，之后控制切換開關120。第一電源121與列譯碼器/驅動器104的選擇電壓供給線BVS連接。第二電源122與行譯碼器/驅動器103的選擇電壓供給線WVS連接。第三電源123與列譯碼器/驅動器104的非選擇電壓供給線BVD連接。第四電源124與行譯碼器/驅動器103的非選擇電壓供給線WVD連接。已被設定的切換開關120的狀態在整個數據讀出模式中維持為一定。當切換開關120的切換結束時，從外部的控制裝置向地址輸入電路108依次輸入應該寫入數據的存儲器單元的地址。控制電路109與地址的輸入同步地控制脈沖產生電路118，將讀出脈沖輸入行譯碼器/驅動器103和列譯碼器/驅動器104。讀出模式中的讀出用的電脈沖(讀出脈沖)的周期為tR。tR并不一定與tE或tP相等。在本實施方式中，從外部輸入讀出脈沖。地址輸入電路108根據被輸入的地址分別向行譯碼器/驅動器103和列譯碼器/驅動器104輸入行地址數據和列地址數據。寫入電路105，在讀出模式中，以總是向行譯碼器/驅動器103和列譯碼器/驅動器104輸入表示應該施加讀出用的電壓的信息的信號的方式，通過控制電路109被控制。行譯碼器/驅動器103的行譯碼器，在非脈沖期，對于全部的字線，使非選擇用開關元件WCD1、WCD2、...、WCDn為ON，使選擇用開關元件WCS1、WCS2、...、WCSn為OFF。通過這樣的動作，在非脈沖期，全部的字線通過非選擇電壓供給線WVD與第四電源124連接。結果，對全部的字線供給第四電壓V4。行譯碼器/驅動器103的行譯碼器，在脈沖期，僅對于選擇字線，使對應的非選擇用開關元件WCD為OFF，使選擇用開關元件WCS為ON。通過這樣的動作，在脈沖期，選擇字線通過選擇電壓供給線WVS與第二電源122連接。結果，僅對選擇字線供給第二電壓V2。列譯碼器/驅動器104的列譯碼器，在非脈沖期，對于全部的位線，使非選擇用開關元件BCD1、BCD2.....BCDn為ON，使選擇用開關元件BCS1、BCS2、...、BCSn為OFF。通過這樣的動作，在非脈沖期，全部的位線通過非選擇電壓供給線BVD與第三電源123連接。結果，對全部的位線供給第三電壓V3。列譯碼器/驅動器104的列譯碼器，在脈沖期，僅對于選擇位線，使對應的非選擇用開關元件BCD為OFF,使選擇用開關元件BCS為ON。通過這樣的動作，在脈沖期，選擇位線通過選擇電壓供給線WVS與第一電源121連接。結果，僅對選擇位線供給第一電壓V1。通過這樣的動作，在讀出模式中，對于應該讀出數據的全部存儲器單元110,依次向對應的字線供給V2，同時向對應的位線供給V1。結果，在該存儲器單元110上施加正的電壓Vrr，規定的電流與非易失性存儲元件129的電阻狀態相對應地流過選擇位線。讀出放大器106根據該電流判定寫入被選擇的存儲器單元110中的值是"1"還是"0"。判定結果通過數據輸入輸出電路107向外部輸出。當對應該讀出數據的全部的存儲器單元的數據讀出完成時，讀出模式結束。在圖20(c)中，表示了從存儲器單元MCll和MC21依次讀出數據的情況。如圖所示，在非脈沖期，在字線WL上施加V4，在位線BL上施加V3。在脈沖期，在選擇字線(對于MC11和MC21中的任一個均是WL1)上施加V2，在選擇位線(對于MC11是BL1，對于MC21是BL2)上施加V1。對于非選擇字線(對于MC11和MC21中的任一個均是WL2)和非選擇位線(對于MC11是BL2，對于MC21是BL1)上施加的電壓，即使是在脈沖期，也分別保持V4和V3不變。通過該動作，對存儲器單元MC11和存儲器單元MC21依次施加電壓Vrr，利用讀出放大器106讀出數據。3.備用動作以下說明備用動作。在本實施方式中，備用動作時V1V4滿足以下的式子。另外，式中的變量為電壓，全部為0以上的數。Vl=(1/2)XVrr……(18)V2=(1/2)XVrr......(19)V3=(1/2)XVrr......(20)V4=(1/2)XVrr......(21)在備用動作時，通過控制電路109的控制設定V1V4，使得滿足以上的式子。Vrr可以與讀出模式中的Vrr為相同的值。在既不需要數據的寫入也不需要數據的讀出的情況下，表示進入備用模式的信號從外部的控制裝置輸入控制電路109。控制電路109將電源電路119的輸出電壓設定為滿足上述的條件的值。在備用模式中，不進行地址和數據的輸入，全部的字線和位線的電位維持在(1/2)XVrr。在圖20(d)中，表示了備用模式中的字線WL1、WL2和位線BL1、BL2的電位。如圖所示，在備用模式中，全部的字線和位線的電位為(1/2)XVrr，保持為一定。〔效果)圖21是表示在本發明的第一實施方式中，選擇了與位線BL1和字線WLl連接的存儲器單元MCll的情況下的存儲器陣列102的等效電路圖。以下，參照本實施方式的結構所具有的效果。如圖所示，選擇存儲器單元MC11連接位線BL1與字線WL1之間。但是，連接位線BL1和字線WL1的通路在一個僅通過存儲器單元MC11的通路(以下稱為主通路)以外還存在多個。以下，對主通路以外的通路進行說明。與位線BL1連接的存儲器單元在存儲器單元MCll以外還有與位線BL1和字線WLi(i二2m)的交點相對應的存儲器單元MC12、MC13.....MClm。以下將這些存儲器單元稱為第一非選擇存儲器單元組150。屬于第一非選擇存儲器單元組150的存儲器單元的個數為(m一l)個。與字線WL1連接的存儲器單元在存儲器單元MCll以外還有與字線WL1和位線WLj(j=2n)的交點相對應的存儲器單元MC21、MC31.....MCnl。以下將這些存儲器單元稱為第三非選擇存儲器單元組154。屬于第三非選擇存儲器單元組154的存儲器單元的個數為(n一l)個。在設從第一非選擇存儲器單元組150取出的存儲器單元為存儲器單元MCli、從第三非選擇存儲器單元組154取出的存儲器單元為存儲器單元MCjl時，與連接有存儲器單元MCli的字線WLi和連接有存儲器單元jl的位線BLj的交點相對應地確定存儲器單元MCji。以下將這些存儲器單元MCji稱為第二非選擇存儲器單元組152。屬于第二非選擇存儲器單元組152的存儲器單元的個數為(m—l)X(n_l)個。作為連接位線BL1和字線WL1的通路的經過三個存儲器單元的通路(以下稱為副通路)，與屬于第二非選擇存儲器單元組152的各個存儲器單元相對應地各存在一個。副通路將位線BL1、存儲器單元MCli、字線WLi(與非選擇字線對應的節點151)、存儲器單元MCji、位線BLj(與非選擇位線對應的節點153)、存儲器單元MCjl、字線WL1以該順序進行連接。副通路的個數為(m_l)X(n—l)個。如果更具體地進行說明，則如下所述。設從第一非選擇存儲器單元組150取出存儲器單元MC12。從第三非選擇存儲器單元組154取出存儲器單元MC31。存儲器單元MC12與字線WL2連接。存儲器單元31與位線BL3連接。與字線WL2和位線BL3相對應地確定屬于第二非選擇存儲器單元組152的存儲器單元MC32。能夠考慮與由存儲器單47元MC12、MC32、MC31構成的三個一組的存儲器單元相對應的連接位線BL1和字線WL1的通路。g卩，存在位線BL1、存儲器單元MC12、字線WL2、存儲器單元MC32、位線BL3、存儲器單元MC31、字線WL1以該順序依次連接的通路。研究各個通路的電阻值和流過各通路的電流。假定配線電阻和電極的電阻能夠忽略。各通路的電阻值與存儲器單元所包括的非易失性存儲元件129和電流抑制元件116的電阻值的合計相等。如圖15所示，各存儲器單元所包括的電流抑制元件116的電阻值根據施加在電流抑制元件116上的電壓而不同。施加在電流抑制元件116上的電壓也根據非易失性存儲元件129的電阻狀態而不同，因此，難以進行具體確定。但是應該注意的是，如圖15所示，即使施加在電流抑制元件116上的電壓很低，電流抑制元件116的電阻值也不是無限大的，雖然很微小但還是會流過電流。如果比較各通路的電阻值，則通常主通路的電阻值最小。但是，在主通路所包括的存儲器單元MC11的非易失性存儲元件129處于高電阻狀態、副通路所包括的非易失性存儲元件129均處于低電阻狀態的情況下，即使是副通路，也可能存在與主通路相比電阻值相對地沒有那么高的情況。相比于主通路所包括的電流抑制元件116，副通路所包括的電流抑制元件116被施加的電壓較小，電阻值變高。結果，副通路的電阻值相對較高。但是因為如上所述的該效果并不完全，所以在副通路中也流過一定程度的電流。副通路的個數為(m—l)X(n_1)個。存儲器陣列102的規模越大，副通路的個數就越多，流過副通路的電流越不能夠忽略。也能夠考慮經過5個以上的存儲器單元的通路。關于這些通路，電阻值比經過三個存儲器單元的通路還要高，流過的電流也變小。在以下的討論中，忽略經過5個以上的存儲器單元的通路。以下，以對存儲器單元MC11的寫入動作和讀出動作為例進行說明。在對存儲器單元MC11進行寫入的情況下，需要在存儲器單元MC11上施加規定的電壓，流過規定的電流。流過字線WL1和位線BL1之間的電流為流過主通路的電流加上流過副通路的電流之和。如果副通路的個數很多，則無法忽略流過副通路的電流。如果流過副通路的電流不能夠忽略，則可能存在用于進行寫入的選擇電源(第一電源121和第二電源122)的容量、響應速度等不足，不能夠對存儲器單元MCll施加充分的電壓的情況。結果，產生寫入動作的可靠性降低等問題。在讀出被寫入存儲器單元MC11的數據的情況下，需要在存儲器單元MC11上施加規定的電壓，檢測流過存儲器單元MC11(或主通路)的電流。流過字線WL1和位線BL1之間的電流為流過主通路的電流加上流過副通路的電流之和。如果副通路的個數很多，則無法忽略流過副通路的電流。結果，不能夠精度良好地檢測出流過主通路的電流，產生讀出動作的可靠性降低等問題。設施加在選擇位線上的電壓為VB、施加在選擇字線上的電壓為VW，考慮在非選擇位線和非選擇字線上施加VB與VW的正中間的電壓(VB+VW)/2(以下稱為中間電壓)的情況。圖22是表示在圖1的結構中在非選擇位線和非選擇字線上施加中間電壓的情況下，施加在字線和位線上的電壓的一個例子的時序圖，圖22(a)(d)分別表示各動作模式，圖22(a)表示刪除模式，圖22(b)表示程序模式，圖22(c)表示讀出模式，圖22(d)表示備用模式。在刪除模式中對應該寫入數據的存儲器單元依次施加正的電壓VP，另一方面，對屬于第一非選擇單元組和第三非選擇單元組的存儲器單元施加正的電壓VP/2。在程序模式中對應該寫入"1"的存儲器單元依次施加負的電壓一VP，另一方面，對屬于第一非選擇單元組和第三非選擇單元組的存儲器單元施加負的電壓一VP/2。在讀出模式中對應該讀出數據的存儲器單元依次施加正的電壓Vrr，另一方面，對屬于第一非選擇單元組和第三非選擇單元組的存儲器單元施加正的電壓Vrr/2。如上所述，在非選擇位線和非選擇字線上施加有中間電壓的情況下，在屬于第一非選擇單元組和第三非選擇單元組中的任一個組的存儲器單元上也施加絕對值為選擇存儲器單元的一半的電壓。將在圖22(a)中在脈沖期施加在位線和字線的各個上的電壓和施加在各存儲器單元上的電壓的一個例子表示于表2。如表2所示，在非選擇位線和非選擇字線上施加有中間電壓的情況下，在非選擇存儲器單元中與選擇位線和選擇字線都不連接的非選擇存儲器單元上施加的49電壓為0，另一方面，在非選擇存儲器單元中與選擇位線和選擇字線中的任一個連接的非選擇存儲器單元上施加的電壓為VP/2。〔表2〕<table>tableseeoriginaldocumentpage50</column></row><table>在本實施方式中，在非選擇位線上施加相比于VM更接近VW的電壓，在非選擇字線上施加相比于VM更接近VB的電壓。如圖20所示，在本實施方式中，施加在屬于第一非選擇單元組和第三非選擇單元組的存儲器單元上的電壓，在刪除模式中比正的電壓VP/2低(絕對值小)，在程序模式中比負的電壓一VP/2高(絕對值小)，在讀出模式中比正的電壓Vrr/2低(絕對值小)。將在圖20(a)中在脈沖期施加在位線和字線的各個上的電壓和施加在各存儲器單元上的電壓的一個例子表示于表3。如表3所示，在本實施方式中，對任一個非選擇存儲器單元施加的電壓都是VP/3。(表3)<table>tableseeoriginaldocumentpage50</column></row><table>在存儲器陣列的規模較大的情況下，在對非選擇位線和非選擇字線施加中間電壓的情況下(圖22和表2)，流過副通路的電流不能夠忽略，產生寫入動作、讀出動作的可靠性降低等問題。在如本實施方式所示地控制非選擇位線和非選擇字線的電壓的情況下(圖20和表3)，與在非選擇位線和非選擇字線上施加中間電壓的情況相比，能夠減小流過副通路的電流，提高寫入動作、讀出動作的可靠性。圖23是表示在本發明的第一實施方式的電阻變化型存儲裝置中，在選擇位線和選擇字線上分別施加2V和0V的情況下的非選擇字線的電位與流過副通路的電流的合計值的關系的圖。該圖中表示了在一根位線上連接有32個存儲器單元的情況(情況1)、和在一根位線上連接有256個存儲器單元的情況(情況2)。如圖所示，非選擇字線的電位越接近2V，流過副通路的電流越小。相比于存儲器陣列的規模小的情況(情況1)，存儲器陣列的規模大的情況(情況2)下流過副通路的電流較大。在這種情況下，也能夠通過使施加在非選擇字線上的電壓更接近選擇位線的電位(2V)，減小流過副通路的電流，能夠提高寫入動作、讀出動作的可靠性。在圖23中，如果V1二+2V、V2=0V，則V3=+4/3V=+1.33V、V4=+2/3V=+0.66V，V3—V2=0.66V，因此滿足V3—V2<VF(VF二+0.8V)。另外，非選擇字線的電位越接近2V，流過非選擇字線和非選擇位線之間的電流越大，對非選擇電源(第三電源123和第四電源124)的負載越大。即，通過減小對選擇電源的負載以代替增大對非選擇電源的負載，能夠提高寫入動作和讀出動作的可靠性。〔變形例)在刪除模式和程序模式中，第一電源121第四電源124輸出的電壓可以不同。V4只要比(Vl+V2)/2大即可，V3只要比(Vl+V2)/2小即可。設電流抑制元件116的閾值(閾值電壓)為VF，優選滿足V1—V4<VF或者V3—V2<VF。更優選滿足V1—V4<VF并且V3一V2〈VF。V4的電壓越接近VI的電壓，流過連接施加有VI的配線和施加有V4的配線之間的副通路的電流越小。此外，同樣地，V3的電壓越接近V2的電壓，流過連接施加有V2的配線和施加有V3的配線之間的副通路的電流越小。在考慮將流過副通路的電流量削減到何種程度較為優選時，流過選擇單元的電流與陣列規模的關系是很重要的。對于流過選擇單元的電流量是何種程度(或者說需要)、陣列的規模能夠大到何種程度等元件特性和陣列設計，需要一些基準。在本實施方式的情況下，通過利用電流抑制元件的閾值VF，能夠進行存儲器單元特性的設計研究。此外，通過滿足(V1—V4)<VF、(V3—V2)<VF，能夠利用電流抑制元件的效果，極大地減少流過副通路的電流量(實質上為0)。如果利用VF，則能夠容易地實現最佳的陣列設計(考慮到讀出、寫入時的情況的陣列規模和其結構)。能夠可靠且高效地進行包括從存儲器單元到陣列的規模和結構的內容的設計，能夠實現更高性能且小面積的電阻變化型非易失性存儲裝置。特別是，能夠有效地抑制流過副通路的電流(漏電流)的影響，從而能夠在大容量的存儲器中穩定地進行寫入動作和讀出動作。另外，還能夠降低電力消耗。另外，可以如下所述決定電流抑制元件116的閾值。非選擇單元的電流優選是比選擇單元的電流充分小的電流。優選以非選擇單元的電流為選擇單元的十分之一以下，即非選擇單元的電流小至數量級不同的程度時的電流抑制元件的最大施加電壓為VF。例如，在非選擇單元的電流為選擇單元的電流的十分之一以下的情況下，VF能夠定位于非選擇單元電流成為選擇單元電流的十分之一時的端子間電壓。在使非選擇單元的電流為選擇單元的電流的百分之一以下的情況下，VF能夠定位于非選擇單元電流成為選擇單元電流的百分之一時的端子間電壓。將在各模式中第一電源121第四電源124輸出的電壓應該滿足的條件的其他例子表示于表4。〔表4)<table>tableseeoriginaldocumentpage53</column></row><table>表中，Ve和Vw是根據非易失性存儲元件129的特性決定的值。Vrr是比Vw充分小的值，調整電壓使得不會引起數據的誤寫入(電阻狀態的變化)。各電壓的相對的值(電壓的差)是很重要的，因此，可以在各個電壓上添加規定的電壓。例如，第二電源供給的第二電壓V2并非必需是0。在V2不為0的情況下，例如刪除模式中的VI是比V2十Ve大的值即可。也可以對圖1和圖2所示的本實施方式的電阻變化型存儲裝置中的存儲器陣列進行三維堆疊，從而形成多層化結構的電阻變化型存儲裝置。圖24是表示在本發明的第一實施方式的變形例中，多層化結構的電阻變化型存儲裝置所包括的存儲器陣列的結構的立體圖。如圖24所示，該電阻變化型存儲裝置具有疊層多個存儲器陣列而構成的多層化存儲器陣列，該存儲器陣列包括在未圖示的基板上相互平行地形成的多個下部配線112;在這些多個下部配線112的上方，在與該基板的主面平行的面內相互平行且與多個下部配線112立體交叉地形成的多個上部配線111;以及與這些多個下部配線112和多個上部配線111的立體交叉點對應設置成矩陣狀的多個存儲器單元110。在圖24所示的例子中，采用配線層為5層，配置在其立體交叉點上的非易失性存儲元件為四層的結構，當然也可以根據需要增減它們的層數。通過設置這樣構成的多層化存儲器陣列，能夠實現超大容量非易失性存儲器。如上所述，在由含有鉭氧化物的材料構成可變電阻層的情況下，能夠以低溫(20400°C)成膜可變電阻層。從而，即使通過上述那樣的工序形成層，也難以對在下層工序中形成的晶體管和硅化物等配線材料造成影響，能夠容易地實現多層化存儲器陣列。在設置多層化存儲器陣列的情況下，在不含有選擇存儲器單元的存儲器陣列的字線和位線上分別連接第三電壓源和第四電壓源中的任一個。第二電源122也可以是接地的電壓源。圖25是表示本發明的變形例的電阻變化型存儲裝置100'的結構的框圖。如圖所示，第二電源122被接地的電壓源122'(輸出0V的電壓的電壓源)置換。在這樣的結構中，V2=0V、V1=VP、V3=(2/3)XVP=(2/3)XVI、V4=(1/3)XVP二(1/3)XVI。在本變形例中，能夠得到與圖1的結構相同的效果，并且也能夠達到使電路結構簡單化的效果。在本實施方式中，優選可變電阻層114的材料為Ta氧化物，但是也可以使用其他材料。電壓和電流的方向、符號、絕對值等僅是例示，當然能夠進行各種變更。(第二實施方式)第二實施方式的電阻變化型存儲裝置與第一實施方式的電阻變化型存儲裝置不同的點是在非脈沖期施加在位線和字線上的電壓設定為中間電壓。圖26是表示本發明的第二實施方式的電阻變化型存儲裝置的概略結構的一個例子的框圖。如圖26所示，本實施方式的電阻變化型存儲裝置200在第一實施方式的電阻變化型存儲裝置100的電源電路119上添加了輸出第五電壓V5的第五電源140。進一步，第一實施方式的行譯碼器/驅動器103和列譯碼器/驅動器104被行譯碼器/驅動器141和列譯碼器/驅動器142置換。其他結構元素與第一實施方式相同，因此對與圖1共通的結構要素標注相同的符號和名稱，省略說明。第五電源140向行譯碼器/驅動器141和列譯碼器/驅動器142供給第五電壓V5。在本實施方式中，V5為中間電壓(Vl+V2)/2。第五電源140的結構能夠通過在與第一實施方式的第一電源121相同的結構中適當地調整基準電壓產生器輸出的電壓而實現，因此省略詳細說明。作為電壓的設定方法，例如能夠采用使用對電壓進行屏蔽調整的54電壓調整電路或使用對電壓進行熔絲調整的電壓調整電路等的公知的方法。圖27是表示本發明的第二實施方式中的行譯碼器/驅動器141的驅動器部分的電路結構的一個例子的電路圖。如圖所示，行譯碼器/驅動器141的驅動器部分是在行譯碼器/驅動器103的驅動器部分上添加了輸入來自行譯碼器(未圖示)的中間電壓選擇信號的中間電壓信號輸入線WLM1、WLM2、...、WLMm;與中間電壓信號輸入線WLM1、WLM2、...、WLMm分別連接的反相器WIM1、WIM2、...、WIMm;中間電壓供給線WVM;和將施加在中間電壓供給線WVM上的電壓輸入字線WL1、WL2、...、WLm的中間電壓選擇用開關元件WCM1、WCM2、...、WCMm。其他的結構要素與第一實施方式相同，因此，對與圖17共通的結構元素標注相同的符號和名稱，省略說明。從電源電路向中間電壓供給線WVM輸入中間電壓(V5)。中間電壓選擇用開關元件WCM1、WCM2、...、WCMm是CMOS型的開關元件，分別具有P溝道型晶體管143和N溝道型晶體管144。P溝道型晶體管143的柵電極分別通過反相器WIMl、WIM2、…、WIMm與中間電壓信號輸入線WLM1、WLM2、...、WLMm連接。N溝道型晶體管144的柵電極分別與中間電壓信號輸入線WLM1、WLM2、...、WLMm直接連接。P溝道型晶體管143和N溝道型晶體管144中的一方的主端子(漏電極或源電極)與中間電壓供給線WVM連接，另一方的主端子(源電極或漏電極)與字線WL1、WL2.....WLm連接。行譯碼器根據從地址輸入電路108輸入的行地址信號、從脈沖產生電路118輸入的電脈沖、和寫入電路105的控制，控制供給選擇信號輸入線WLS、非選擇信號輸入線WLD和中間電壓信號輸入線WLM的電位。即，在非脈沖期，供給選擇信號輸入線WLS和非選擇信號輸入線WLD的電壓為"L"，供給中間電壓信號輸入線WLM的電壓為"H"。在脈沖期，供給與選擇字線相對應的選擇信號輸入線WLS的電壓為"H"，供給與選擇字線相對應的非選擇信號輸入線WLD的電壓維持為"L"，供給與選擇字線相對應的中間電壓信號輸入線WLM的電壓為"L"。供給與非選擇字線相對應的選擇信號輸入線WLS的電壓維持為"L"，供給與非選擇字線相對應的非選擇信號輸入線WLD的55電壓為"H"，供給與非選擇字線相對應的中間電壓信號輸入線WLM的電壓為"L"。通過這樣的結構，在非脈沖期，中間電壓選擇用開關WCM為ON，選擇用開關元件WCS和非選擇用開關元件WCD為OFF。結果，在全部的字線上連接第五電源140，施加中間電壓。在脈沖期，關于選擇字線，對應的選擇用開關元件WCS為ON，對應的非選擇用開關元件WCD和中間電壓選擇用開關元件WCM為OFF。結果，通過選擇用開關元件WCS向選擇字線施加選擇電壓(VI或V2)。在脈沖期，關于非選擇字線，對應的選擇用開關元件WCS和中間電壓選擇用開關WCM為OFF，對應的非選擇用開關元件WCD為ON。結果，通過非選擇用開關元件WCD向非選擇字線施加非選擇電壓(V3或V4)。圖28是表示本發明的第二實施方式中的列譯碼器/驅動器142的驅動器部分的電路結構的一個例子的電路圖。如圖所示，列譯碼器/驅動器142的驅動器部分是在列譯碼器/驅動器104的驅動器部分上添加了輸入來自列譯碼器(未圖示)的中間電壓選擇信號的中間電壓信號輸入線BLM1、BLM2、...、BLMm;與中間電壓信號輸入線BLM1、BLM2、…、BLMm分別連接的反相器BIMl、BIM2、...、BIMm;中間電壓供給線BVM;和將施加在中間電壓供給線BVM上的電壓輸入位線BL1、BL2、...、BLm的中間電壓選擇用開關元件BCM1、BCM2、...、BCMm。其他的結構要素與第一實施方式相同，因此，對與圖18共通的結構要素標注相同的符號和名稱，省略說明。從電源電路向中間電壓供給線BVM輸入中間電壓(V5)。中間電壓選擇用開關元件BCM1、BCM2、...、BCMm是CMOS型的開關元件，分別具有P溝道型晶體管145和N溝道型晶體管146。P溝道型晶體管145的柵電極分別通過反相器BIM1、BIM2、...、BIMm與中間電壓信號輸入線BLM1、BLM2、...、BLMm連接。N溝道型晶體管146的柵電極分別與中間電壓信號輸入線BLM1、BLM2.....BLMm直接連接。P溝道型晶體管145和N溝道型晶體管146中的一方的主端子(漏電極或源電極)與中間電壓供給線BVM連接，另一方的主端子(源電極或漏電極)與位線BL1、BL2、...、BLm連接。列譯碼器根據從地址輸入電路108輸入的列地址信號、從脈沖產生電路118輸入的脈沖、和寫入電路105的控制，控制供給選擇信號輸入線BLS、非選擇信號輸入線BLD和中間電壓信號輸入線BLM的電位。即，在非脈沖期，供給選擇信號輸入線BLS和非選擇信號輸入線BLD的電壓為"L"，供給中間電壓信號輸入線BLM的電壓為"H"。在脈沖期，供給與選擇位線相對應的選擇信號輸入線BLS的電壓為"H"，供給與選擇位線相對應的非選擇信號輸入線BLD的電壓維持為"L"，供給與選擇位線相對應的中間電壓信號輸入線BLM的電壓為"L"。供給與非選擇位線相對應的選擇信號輸入線BLS的電壓維持為"L"，供給與非選擇位線相對應的非選擇信號輸入線BLD的電壓為"H"，供給與非選擇位線相對應的中間電壓信號輸入線BLM的電壓為"L"。通過這樣的結構，在非脈沖期，中間電壓選擇用開關BCM為ON，選擇用幵關元件BCS和非選擇用開關元件BCD為OFF。結果，在全部的位線上連接第五電源150，施加中間電壓。在脈沖期，關于選擇位線，對應的選擇用開關元件BCS為ON，對應的非選擇用開關元件BCD和中間電壓選擇用開關WCM為OFF。結果，通過選擇用開關元件BCS向選擇位線施加選擇電壓(V1或V2)。在脈沖期，關于非選擇位線，對應的選擇用開關元件BCS和中間電壓選擇用開關BCM為OFF，對應的非選擇用開關元件BCD為ON。結果，通過非選擇用開關元件BCD向非選擇位線施加非選擇電壓(V3或V4)。在脈沖期的選擇字線上施加VI時(刪除模式和讀出模式)，在脈沖期的選擇位線上施加V2，在非脈沖期的全部字線和非脈沖期的全部位線上施加中間電壓，在脈沖期的非選擇字線上施加V3，在脈沖期的非選擇位線上施加V4。在脈沖期的選擇字線上施加V2時(程序模式)，在脈沖期的選擇位線上施加VI，在非脈沖期的全部字線和非脈沖期的全部位線上施加中間電壓，在脈沖期的非選擇字線上施加V4，在脈沖期的非選擇位線上施加V3。圖29是表示在本發明的第二實施方式中，施加在字線和位線上的電壓的一個例子的時序圖，圖29(a)(d)分別表示各動作模式，圖29(a)表示刪除模式，圖29(b)表示程序模式，圖29(c)表示讀出模式，圖29(d)表示備用模式。如圖所示，在本實施方式的電阻變化型存儲裝置200中，在刪除模式、程序模式、讀出模式中的每一個模式中，在脈沖期，與第一實施方式相同，在選擇存儲器單元上施加士VP或Vrr的電壓，另一方面，在非選擇存儲器單元上僅施加絕對值比VP/2或Vrr/2小的電壓，能夠提高寫入動作和讀出動作的可靠性。進而，在本實施方式中，在非脈沖期，全部的位線和字線的定位維持為中間電壓。結果，能夠抑制在非脈沖期流過存儲器單元的電流，降低電力消耗。(第三實施方式)第三實施方式的電阻變化型存儲裝置與第一實施方式的電阻變化型存儲裝置不同的是在脈沖期，與非選擇位線和非選擇字線連接的非選擇用開關元件被進行高阻抗控制。裝置的結構與圖1圖19所示相同，對共通的結構要素標注相同的符號和名稱，省略說明。行譯碼器根據從地址輸入電路108輸入的行地址信號、從脈沖產生電路118輸入的脈沖、鄰寫入電路105的控制，控制供給選擇信號輸入線WLS和非選擇信號輸入線WLD的電位。即，在非脈沖期，供給選擇信號輸入線WLS的電壓為"L"，供給非選擇信號輸入線WLD的電壓為"H"。在脈沖期，供給與選擇字線相對應的選擇信號輸入線WLS的電壓為"H"，供給與選擇字線相對應的非選擇信號輸入線WLD的電壓為"L"。另一方面，供給與非選擇字線相對應的選擇信號輸入線WLS的電壓維持為"L"，供給與非選擇字線相對應的非選擇信號輸入線WLD的電壓被控制為非選擇用開關元件WCD成為高阻抗狀態(比成為完全導通狀態的"H"低的電壓)的值。通過這樣的結構，在非脈沖期，非選擇用開關元件WCD為ON，選擇用開關元件WCS為OFF。結果，在全部字線上施加非選擇電壓(V3或V4)。在脈沖期，關于選擇字線，對應的選擇用開關元件WCS為ON，對應的非選擇用開關元件WCD為OFF。結果，通過選擇用開關元件WCS向選擇字線施加選擇電壓(VI或V2)。在脈沖期，關于非選擇字線，對應的選擇用開關元件WCS維持為OFF，另一方面，對應的非選擇用開關元件WCD成為高阻抗狀態。結果，通過非選擇用開關元件WCD向非選擇字線施加非選擇電壓(V3或V4)，但幾乎沒有電58流流過。列譯碼器根據從地址輸入電路108輸入的列地址信號、從脈沖產生電路118輸入的脈沖、和寫入電路105的控制，控制供給選擇信號輸入線BLS和非選擇信號輸入線BLD的電位。即，在非脈沖期，供給選擇信號輸入線BLS的電壓為"L"，供給非選擇信號輸入線BLD的電壓為"H"。在脈沖期，供給與選擇位線相對應的選擇信號輸入線BLS的電壓為"H"，供給與選擇位線相對應的非選擇信號輸入線BLD的電壓為"L"。另一方面，供給與非選擇位線相對應的選擇信號輸入線BLS的電壓維持為"L"，供給與非選擇位線相對應的非選擇信號輸入線BLD的電壓被控制為非選擇用開關元件WCD成為高阻抗狀態(比構成完全導通狀態的"H"低的電壓)的值。通過這樣的結構，在非脈沖期，非選擇用開關元件BCD為ON，選擇用開關元件BCS為OFF。結果，在全部位線上施加非選擇電壓(V3或V4)。在脈沖期，關于選擇位線，對應的選擇用開關元件BCS為ON，對應的非選擇用開關元件BCD為OFF。結果，通過選擇用幵關元件BCS向選擇位線施加選擇電壓(V1或V2)。在脈沖期，關于非選擇位線，對應的選擇用開關元件BCS維持為OFF，另一方面，對應的非選擇用開關元件BCD成為高阻抗狀態。結果，通過非選擇用開關元件BCD向非選擇位線施加非選擇電壓(V3或V4)，但幾乎沒有電流流過。在脈沖期的選擇字線上施加VI時(刪除模式和讀出模式)，在脈沖期的選擇位線上施加V2，在非脈沖期的全部字線和脈沖期的非選擇字線上施加V3，在非脈沖期的全部位線和脈沖期的非選擇位線上施加V4。在脈沖期的選擇字線上施加V2時(程序模式)，在脈沖期的選擇位線上施加VI，在非脈沖期的全部字線和脈沖期的非選擇字線上施加V4，在非脈沖期的全部位線和脈沖期的非選擇位線上施加V3。圖30是表示在本發明的第三實施方式中施加在字線和位線上的電壓的一個例子的時序圖，圖30(a)(d)分別表示各動作模式，圖30(a)表示刪除模式，圖30(b)表示程序模式，圖30(c)表示讀出模式，圖30(d)表示備用模式。如圖所示，在本實施方式的電阻變化型存儲裝置中，在刪除模式、59程序模式、讀出模式中的每一個模式中，在脈沖期，與第一實施方式同樣，在選擇存儲器單元上施加士VP或Vrr的電壓，另一方面，在非選擇存儲器單元上僅施加絕對值比VP/2或Vrr/2小的電壓，能夠提高寫入動作和讀出動作的可靠性。進一步，在本實施方式中，在脈沖期，與非選擇位線和非選擇字線相對應的選擇用開關元件為OFF,并且非選擇用開關元件被進行高阻抗控制。結果，能夠抑制在脈沖期流過非選擇存儲器單元的電流，降低電力消耗。根據以上的說明，本領域的技術人員能夠明確本發明的大量改良和其他實施方式。因此，上述說明僅應該被解釋為例示，其目的在于對本領域的技術人員說明實施本發明的最佳的實施方式。在不脫離本發明的精神的范圍內，能夠對其結構和/或功能的詳細內容進行實質性變更。工業上的可利用性本發明的電阻變化型存儲裝置作為能夠提高寫入動作和讀出動作的可靠性的電阻變化型存儲裝置是有用的。權利要求1.一種電阻變化型存儲裝置，其特征在于，包括存儲器陣列，其包括在第一平面內相互平行地形成的多個第一配線；在與所述第一平面平行的第二平面內相互平行且與所述多個第一配線立體交叉地形成的多個第二配線；與所述多個第一配線和所述多個第二配線的立體交叉點的各個對應設置、并且具有電阻值根據施加在對應的第一配線與對應的第二配線之間的電信號可逆地變化的可變電阻層的非易失性存儲元件；和與各個所述立體交叉點對應設置并與所述可變電阻層串聯連接的電流抑制元件，在第一配線或第二配線上施加第一電壓的第一電壓源；在第一配線或第二配線上施加第二電壓的第二電壓源；在第一配線或第二配線上施加第三電壓的第三電壓源；和在第一配線或第二配線上施加第四電壓的第四電壓源，其中，所述可變電阻層具有下述特性在處于高電阻狀態的情況下，在其兩端施加作為規定的電壓的低電阻化電壓時，從高電阻狀態向低電阻狀態變化；在處于低電阻狀態的情況下，在其兩端施加作為具有與所述低電阻化電壓不同的極性的規定的電壓的高電阻化電壓時，從低電阻狀態向高電阻狀態變化，所述電流抑制元件具有非線性且雙向的電流特性，即，如果在其兩端施加的電壓的絕對值超過閾值VF則電阻值急劇減少，并且，電流與該施加的電壓的極性相對應地雙向流動，在設第一～第四電壓分別為V1～V4，以V5＝(V1+V2)/2作為第五電壓V5時，滿足V2≤V3＜V5＜V4≤V1，并且滿足(V1-V4)＜VF或(V3-V2)＜VF，該電阻變化型存儲裝置包括構成為相對于作為應該寫入數據或應該讀出數據的非易失性存儲元件的選擇非易失性存儲元件進行以下的A和B的動作的控制裝置，A在與選擇非易失性存儲元件相對應的第一配線上連接第一電壓源，在與選擇非易失性存儲元件相對應的第二配線上連接第二電壓源，在與選擇非易失性存儲元件不對應的第一配線上連接第三電壓源，在與選擇非易失性存儲元件不對應的第二配線上連接第四電壓源；B在與選擇非易失性存儲元件相對應的第二配線上連接第一電壓源，在與選擇非易失性存儲元件相對應的第一配線上連接第二電壓源，在與選擇非易失性存儲元件不對應的第二配線上連接第三電壓源，在與選擇非易失性存儲元件不對應的第一配線上連接第四電壓源。2.如權利要求l所述的電阻變化型存儲裝置，其特征在于進一步設置有根據所述控制裝置的控制輸出電脈沖的脈沖產生電路，所述控制裝置在所述脈沖產生電路輸出電脈沖的期間進行所述A或B的動作，在所述脈沖產生電路輸出電脈沖的期間進行所述A的動作的情況下，在所述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線上連接第三電壓源，在全部的第二配線上連接第四電壓源，在所述脈沖產生電路輸出電脈沖的期間進行所述B的動作的情況下，在所述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線上連接第四電壓源，在全部的第二配線上連接第三電壓源。3.如權利要求l所述的電阻變化型存儲裝置，其特征在于進一步設置有根據所述控制裝置的控制輸出電脈沖的脈沖產生電路；和施加所述第五電壓的第五電壓源，所述控制裝置在所述脈沖產生電路輸出電脈沖的期間進行所述A或B的動作，在所述脈沖產生電路不輸出電脈沖的期間，在全部的第一配線和全部的第二配線上連接第五電壓源。4.如權利要求l所述的電阻變化型存儲裝置，其特征在于進一步設置有根據所述控制裝置的控制輸出電脈沖的脈沖產生電路；用于使第一配線擇一地與第三電壓源和第四電壓源連接的第一非選擇用開關元件；以及用于使第二配線擇一地與第三電壓源和第四電壓源連接的第二非選擇用開關元件，所述控制裝置在所述脈沖產生電路輸出電脈沖的期間進行所述A或B的動作，同時將與選擇非易失性存儲元件不對應的第一非選擇用開關元件和與選擇非易失性存儲元件不對應的第二非選擇用開關元件控制為高阻抗狀態，在所述脈沖產生電路輸出電脈沖的期間進行所述A的動作的情況下，在所述脈沖產生電路不輸出電脈沖的期間，控制第一非選擇用開關元件在全部的第一配線上連接第三電壓源，控制第二非選擇用開關元件在全部的第二配線上連接第四電壓源，在所述脈沖產生電路輸出電脈沖的期間進行所述B的動作的情況下，在所述脈沖產生電路不輸出電脈沖的期間，控制第一非選擇用開關元件在全部的第一配線上連接第四電壓源，控制第二非選擇用開關元件在全部的第二配線上連接第三電壓源。5.如權利要求l所述的電阻變化型存儲裝置，其特征在于VI與V2的電壓差的絕對值比用于使所述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使所述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均大，所述控制裝置在刪除模式中，對應該寫入數據的全部非易失性存儲元件進行所述A的動作和所述B的動作中的任一個。6.如權利要求l所述的電阻變化型存儲裝置，其特征在于VI與V2的電壓差的絕對值比用于使所述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使所述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均大，所述控制裝置在程序模式中，對應該寫入數據的全部非易失性存儲元件進行所述A的動作和所述B的動作中的任一個。7.如權利要求l所述的電阻變化型存儲裝置，其特征在于VI與V2的電壓差的絕對值比用于使所述非易失性存儲元件從高電阻狀態向低電阻狀態變化所需要的電壓的絕對值和用于使所述非易失性存儲元件從低電阻狀態向高電阻狀態變化所需要的電壓的絕對值中的任一個均小，所述控制裝置在讀出模式中，對應該讀出數據的全部非易失性存儲元件進行所述A的動作和所述B的動作中的任一個。8.如權利要求l所述的電阻變化型存儲裝置，其特征在于第一電壓源、第二電壓源、第三電壓源和第四電壓源分別能夠擇一地輸出多個電壓。9.如權利要求l所述的電阻變化型存儲裝置，其特征在于第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有多個電壓產生器。10.如權利要求l所述的電阻變化型存儲裝置，其特征在于-所述第二電壓源為輸出0V的電壓源。11.如權利要求l所述的電阻變化型存儲裝置，其特征在于所述控制裝置在備用模式中將第一電壓VI、第二電壓V2、第三電壓V3和第四電壓V4控制為相等的值。12.如權利要求l所述的電阻變化型存儲裝置，其特征在于VI和V2被設定為使得施加在所述可變電阻層上的電壓的絕對值，在使所述可變電阻層從低電阻狀態向高電阻狀態變化時比在使所述可變電阻層從高電阻狀態向低電阻狀態變化時更大。13.如權利要求l所述的電阻變化型存儲裝置，其特征在于V1和V2被設定為使得(V1—V2)的絕對值，在使所述可變電阻層從低電阻狀態向高電阻狀態變化時比在使所述可變電阻層從高電阻狀態向低電阻狀態變化時更大。14.如權利要求l所述的電阻變化型存儲裝置，其特征在于所述可變電阻層至少含有鉭氧化物，在將該鉭氧化物表示為TaOx的情況下，滿足0.8《x《1.9。15.如權利要求l所述的電阻變化型存儲裝置，其特征在于所述電流抑制元件具有電流抑制層，所述電流抑制層由SiNx構成，其中0.2《x《0.7。16.如權利要求l所述的電阻變化型存儲裝置，其特征在于-所述存儲器陣列疊層有多個。17.如權利要求l所述的電阻變化型存儲裝置，其特征在于第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有對輸出電壓進行掩蔽調整的電壓調整電路。18.如權利要求1所述的電阻變化型存儲裝置，其特征在于第一電壓源、第二電壓源、第三電壓源和第四電壓源分別具有對輸出電壓進行熔絲調整的電壓調整電路。19.一種電阻變化型存儲裝置的控制方法，其特征在于該電阻變化型存儲裝置包括存儲器陣列，該存儲器陣列包括在第一平面內相互平行地形成的多個第一配線；在與所述第一平面平行的第二平面內相互平行且與所述多個第一配線立體交叉地形成的多個第二配線；以及與所述多個第一配線和所述多個第二配線的立體交叉點的各個對應設置的非易失性存儲元件，在以應該寫入數據或應該讀出數據的非易失性存儲元件作為選擇非易失性存儲元件時，在與選擇非易失性存儲元件相對應的第一配線上施加第一電壓，在與選擇非易失性存儲元件相對應的第二配線上施加第二電壓，在與選擇非易失性存儲元件不對應的第一配線上施加第三電壓，在與選擇非易失性存儲元件不對應的第二配線上施加第四電壓，設第一第四電壓分別為V1V4，以V5=(Vl+V2)/2作為第五電壓V5，滿足V2《V3〈V5禾QV5<V4《V1。全文摘要本發明提供電阻變化型存儲裝置，該電阻變化型存儲裝置(100)具有與各可變電阻層(114)串聯連接并且閾值電壓為VF的電流抑制元件(116)，在數據的寫入或讀出時，在與選擇非易失性存儲元件對應的第一配線(WL)上施加第一電壓V1，在與選擇非易失性存儲元件對應的第二配線(BL)上施加第二電壓V2，在與選擇非易失性存儲元件不對應的第一配線(WL)上施加第三電壓V3，在與選擇非易失性存儲元件不對應的第二配線(BL)上施加第四電壓V4，以V5＝(V1+V2)/2作為第五電壓V5，滿足V2≤V3＜V5和V5＜V4≤V1，并且滿足(V1-V4)＜VF或(V3-V2)＜VF。文檔編號G11C13/00GK101542632SQ200880000558公開日2009年9月23日申請日期2008年5月15日優先權日2007年6月1日發明者東亮太郎,島川一彥,藤井覺申請人:松下電器產業株式會社