抑制寄生電荷積累的非易失性存儲(chǔ)器件及其操作方法

專利名稱：抑制寄生電荷積累的非易失性存儲(chǔ)器件及其操作方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及集成電路存儲(chǔ)器件，且更具體地涉及非易失性存儲(chǔ)器 件以及操作非易失性存儲(chǔ)器件的方法。
背景技術(shù)：
一類非易失性存儲(chǔ)器件包括電可擦除可編程只讀存儲(chǔ)器 (EEPROM)，其可用在包括嵌入式應(yīng)用和大容量存儲(chǔ)應(yīng)用的很多應(yīng) 用中。在典型的嵌入式應(yīng)用中，例如在可能需要快速隨機(jī)存取讀取時(shí) 間的情況下，EEPROM器件可用于在個(gè)人計(jì)算機(jī)或移動(dòng)電話中提供代 碼存儲(chǔ)。典型的大容量存儲(chǔ)應(yīng)用包括需要高容量和低成本的存儲(chǔ)卡應(yīng) 用。
一種類別的EEPROM器件包括NAND型快閃存儲(chǔ)器，其可以對(duì) 其他形式的非易失性存儲(chǔ)器提供低成本和高容量替選物。圖1A示出在 其中具有多個(gè)NAND型串的傳統(tǒng)快閃存儲(chǔ)陣列10。這些NAND型串中 的每個(gè)包括多個(gè)EEPROM單元，其可與各個(gè)偶數(shù)和奇數(shù)位線(BL0_e、 BL0—o、、 BLn_e、 BLn_o)相關(guān)聯(lián)。這些位線連接到其中具有多個(gè) 緩沖電路(PB0、…、PBn)的頁(yè)緩沖器12。每個(gè)EEPROM單元都包 括浮置柵電極(或者電荷俘獲層)和電連接到各個(gè)字線(WL0、WL1、…、 WLn)的控制柵電極。在讀取和編程操作期間通過(guò)將串選擇線(SSL) 驅(qū)動(dòng)為邏輯1電壓來(lái)使能對(duì)每個(gè)NAND串的存取。每個(gè)NAND串也包 括各個(gè)接地選擇晶體管，其電連接到接地選擇線(GSL)。如圖IB中所示，在圖1A的快閃存儲(chǔ)陣列10中的EEPROM單元 可以是支持單編程狀態(tài)的單元。僅支持單編程狀態(tài)的EEPROM單元通 常被稱作單電平單元(SLC)。特別是，SLC可支持可將其處理為邏輯 1存儲(chǔ)值的擦除狀態(tài)和可將其處理為邏輯O存儲(chǔ)值的編程狀態(tài)。當(dāng)被擦 除時(shí)SLC可具有負(fù)的閾值電壓(Vth)(例如一3V〈VtlK: — lV)以及 當(dāng)被編程時(shí)其可具有正的閾值電壓(例如lV<Vth<3V)。該編程狀 態(tài)可通過(guò)將位線BL設(shè)置為0值(例如0伏特)、將編程電壓(Vpgm) 施加到所選EEPROM單元以及將通過(guò)電壓(Vpass)施加到該串中未 選擇的EEPROM單元來(lái)實(shí)現(xiàn)，如圖1C中所示。此外，在編程期間， NAND串可通過(guò)將正電壓(例如電源電壓Vdd)施加到串選擇線(SSL) 以及將接地電壓(例如0伏特)施加到接地選擇線(GSL)來(lái)使能。
此外，EEPROM單元的編程狀態(tài)或擦除狀態(tài)可通過(guò)對(duì)所選單元執(zhí) 行讀取操作來(lái)檢測(cè)。如圖1D中所示，NAND串當(dāng)所選單元處于擦除狀 態(tài)以及所選字線電壓(例如0伏特)大于所選單元的閾值電壓時(shí)將進(jìn) 行操作以放電預(yù)充電的位線BL。但是，當(dāng)所選單元處于編程狀態(tài)時(shí)， 由于所選字線電壓(例如0伏特)小于所選單元的閾值電壓及所選單 元保持"關(guān)斷"，所以對(duì)應(yīng)的NAND串將為預(yù)充電位線BL提供開(kāi)路。 NAND型快閃存儲(chǔ)的其他方面在11月(1997) ， IEEE Journal of Solid-State Cirtuits， Vol32,No.ll,pp1748—1757， Jung等人的題目為"A 3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology(使用NAND快閃存儲(chǔ)技術(shù)的A 3.3伏 特單電源16 — Mb非易失性虛擬DRAM)"論文中公開(kāi)，其公開(kāi)內(nèi)容通 過(guò)引用結(jié)合于此。
圖2A是傳統(tǒng)電荷俘獲快閃(CTF)存儲(chǔ)陣列10'的電路示意圖， 該快閃存儲(chǔ)陣列在其中具有電耦合到各個(gè)位線BL()-BLm的電荷俘獲存 儲(chǔ)單元的多個(gè)NAND型串。陣列IO'中的每個(gè)NAND型串包括串選擇 晶體管、多個(gè)存儲(chǔ)單元晶體管以及接地選擇晶體管。串選擇晶體管響應(yīng)在串選擇線SSL上所提供的串選擇信號(hào)以及接地選擇晶體管響應(yīng)在
接地選擇線GSL上所提供的接地選擇信號(hào)。接地選擇晶體管的源極端 子連接到共用源極線CSL，其以接地參考電勢(shì)(例如GND二Vss二O伏 特)偏置，以及串選擇晶體管的漏端子連接到各個(gè)位線。在陣列10'內(nèi) 的每行存儲(chǔ)單元晶體管電耦合到對(duì)應(yīng)的字線(示出為WL()-WLJ 。
圖2B是在陣列10'內(nèi)的晶體管的NAND型串的橫截面圖。這些晶 體管形成在半導(dǎo)體區(qū)域110內(nèi)，其可以是半導(dǎo)體襯底內(nèi)的P阱區(qū)(PW)。 該半導(dǎo)體區(qū)域110與晶體管源/漏區(qū)140形成整流結(jié)。該多層電荷俘 獲層120提供在半導(dǎo)體區(qū)110的表面上。該多層電荷俘獲層120包括 遂道層122、電荷存儲(chǔ)層124以及阻擋層126。正如所示出的，串選擇 線、接地選擇線以及字線可以被形成為在多層電荷俘獲層120上延伸 的金屬化圖案130。在每個(gè)NAND型串內(nèi)的串選擇晶體管和接地選擇 晶體管可被配置成如Lee等人的題目為"Method of Fabricating A Non-Volatile Memory Device With a String Select Gate(制造具有串選擇 柵的非易失性存儲(chǔ)器件的方法)"的美國(guó)專利6，881，626的圖2、 5 — 6 和10中所公開(kāi)的，其公幵內(nèi)容通過(guò)引用結(jié)合于此。
層間絕緣層145提供在金屬化圖案130上。該層間絕緣層145可 被圖案化以在其中限定暴露串選擇晶體管的對(duì)應(yīng)的漏區(qū)140的位線開(kāi) 口。這些開(kāi)口填充有位線塞150，其電連接到對(duì)應(yīng)的位線BL。類似地， 可以是多個(gè)絕緣層的復(fù)合的層間絕緣層145包括共用源極線CSL，所 述公共源極線CSL電連接到在存儲(chǔ)陣列IO'內(nèi)的接地選擇晶體管的對(duì) 應(yīng)的源區(qū)140。 CTF存儲(chǔ)陣列l(wèi)O'的這些和其他方面也在Lee等人的美 國(guó)專利No.6,774,433中公開(kāi)，其公開(kāi)內(nèi)容通過(guò)引用結(jié)合于此。電荷俘 獲快閃(CTF)存儲(chǔ)單元也在Kang等人的美國(guó)專利No.7,126,185以及 Sim等人的美國(guó)專利公開(kāi)No.2006/0171209中公開(kāi)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實(shí)施例操作非易失性存儲(chǔ)器件的方法通過(guò)在快閃擦除操作期間減小邊緣場(chǎng)強(qiáng)度抑制在電荷俘獲層內(nèi)的寄生電荷積累。根據(jù) 這些實(shí)施例中的一些，操作電荷俘獲非易失性存儲(chǔ)器件的方法包括， 通過(guò)選擇性地擦除第一串非易失性存儲(chǔ)單元中的第一多個(gè)非易失性存 儲(chǔ)單元以及隨后選擇性地擦除第一串非易失性存儲(chǔ)單元中與第一多個(gè) 非易失性存儲(chǔ)單元相交替的第二多個(gè)非易失性存儲(chǔ)單元，來(lái)擦除第一
串非易失性存儲(chǔ)單元(例如電荷俘獲存儲(chǔ)單元的NAND型串)的操作。 特別是，順序的擦除操作可包括在抑制擦除第二多個(gè)非易失性存儲(chǔ)單 元的阻斷條件下，在偏置第二多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦除第一 多個(gè)非易失性存儲(chǔ)單元。該操作組合之后在抑制擦除第一多個(gè)非易失 性存儲(chǔ)單元的阻斷條件下在偏置第一多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦 除第二多個(gè)非易失性存儲(chǔ)單元。
根據(jù)本發(fā)明的另一實(shí)施例，第一串非易失性存儲(chǔ)單元設(shè)置在第一 導(dǎo)電類型(例如口袋型p阱區(qū))的半導(dǎo)體阱區(qū)中，以及擦除第一多個(gè) 非易失性存儲(chǔ)單元包括以不同電壓偏置與第一和第二多個(gè)非易失性存 儲(chǔ)單元相關(guān)聯(lián)的字線，使得與第一多個(gè)非易失性存儲(chǔ)單元相關(guān)聯(lián)的字 線和半導(dǎo)體阱區(qū)之間的電壓差大于與第二多個(gè)非易失性存儲(chǔ)單元相關(guān)
聯(lián)的字線和半導(dǎo)體阱區(qū)之間的電壓差。
本發(fā)明的又一實(shí)施例包括其中具有電荷俘獲存儲(chǔ)單元陣列的非易 失性存儲(chǔ)器件。該電荷俘獲存儲(chǔ)單元陣列電耦合到在陣列中電荷俘獲 存儲(chǔ)單元的對(duì)應(yīng)溝道區(qū)上方延伸的多個(gè)功能字線，以及分別在對(duì)應(yīng)的
功能字線對(duì)之間延伸的多個(gè)虛擬字線。特別是，虛擬字線可與陣列中 電荷俘獲存儲(chǔ)單元對(duì)應(yīng)的源/漏區(qū)相反地延伸。這些實(shí)施例也包括被 配置成在擦除非易失性存儲(chǔ)單元陣列的操作期間，分別以不相同的擦 除電壓和阻斷電壓驅(qū)動(dòng)多個(gè)功能字線和多個(gè)虛擬字線的字線驅(qū)動(dòng)器。 在本發(fā)明的替選實(shí)施例中，多個(gè)虛擬字線可被配置成相對(duì)于功能字線
電"浮置"。
本發(fā)明的另外實(shí)施例包括通過(guò)以第一電壓偏置與第一電荷俘獲存
10儲(chǔ)單元相關(guān)聯(lián)的第一字線擦除串內(nèi)的至少第一電荷俘獲存儲(chǔ)單元的方 法，該第一電壓具有足以建立或超出第一字線和第一電荷俘獲存儲(chǔ)單 元的溝道區(qū)之間的臨界擦除電壓的量值。偏置第一字線的步驟與以較 低量值的第二電壓偏置與第二電荷俘獲存儲(chǔ)單元相關(guān)聯(lián)的第二字線同 時(shí)執(zhí)行，該第二電荷俘獲存儲(chǔ)單元與第一電荷俘獲存儲(chǔ)單元直接鄰近 延伸。該第二電壓不足以建立第二電荷俘獲存儲(chǔ)單元的第二字線和溝 道區(qū)之間的臨界擦除電壓。在這些同時(shí)發(fā)生的步驟之后，執(zhí)行操作以 通過(guò)在以第二電壓偏置第一字線的同時(shí)以第一電壓偏置第二字線來(lái)擦 除第二電荷俘獲存儲(chǔ)單元。


圖1A是其中具有EEPROM單元的NAND型串的傳統(tǒng)非易失性存 儲(chǔ)器件的電路示意圖IB是示出根據(jù)現(xiàn)有技術(shù)被擦除和被編程EEPROM單元的相關(guān) 閾值電壓的圖1C是示出編程偏置條件的EEPROM單元的NAND型串的電路 示意圖ID示出根據(jù)現(xiàn)有技術(shù)在從被擦除EEPROM單元和被編程 EEPROM單元中讀取數(shù)據(jù)的操作期間NAND型串中的電流；
圖2A是其中具有電荷俘獲存儲(chǔ)單元的多個(gè)NAND型串的傳統(tǒng)存 儲(chǔ)陣列電路示意圖2B是通過(guò)圖2A示出的電荷俘獲存儲(chǔ)單元的NAND型串的橫截
面圖3A是示出在編程存儲(chǔ)單元的操作期間在存儲(chǔ)單元電荷俘獲層 內(nèi)的電子積累的電荷俘獲存儲(chǔ)單元的一部分NAND型串的橫截面圖3B是示出擦除NAND型串的操作前一半時(shí)間的電荷俘獲存儲(chǔ) 單元的一部分NAND型串的橫截面圖3C是示出擦除NAND型串的操作后一半時(shí)間的電荷俘獲存儲(chǔ) 單元的一部分NAND型串的橫截面圖4A—4F是示出在擦除CTF存儲(chǔ)單元NAND型串的操作期間的字線和P阱偏置條件的時(shí)序圖5A是根據(jù)本發(fā)明的實(shí)施例其中具有電荷俘獲快閃(CTF)存儲(chǔ) 單元的多個(gè)NAND型串的存儲(chǔ)陣列電路示意圖5B是圖5A示出的CTF存儲(chǔ)單元的NAND型串的橫截面圖6A是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器件的框圖6B是示出圖6A的電壓產(chǎn)生器實(shí)施例的框圖6C是示出圖6A的電壓產(chǎn)生器實(shí)施例的框圖7A是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)卡的框圖7B是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)系統(tǒng)的框圖。
具體實(shí)施例方式
現(xiàn)在將參考附圖更加全面地描述本發(fā)明，附圖中示出了本發(fā)明的 優(yōu)選實(shí)施例。但是，本發(fā)明可體現(xiàn)為很多不同的形式且不理解為其限 于在此列出的實(shí)施例；而是，提供這些實(shí)施例以使本公開(kāi)更加全面和 透徹，且將本發(fā)明的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。相似的附圖標(biāo) 記表示相似的元件。
現(xiàn)在參考圖3A — 3C，本發(fā)明的第一實(shí)施例包括，通過(guò)選擇性地擦 除第一串中的第一多個(gè)非易失性存儲(chǔ)單元以及隨后選擇性地擦除第一 串中的第二多個(gè)非易失性存儲(chǔ)單元，來(lái)擦除非易失性存儲(chǔ)單元(例如 CTF存儲(chǔ)單元)的第一NAND型串的操作。第二多個(gè)非易失性存儲(chǔ)單 元可以以偶數(shù)一奇數(shù)順序與第一多個(gè)非易失性存儲(chǔ)單元交替。如圖3B 一3C中所示，順序擦除操作可包括在抑制擦除第二多個(gè)非易失性存儲(chǔ) 單元的阻斷狀態(tài)下在偏置第二多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦除第一
多個(gè)非易失性存儲(chǔ)單元。該操作組合之后在抑制擦除第一多個(gè)非易失 性存儲(chǔ)單元的阻斷狀態(tài)下在偏置第一多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦
除第二多個(gè)非易失性存儲(chǔ)單元。
特別地，圖3A示出在編程所選CTF存儲(chǔ)單元的傳統(tǒng)操作期間在 所選CTF存儲(chǔ)單元的電荷存儲(chǔ)層124中的電子積累。如所示出的，通過(guò)以足夠大的編程電壓(VPGM)偏置所選CTF存儲(chǔ)單元的字線130 (WLSEL)以及以預(yù)定電壓(例如Vpw二0伏特)偏置P阱區(qū)110，電 子(e)從CTF存儲(chǔ)單元的溝道區(qū)(例如P阱區(qū)110)傳送到對(duì)應(yīng)的電 荷存儲(chǔ)層124。與這些操作同時(shí)地，用通過(guò)電壓VpAss偏置NAND型串 內(nèi)剩余未選CTF存儲(chǔ)單元的字線130 (WLUNSEL)。該通過(guò)電壓具有不 足以引起電子顯著的轉(zhuǎn)移到未選CTF存儲(chǔ)單元的電荷存儲(chǔ)層中的量
值。特別是，以編程電壓VpcM偏置所選字線WLsEL導(dǎo)致在多層電荷俘
獲層120中產(chǎn)生相對(duì)強(qiáng)的電場(chǎng)線FP1。相反，以各個(gè)通過(guò)電壓Vpass偏 置剩余未選字線WLu^el導(dǎo)致在多層電荷俘獲層120中產(chǎn)生相對(duì)弱的 電場(chǎng)線FP2。在這些條件下(VPGM —VPW) ) 〉 (VPASS —VPW)，以 及FP1〉FP2。
現(xiàn)在參考圖3B，將描述根據(jù)本發(fā)明實(shí)施例與兩步擦除操作的前一 半時(shí)間相關(guān)聯(lián)的偏置條件。特別是，圖3B示出在NAND型串中一半 CTF存儲(chǔ)單元的電荷存儲(chǔ)層124內(nèi)的空穴積累。如所示出的，通過(guò)以 擦除電壓(VERS)偏置所選CTF存儲(chǔ)單元的"奇數(shù)"字線130 (WL。 以及以預(yù)定電壓偏置P阱區(qū)110，空穴(h)從奇數(shù)CTF存儲(chǔ)單元的溝 道區(qū)(例如P阱區(qū)110)傳送到對(duì)應(yīng)的電荷存儲(chǔ)層124。擦除電壓(V^s) 的量值足以建立或超出與足以擦除對(duì)應(yīng)的CTF存儲(chǔ)單元的電平相對(duì)應(yīng) 的臨界擦除電壓。相反，通過(guò)以阻斷電壓(VBL0CK)偏置未選CTF存 儲(chǔ)單元的"偶數(shù)"字線130 (WL2)來(lái)排除在NAND型串中偶數(shù)CTF 存儲(chǔ)單元的電荷存儲(chǔ)層124內(nèi)顯著的空穴積累?；谶@些偏置條件， 與奇數(shù)字線相關(guān)聯(lián)的電場(chǎng)線FE1將明顯強(qiáng)于與偶數(shù)字線相關(guān)聯(lián)的電場(chǎng) 線FE2且奇數(shù)CTF存儲(chǔ)單元將變?yōu)楸徊脸摹?br> 隨后，如圖3C所示的，提供NAND型串中CTF存儲(chǔ)單元后一半 時(shí)間的電荷存儲(chǔ)層124內(nèi)的空穴積累，以完成多步驟(例如兩步驟) 擦除操作。特別是，通過(guò)以擦除電壓(VERS)偏置所選CTF存儲(chǔ)單元 的"偶數(shù)"字線130 (WL2)以及以預(yù)定電壓偏置P阱區(qū)110，空穴(h) 從偶數(shù)CTF存儲(chǔ)單元的溝道區(qū)(例如P阱區(qū)110)傳送到對(duì)應(yīng)的電荷存儲(chǔ)層124。通過(guò)以阻斷電壓(VBL0CK)偏置"奇數(shù)"字線130 (WL2) 排除奇數(shù)CTF存儲(chǔ)單元的電荷存儲(chǔ)層124內(nèi)顯著的空穴積累。基于這 些偏置條件，與偶數(shù)字線相關(guān)聯(lián)的電場(chǎng)線FE2將強(qiáng)于與奇數(shù)字線相關(guān) 聯(lián)的電場(chǎng)線FE1，且偶數(shù)CTF存儲(chǔ)單元將變?yōu)楸徊脸摹?br> 盡管不希望受任何理論限制，但是相信在多步驟擦除操作的第一 和后一半時(shí)間期間場(chǎng)線FE1和FE2強(qiáng)度的不對(duì)稱性抑制了過(guò)多的空穴 傳送到CTF存儲(chǔ)單元的電荷存儲(chǔ)層124中，且由此抑制可能另外發(fā)生 在對(duì)CTF存儲(chǔ)單元的NAND型串執(zhí)行很多重復(fù)的編程/擦除循環(huán)之后 的過(guò)擦除條件。特別是，相信當(dāng)由場(chǎng)線FE1和FE2疊加導(dǎo)致的任何組 合電場(chǎng)變得過(guò)大時(shí)可以另外發(fā)生過(guò)多的空穴轉(zhuǎn)移。因此，為了限制組 合電場(chǎng)的量值，執(zhí)行兩步驟的擦除操作使得在NAND型串正常操作壽 命期間由電場(chǎng)線FE1和FE2疊加導(dǎo)致的任何組合的電場(chǎng)都保持在不足 以引起過(guò)擦除條件的電平處。
圖4A—4F是示出如針對(duì)圖3B-3C所描述的在擦除CTF存儲(chǔ)單元 的NAND型串的操作期間的字線和P阱偏置條件的時(shí)序圖。特別是， 圖4A示出在代表與兩步驟擦除操作的前一半時(shí)間相關(guān)聯(lián)的時(shí)間間隔 的時(shí)間間隔S2期間，奇數(shù)字線上的擦除電壓(VERS)相對(duì)于p阱電壓 (VPW)足夠負(fù)，以引起NAND型串內(nèi)奇數(shù)CTF存儲(chǔ)單元的擦除，但 是在偶數(shù)字線上的阻斷電壓(VBL0CK)對(duì)引起偶數(shù)CTF存儲(chǔ)單元的擦 除不足夠負(fù)。因此，在時(shí)間間隔S2期間，I VERS_VPW I 〉 I VBL0CK —VPW I 。之后，在時(shí)間間隔S3期間，反轉(zhuǎn)在偶數(shù)和奇數(shù)字線WL(l) 和WL(2)上的電壓，從而引起在NAND型串內(nèi)偶數(shù)CTF存儲(chǔ)單元的擦 除。
圖4B示出相對(duì)于圖4A以在兩步驟擦除操作期間實(shí)現(xiàn)CTF單元的 NAND型串的完全擦除的替選偏置條件。在時(shí)間間隔S2期間，擦除電 壓Vem保持在0伏特且將p阱電壓Vpw切換成正電壓，從而引起奇數(shù) CTF存儲(chǔ)單元的擦除。阻斷電壓VBLcx:k也被切換成正電壓電平以抑制偶數(shù)CTF存儲(chǔ)單元的擦除。因此，在時(shí)間間隔S2期間，I VERS —VPW I 〉I VBU)CK—VPW I 。之后，在時(shí)間間隔S3期間，反轉(zhuǎn)在偶數(shù)和奇數(shù) 字線WL(l)和WL(2)上的電壓，從而引起在NAND型串內(nèi)偶數(shù)CTF 存儲(chǔ)單元的擦除。
圖4C示出相對(duì)于圖4A—4B以實(shí)現(xiàn)在兩步驟擦除操作期間CTF 單元的NAND型串的完全擦除的替選偏置條件。在時(shí)間間隔S2期間， 將擦除電壓V^s切換成負(fù)電壓電平以及將p阱電壓Vpw切換成正電壓， 從而引起奇數(shù)CTF存儲(chǔ)單元的擦除。阻斷電壓Vbuxx也被切換成略微 負(fù)電壓電平以抑制偶數(shù)CTF存儲(chǔ)單元的擦除。因此，在時(shí)間間隔S2 期間，I VERS —VPW i > I VBL0CK—VPW I 。之后，在時(shí)間間隔S3期間， 反轉(zhuǎn)在偶數(shù)和奇數(shù)字線WL(l)和WL(2)上的電壓從而引起在NAND型 串內(nèi)偶數(shù)CTF存儲(chǔ)單元的擦除。
圖4D示出相對(duì)于圖4A—4C以在兩步驟擦除操作期間實(shí)現(xiàn)CTF 單元的NAND型串的完全擦除的替選偏置條件。在時(shí)間間隔S2期間， 將擦除電壓VEM切換成負(fù)電壓電平以及將p阱電壓Vpw保持為O伏特。 阻斷電壓VBuxx也被保持為約O伏特的浮置電平(浮置)以抑制偶數(shù) CTF存儲(chǔ)單元的擦除。因此，在時(shí)間間隔S2期間，I VERS —VPW I 〉 I VBl。oc—VpwI ，其中由于與奇數(shù)字線電容耦合，所以偶數(shù)字線上實(shí)際 的"浮置"電壓可以被拉為略微負(fù)。之后，在時(shí)間間隔S3期間，反轉(zhuǎn) 在偶數(shù)和奇數(shù)字線WL(l)和WL(2)上的電壓，從而引起在NAND型串 內(nèi)偶數(shù)CTF存儲(chǔ)單元的擦除。
圖4E是相對(duì)于圖4A — 4D以在兩步驟擦除操作期間完全擦除CTF 單元的NAND型串的完全擦除的替選偏置條件。在時(shí)間間隔S2期間， 將擦除電壓VERs保持為0伏特以及將p阱電壓Vpw切換成正電壓。也 將阻斷電壓Vsux:k保持為約O伏特的浮置電平(浮置)以抑制偶數(shù)CTF 存儲(chǔ)單元的擦除。因此，在時(shí)間間隔S2期間，I VERS —VPW I > I VBL0CK —VPW| ，其中由于與p阱區(qū)的電容耦合，所以偶數(shù)字線上的實(shí)際"浮置"電壓可以被拉為略微正。之后，在時(shí)間間隔S3期間，反轉(zhuǎn)在偶數(shù)
和奇數(shù)字線WL(l)和WL(2)上的電壓，從而引起在NAND型串內(nèi)偶數(shù) CTF存儲(chǔ)單元的擦除。
圖4F示出相對(duì)于圖4A—4E以在兩步驟擦除操作期間實(shí)現(xiàn)CTF 單元的NAND型串的完全擦除的替選偏置條件。在時(shí)間間隔S2期間，
將擦除電壓VERS切換成負(fù)電壓以及將p阱電壓Vpw切換成正電壓。也
將阻斷電壓V肌ocK保持為約O伏特的浮置電平(浮置)以抑制偶數(shù)CTF 存儲(chǔ)單元的擦除。因此，在時(shí)間間隔S2期間，I VERS —VPW i > I VBL0CK —VPWI ，其中由于與p阱區(qū)和奇數(shù)字線的電容耦合，所以偶數(shù)字線上 的實(shí)際"浮置"電壓被拉為略微正或略微負(fù)。之后，在時(shí)間間隔S3期 間，反轉(zhuǎn)在偶數(shù)和奇數(shù)字線WL(l)和WL(2)上的電壓，從而引起在 NAND型串內(nèi)偶數(shù)CTF存儲(chǔ)單元的擦除。
圖5A—5B示出根據(jù)本發(fā)明附加實(shí)施例的CTF存儲(chǔ)陣列50。如圖 5A中所示，存儲(chǔ)陣列50與圖2A的陣列10'相似，但是包括附加的虛 擬字線135，每一個(gè)都定位在對(duì)應(yīng)的功能字線(WL()-WLn)對(duì)之間。如 圖5B所示出的，每一個(gè)虛擬字線135定位在對(duì)應(yīng)對(duì)的功能字線WL之 間且與所示出的NAND型串內(nèi)的CTF晶體管的對(duì)應(yīng)的源/漏區(qū)140相 對(duì)。盡管不希望受到任何理論的限制，但是，每個(gè)虛擬字線135操作為 通過(guò)降低相鄰功能字線之間區(qū)域中的任何疊加電場(chǎng)強(qiáng)度，在擦除對(duì)應(yīng)的 NAND型串內(nèi)的CTF晶體管的操作期間抑制在多層電荷俘獲層120內(nèi) 過(guò)多的空穴積累。在擦除存儲(chǔ)陣列50的每一操作期間，可通過(guò)以預(yù)定 電壓驅(qū)動(dòng)虛擬字線135或者通過(guò)電"浮置"虛擬字線135來(lái)加強(qiáng)抑制過(guò) 多的空穴積累。該預(yù)定電壓可具有與阻斷電壓V肌ocK相同的量值。
圖6A示出根據(jù)本發(fā)明實(shí)施例被配置成執(zhí)行由圖3A-3C和4A-4F 示出的操作的存儲(chǔ)器件199。如所示出的，該存儲(chǔ)器件199包括電壓產(chǎn) 生器182、字線解碼器181以及在口袋型p阱(PW)區(qū)190中的CTF 存儲(chǔ)陣列。該CTF存儲(chǔ)陣列被設(shè)置成包括CTF存儲(chǔ)單元的多個(gè)NAND型串，該多個(gè)NAND型串分別電連接至各個(gè)位線BU-BLm。也提供了 可為傳統(tǒng)設(shè)計(jì)的頁(yè)緩沖器183、位線選擇電路184以及數(shù)據(jù)緩沖器185。 數(shù)據(jù)緩沖器185電耦合到I/0數(shù)據(jù)總線。提供控制器180以響應(yīng)于控制 信號(hào)CNTL來(lái)控制電壓產(chǎn)生器182、字線解碼器181以及數(shù)據(jù)緩沖器 185的操作。如所示出的，位線選擇電路184響應(yīng)于由字線解碼器181 產(chǎn)生的列選擇信號(hào)Yi。字線解碼器181響應(yīng)于可以包括用于選擇所指 定字線的行地址和用于指定對(duì)應(yīng)列選擇信號(hào)Yi的列地址。如圖6B所 示出的，電壓產(chǎn)生器182被配置成產(chǎn)生多個(gè)傳統(tǒng)電壓信號(hào)，諸如電源
電壓VCC、編程電壓VpcjM、通過(guò)電壓VpASS、讀出電壓VREAD、擦除電
壓Vers和P阱電壓VPW以及在以上關(guān)于圖3B —3C和4A —4F所述的 兩步驟擦除操作期間使用的附加的阻斷電壓Vbl0ck?？商孢x地，如通 過(guò)圖6C的電壓產(chǎn)生器182'所示出的，可產(chǎn)生與電源電壓Vcc、通過(guò)電
壓VpAss或讀出電壓VREAD相同的阻斷電壓V禮ocK且可略掉分離的阻
斷電壓產(chǎn)生器。
圖7A示出根據(jù)本發(fā)明另一實(shí)施例的集成電路存儲(chǔ)卡200。該存儲(chǔ) 卡200包括存儲(chǔ)控制器220和快閃存儲(chǔ)器件210，其可被配置成包含圖 6A存儲(chǔ)器件199的元件。該快閃存儲(chǔ)器件210經(jīng)由可以為傳統(tǒng)設(shè)計(jì)的 存儲(chǔ)接口電路225電耦合到雙向總線。附加的存儲(chǔ)器，如SRAM存儲(chǔ) 器件221、處理單元(CPU) 222以及故障檢查和校正電路(ECC) 224 也可電耦合到雙向總線。而且，在快閃存儲(chǔ)器和主機(jī)處理器(未示出) 之間的通訊可使用主機(jī)處理器接口電路223實(shí)現(xiàn)。圖7B示出包括存儲(chǔ) 子系統(tǒng)310的集成電路存儲(chǔ)系統(tǒng)300。存儲(chǔ)子系統(tǒng)310包括快閃存儲(chǔ)器 件311和存儲(chǔ)控制器312，其將快閃存儲(chǔ)器件310電耦合到雙向總線 360。該存儲(chǔ)系統(tǒng)300進(jìn)一步示出為包括電耦合至總線360的中央處理 單元330、隨機(jī)存取存儲(chǔ)器340、用戶接口 350和調(diào)制解調(diào)器320。
在附圖和說(shuō)明書(shū)中，已經(jīng)公開(kāi)了本發(fā)明典型的優(yōu)選實(shí)施例，且盡 管采用了特定術(shù)語(yǔ)，但是僅以一般的和說(shuō)明性的意義使用而不用于限 制目的，本發(fā)明的范圍在下面的權(quán)利要求中闡明。
權(quán)利要求
1. 一種操作非易失性存儲(chǔ)器件的方法，包括通過(guò)選擇性地擦除在第一串非易失性存儲(chǔ)單元中的第一多個(gè)非易失性存儲(chǔ)單元以及隨后選擇性地擦除所述第一串非易失性存儲(chǔ)單元中的第二多個(gè)非易失性存儲(chǔ)單元，來(lái)擦除非易失性存儲(chǔ)器件中的第一串非易失性存儲(chǔ)單元，所述第二多個(gè)非易失性存儲(chǔ)單元與所述第一多個(gè)非易失性存儲(chǔ)單元相交替。
2. 如權(quán)利要求l所述的方法，其中所述的擦除第一串非易失性存 儲(chǔ)單元包括在抑制擦除所述第二多個(gè)非易失性存儲(chǔ)單元的阻斷條件下在偏置 所述第二多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦除所述第一多個(gè)非易失性存 儲(chǔ)單元；以及在抑制擦除所述第一多個(gè)非易失性存儲(chǔ)單元的阻斷條件下在偏置 所述第一多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦除所述第二多個(gè)非易失性存 儲(chǔ)單元。
3. 如權(quán)利要求2所述的方法，其中所述第一串非易失性存儲(chǔ)單元 是NAND型串。
4. 如權(quán)利要求3所述的方法，其中所述第一串中的每個(gè)非易失性 存儲(chǔ)單元是電荷俘獲非易失性存儲(chǔ)單元。
5. 如權(quán)利要求3所述的方法，其中所述第一串非易失性存儲(chǔ)單元 包括電荷存儲(chǔ)層。
6. 如權(quán)利要求2所述的方法，其中所述第一串非易失性存儲(chǔ)單元 被設(shè)置在第一導(dǎo)電類型的半導(dǎo)體阱區(qū)中；以及其中在阻斷條件下在偏 置所述第二多個(gè)非易失性存儲(chǔ)單元的同時(shí)擦除所述第一多個(gè)非易失性存儲(chǔ)單元包括以不相同的電壓偏置與所述第一和第二多個(gè)非易失性 存儲(chǔ)單元相關(guān)聯(lián)的字線，使得與所述第一多個(gè)非易失性存儲(chǔ)單元相關(guān)聯(lián)的字線和半導(dǎo)體阱區(qū)之間的電壓差大于與所述第二多個(gè)非易失性存 儲(chǔ)單元相關(guān)聯(lián)的字線和半導(dǎo)體阱區(qū)之間的電壓差。
7. —種非易失性存儲(chǔ)器件，包括電耦合至多個(gè)功能字線和多個(gè)虛擬字線的非易失性存儲(chǔ)單元陣 列，所述功能字線在所述陣列中的非易失性存儲(chǔ)單元的對(duì)應(yīng)的溝道區(qū) 上方延伸，所述虛擬字線分別在對(duì)應(yīng)的功能字線對(duì)之間延伸。
8. 如權(quán)利要求7所述的存儲(chǔ)器件，其中所述虛擬字線與所述陣列 中的非易失性存儲(chǔ)單元的對(duì)應(yīng)的源/漏區(qū)相反地延伸。
9. 如權(quán)利要求7所述的器件，還包括電耦合至所述多個(gè)功能字線 和所述多個(gè)虛擬字線的字線驅(qū)動(dòng)器，所述字線驅(qū)動(dòng)器被配置成在擦除 非易失性存儲(chǔ)單元陣列的操作期間分別以不相同的擦除電壓和阻斷電 壓驅(qū)動(dòng)所述多個(gè)功能字線和所述多個(gè)虛擬字線。
10. —種操作非易失性存儲(chǔ)單元串的方法，包括通過(guò)以具有足以建立或超出第一字線和第一非易失性存儲(chǔ)單元的 溝道區(qū)之間的臨界擦除電壓量值的第一電壓偏置第一字線，同時(shí)以具 有不足以建立第二字線和第二非易失性存儲(chǔ)單元的溝道區(qū)之間的臨界 擦除電壓量值的第二電壓偏置第二字線，來(lái)擦除所述串內(nèi)的至少第一 非易失性存儲(chǔ)單元，所述第一字線與第一非易失性存儲(chǔ)單元相關(guān)聯(lián)，所 述第二字線與第二非易失性存儲(chǔ)單元相關(guān)聯(lián)且第二非易失性存儲(chǔ)單元與第一非易失性存儲(chǔ)單元直接相鄰延伸。
11. 如權(quán)利要求IO所述的方法，還包括通過(guò)以所述第二電壓偏置 所述第一字線的同時(shí)以所述第一電壓偏置所述第二字線來(lái)擦除所述第 二非易失性存儲(chǔ)單元。
12. —種非易失性存儲(chǔ)器件，包括非易失性存儲(chǔ)單元，其包括在半導(dǎo)體襯底上的字線以及在半導(dǎo)體 襯底內(nèi)的第一和第二源/漏區(qū)；以及第一和第二虛擬字線，分別在第一和第二源/漏區(qū)上。
13. 如權(quán)利要求12所述的存儲(chǔ)器件，其中所述非易失性存儲(chǔ)單元包括在所述第一及第二虛擬字線以及所述第一及第二源/漏區(qū)之間延 伸的電荷存儲(chǔ)層。
14. 一種存儲(chǔ)器件，包括非易失性存儲(chǔ)陣列，其中具有電耦合到對(duì)應(yīng)的多個(gè)字線的多行電 荷俘獲存儲(chǔ)單元；以及電壓產(chǎn)生器，其電耦合到多個(gè)字線，所述電壓產(chǎn)生器被配置成在 擦除非易失性存儲(chǔ)陣列的操作期間以擦除電壓驅(qū)動(dòng)第一多個(gè)字線以及 同時(shí)以不同于擦除電壓的阻斷電壓驅(qū)動(dòng)第二多個(gè)字線。
15. 如權(quán)利要求14所述的存儲(chǔ)器件，其中所述電壓產(chǎn)生器被配置成在擦除所述非易失性存儲(chǔ)陣列操作的前一半時(shí)間期間，以擦除電壓驅(qū)動(dòng)所述第一多個(gè)字線以及同時(shí)以阻斷電壓驅(qū)動(dòng)所述第二多個(gè)字線； 以及其中所述電壓產(chǎn)生器被進(jìn)一步配置成在擦除所述非易失性存儲(chǔ)陣列操作的后一半時(shí)間期間，以擦除電壓驅(qū)動(dòng)所述第二多個(gè)字線以及同 時(shí)以阻斷電壓驅(qū)動(dòng)所述第一多個(gè)字線。
16. 如權(quán)利要求14所述的存儲(chǔ)器件，其中所述電壓產(chǎn)生器被進(jìn)一 步配置成產(chǎn)生通過(guò)電壓和讀取電壓；以及其中所述電壓產(chǎn)生器被配置 成在等于通過(guò)電壓或讀取電壓或電源電壓的電壓下產(chǎn)生阻斷電壓。
17. 如權(quán)利要求14所述的存儲(chǔ)器件，其中所述存儲(chǔ)器件是快閃存 儲(chǔ)器件。
18. 如權(quán)利要求17所述的存儲(chǔ)器件，與存儲(chǔ)卡的部件相組合，包 括故障檢查和校正電路、處理單元以及主機(jī)接口電路。
19. 如權(quán)利要求17所述的存儲(chǔ)器件，與存儲(chǔ)系統(tǒng)的部件相組合， 包括存儲(chǔ)控制器、處理單元以及接口電路。
20. 如權(quán)利要求15所述的存儲(chǔ)器件，與存儲(chǔ)卡的部件相組合，包 括故障檢查和校正電路、處理單元和主機(jī)接口電路。
21. 如權(quán)利要求15所述的存儲(chǔ)器件，與存儲(chǔ)系統(tǒng)的部件相組合， 包括存儲(chǔ)控制器、處理單元和接口電路。
22. —種操作非易失性存儲(chǔ)器件的方法，包括通過(guò)在非易失性存儲(chǔ)單元串中的第一存儲(chǔ)單元的柵極和第一存儲(chǔ)單元的阱區(qū)之間建立第一電壓差，同時(shí)在非易失性存儲(chǔ)單元串中的第 二存儲(chǔ)單元的柵極和第二存儲(chǔ)單元的阱區(qū)之間建立小于第一電壓差的第二電壓差，來(lái)擦除非易失性存儲(chǔ)單元串中的第一存儲(chǔ)單元。
23. 如權(quán)利要求22所述的方法，其中所述的擦除包括在抑制擦除所述第二多個(gè)存儲(chǔ)單元的阻斷條件下，在偏置所述串 中的第二多個(gè)存儲(chǔ)單元的同時(shí)，擦除所述串中的第一多個(gè)存儲(chǔ)單元。
24. 如權(quán)利要求23所述的方法，其中所述的擦除包括 在抑制擦除第一多個(gè)存儲(chǔ)單元的阻斷條件下，在偏置所述串中的第一多個(gè)存儲(chǔ)單元的同時(shí)擦除所述串中的第二多個(gè)存儲(chǔ)單元。
25. 如權(quán)利要求22所述的方法，其中所述串中的非易失性存儲(chǔ)單 元是包括電荷存儲(chǔ)層的電荷俘獲存儲(chǔ)單元。
26. 如權(quán)利要求23所述的方法，其中擦除所述串中的第一多個(gè)存 儲(chǔ)單元包括以擦除電壓驅(qū)動(dòng)與所述串中的第一多個(gè)存儲(chǔ)單元相關(guān)聯(lián)的 字線；以及其中在阻斷條件下偏置所述串中的第二多個(gè)存儲(chǔ)單元包括 以量值大于所述擦除電壓的阻斷電壓驅(qū)動(dòng)與所述串中的第二多個(gè)存儲(chǔ) 單元相關(guān)聯(lián)的字線。
27. 如權(quán)利要求26所述的方法，其中擦除所述串中的第一多個(gè)存 儲(chǔ)單元包括以具有量值大于所述擦除期間擦除所述第一多個(gè)存儲(chǔ)單元 所必需的最小臨界擦除電壓的p阱電壓驅(qū)動(dòng)與所述串中的所述第一多 個(gè)存儲(chǔ)單元相關(guān)聯(lián)的p阱區(qū)。
28. 如權(quán)利要求26所述的方法，其中擦除所述串中的第一多個(gè)存 儲(chǔ)單元包括以具有量值大于所述擦除期間擦除所述第一多個(gè)存儲(chǔ)單元 所必需的最小臨界擦除電壓和所述擦除電壓的總和的p阱電壓驅(qū)動(dòng)與 所述串中的第一多個(gè)存儲(chǔ)單元相關(guān)聯(lián)的p阱區(qū)。
29. 如權(quán)利要求22所述的方法，其中所述的擦除包括 在電浮置所述第二存儲(chǔ)單元的柵極的同時(shí)，擦除所述串中的第一多個(gè)存儲(chǔ)單元。
全文摘要
抑制寄生電荷積累的非易失性存儲(chǔ)器件及其操作方法。操作電荷俘獲非易失性存儲(chǔ)器件的方法包括通過(guò)選擇性擦除第一串中第一多個(gè)非易失性存儲(chǔ)單元以及隨后選擇性擦除第一串中第二多個(gè)非易失性存儲(chǔ)單元來(lái)擦除第一串非易失性存儲(chǔ)單元的操作，第二多個(gè)非易失性存儲(chǔ)單元與第一多個(gè)非易失性存儲(chǔ)單元交替。選擇性擦除第一多個(gè)非易失性存儲(chǔ)單元的操作可包括在抑制擦除第二多個(gè)非易失性存儲(chǔ)單元的阻斷條件下，在偏置第二多個(gè)非易失性存儲(chǔ)單元的同時(shí)，擦除第一多個(gè)非易失性存儲(chǔ)單元。選擇性擦除第二多個(gè)非易失性存儲(chǔ)單元的操作可包括在抑制擦除第一多個(gè)非易失性存儲(chǔ)單元的阻斷條件下，在偏置第一多個(gè)非易失性存儲(chǔ)單元的同時(shí)，擦除第二多個(gè)非易失性存儲(chǔ)單元。
文檔編號(hào)G11C16/10GK101441893SQ20081017791
公開(kāi)日2009年5月27日 申請(qǐng)日期2008年11月21日 優(yōu)先權(quán)日2007年11月21日
發(fā)明者崔正達(dá), 徐康德, 李昌炫, 林瀛湖 申請(qǐng)人:三星電子株式會(huì)社