時鐘同步電路及其工作方法

專利名稱：時鐘同步電路及其工作方法
技術領域：
本發明涉及半導體設計技術，更具體而言，涉及時鐘同步電路及其工 作方法。
背景技術：
通常，在包括DDR SDRAM (雙數據速率同步DRAM)的半導體存
儲器件中，使用外部時鐘信號產生內部時鐘信號，并且將這些內部時鐘信 號用作與各種工作時序同步的參考時鐘信號。因此，在半導體存儲器件中
提供用于使外部時鐘信號與內部時鐘信號同步的時鐘同步電路。典型的時 鐘同步電路是鎖相環(PLL )。
當內部時鐘信號由鎖相環產生時，需要壓控振蕩器(VCO),且可將 此壓控振蕩器分類為模擬工作振蕩器和數字工作振蕩器。
圖1是圖示了常，擬PLL的框圖。如圖1中所示，模擬PLL包括 相位/頻率檢測器110、電荷泵浦器件130、控制電壓信號發生器150和壓 控振蕩器(VCO) 170。
相位/頻率檢測器110產生與參考時鐘信號CLK一REF與反饋時鐘信 號CLK一FED之間的相位/頻率差對應的上檢測信號DET一UP和下檢測信 號DE1^DN。參考時鐘信號CLK一REF對應于外部時鐘信號，且上檢測 信號DET—UP和下檢測信號DET一DN是根據參考時鐘信號CLK一REF與 反饋時鐘;號CLK一FED之間的;目位/頻率關系來激活的脈沖信號。將關 于相應操作來描述ii些脈沖信號。電荷泵浦器件130響應于上檢測信號DET一UP而執行正電荷泵浦， 且響應于下檢測信號DET一DN而執行負電荷泵浦。亦即，電荷泵浦器件 130響應于上檢測信號DET—UP而向控制電壓信號發生器150供給電荷， 且響應于下檢測信號DET一DN而使控制電壓信號發生器150放電。
控制電壓信號發生器150通過基于電荷泵浦器件130的正電荷泵浦操 作的充電操作來產生振蕩控制電壓信號V一CTR，且通過基于電荷泵浦器 件130的負電荷泵浦操作的放電操作來產i振蕩控制電壓信號V一CTR。 換言之，振蕩控制電壓信號V一CTR的電壓電平取決于電荷泵浦i件130 的充電和放電操作。表示了具^與電源電壓VSS串聯的電阻R和電容C 的控制電壓信號發生器150。
壓控振蕩器170產生具有與振蕩控制電壓信號V一CTR對應的頻率的 PLL時鐘信號CLK_PLL。壓控振蕩器170可被設計吳包括多個延遲單元 (未示出)作為振蕩器，其反^MU^遲了與振蕩控制電壓信號V一CTR對 應的延遲時間的差動輸入信號。所生成的PLL時鐘信號CLK—PLL變成 輸入至相位/頻率檢測器110的反饋時鐘信號CLK_FED，勤目位/頻率檢 測器110重復產生與參考時鐘信號CLK一REF與反^時鐘信號CLK一FED 之間的相位/頻率差對應的上檢測信號DET—UP和下檢測信號DET_DN。
相位/頻率檢測器110、電荷泵浦器件130、控制電壓信號發生器150 和壓控振蕩器170構成鎖相環電路為本領域的技術人員所熟知，所以將省 略其詳細描述。
下面將簡要描述該鎖相環的工作。
相位/頻率檢測器110通過檢測參考時鐘信號CLK一REF與反饋時鐘 信號CLK_FED之間的相位/頻率差來產生上檢測信號DETJJP和下檢測 信號DET一DN。上檢測信號DET一UP是具有與反饋時鐘信號CLK_FED 的相位滯;于參考時鐘信號CLK一REF的相位時的相位差對應的脈沖寬 度的脈沖信號。下檢測信號DET_DN是具有與反饋時鐘信號CLK一FED 的相位超前于參考時鐘信號CLK一REF的相位時的相位差對應的脈沖寬 度的脈沖信號。
電荷泵浦器件130通過按照上檢測信號DET—UP和下檢測信號 DET_DNP進行的電荷泵浦操作來使控制電壓信號發i器150充電或放 電。i過充電或放電操作，由控制電壓信號發生器150生成的振蕩控制電 壓信號V一CTR的電壓電平變化。換言之，振蕩控制電壓信號V一CTR的電壓電平響應于上檢測信號DET一UP而升高，且響應于下檢測信號 DET一DN而降低。
壓控振蕩器170根據高電壓電平的振蕩控制電壓信號V_CTR產生低 頻率的PLL時鐘信號CLK一PLL，且亦根據低電壓電平的^蕩控制電壓 信號V一CTR產生高頻率的PLL時鐘信號CLK一PLL。可按照設計架構改 變振蕩i制電壓信號V一CTR與PLL時鐘信號CLK_PLL之間的關系。 亦即，有可能根據低電壓電平的振蕩控制電壓信號V一CTR產生低頻率的 PLL時鐘信號CLK一PLL，或根據高電壓電平的i蕩控制電壓信號 V_CTR產生高頻率的PLL時鐘信號CLK_PLL。
反饋信號CLK_FED A^J績至相位/頻率檢測器110的PLL時鐘信號 CLK—PLL。相位/i^率檢測器110再次檢測改變了頻率的反饋時鐘信號 CLK一FED與參考時鐘信號CLK_REF之間的相位/頻率差。
通過這些重復檢測，該鎖相環輸出與參考時鐘信號CLK—REF同步 的PLL時鐘信號CLK_PLL。參考時鐘信號CLK—REF與PLL時鐘信號 CLK_PLL之間的同步^作"相位/頻率鎖定"。
同時，最近，為了增大半導體器件的工作速度，外部時鐘信號的頻率 已持續增大至高達若干GHz。在高頻工作中，不能忽視與外部時鐘信號 混合并輸入至內部電路的抖動。因此，該鎖相環被設計為通過改善濾波以 及通過改善相位/頻率鎖定來輸出具有低抖動的PLL時鐘信號 CLK—PLL。
圖2是示出了圖1中的鎖相環的抖動傳遞函數的特性的曲線圖。
參照圖2，虛線"A"示出了理想低通濾波器的抖動傳遞函數，實線 "B"示出了常規低通濾波器的抖動傳遞函數。在該鎖相環中，高頻抖動 分量由低通濾波器濾去，使得任何高頻抖動分量不顯現于待從壓控振蕩器 170輸出的PLL時鐘信號CLK—PLL中。然而，如該曲線圖所示，抖動 在帶寬范圍內被進一步放大。此孫動峰化現象由于放大了輸入抖動以及電 源噪聲所造成的抖動而使PLL時鐘信號CLK_PLL的抖動嚴重惡化。
造成抖動峰化現象的原因是該鎖相環(其是在頻域(s域)中具有兩 個極的閉環系統)在相位/頻率鎖定過程中不保證期望的相位裕度。
這里，所述極是使得傳遞函數的分母為"0"的值。"零"是使得傳遞 函數的分子為"0"的、與;W目反的概念。"零"和"極"是用以確定相位 裕度的因子，并且是用以度量系統的穩定性或不穩定性的指數。如果在系統中相位裕度是60。，則在時域中振蕩的信號回到穩定狀態 所用的時間可被最小化，例如，當這樣的系統的相位裕度小于60。時，響
應時間可為快的；然而，由于信號的高不穩定性，將花費許多時間來使信
號回到穩定狀態。相反，如果系統的相位裕度大于60。，則穩定性可得以
改善；然而，響應時間是慢的，使得將花費許多時間來使信號回到穩定狀 態。
另一方面，該鎖相環使得有可能通過如下方法來取得期望的相位裕
度通過控制控制電壓信號發生器150中的電阻和電容來獲得"零"。然 而，由于以下原因，仍難以i殳計具有期望相位5^度的鎖相環。
首先，如上所述，典型的鎖相環是具有兩個極的閉環系統。因此，由 于相位裕度是小的且抖動峰化現象發生，所以包含在信號中的信號抖動被 放大且電源噪聲亦很大程度上放大了抖動。結果，PLL時鐘信號 CLK一PLL嚴重劣化。
為了克服此問題，可通過使電阻器R具有大的電阻值(產生"零") 來增寬該鎖相環的相位裕度。然而，存在另一問題周期性地生成的模式 抖動由于振蕩控制電壓信號V-CTR的紋波而增大。
亦即，在該鎖相環中，存在一個問題當增大電阻器R的電阻值以 消除抖動峰化現象時，很大程度上造成振蕩控制電壓信號V一CTR的模式 抖動；同樣存在另一問題當減小電阻器R的電阻值以消I^模式抖動時， 造成抖動峰化現象。換言之，在抖動峰化現象與振蕩控制電壓信號V—CTR 的模式抖動之間存在權衡關系。
如上所述,該鎖相環被設計為通過對抖動分量濾波來輸出具有低抖動 的PLL時鐘信號CLK一PLL。然而，由于鎖相環的抖動傳遞函數中的抖 動J^化現象，不能實現&佳的濾波IMt。此外，如果調整電阻器R的電 阻值以便消除抖動峰化現象，則振蕩控制電壓信號V一CTR的模式抖動增 大，使得不能實現準確的相位/頻率鎖定操作。

發明內容
本發明提供了 一種時鐘同步電路，該時鐘同步電路能夠通過使用注入 鎖定方法來執行期望的相位/頻率鎖定操作而不發生抖動峰化現象和振蕩 控制電壓信號的模式抖動。
根據本發明的一方面， 一種半導體存儲器件包括鎖相環，被配置為檢測反饋時鐘信號與參考時鐘信號之間的相位/頻率差以生成對應于檢測 到的相位/頻率差的振蕩控制電壓信號，并生成對應于振蕩控制電壓的反
饋時鐘信號；以及注入鎖定振蕩單元，被配置為響應于振蕩控制電壓信號 而設定自激頻率并生成與參考時鐘信號同步的內部時鐘信號。
根據本發明的另一方面， 一種時鐘同步電路包括相位/頻率檢測單 元，被配置為檢測參考時鐘信號與反饋時鐘信號之間的相位/頻率差并輸 出檢測信號；電荷泵浦單元，被配置為響應于檢測信號而執行電荷泵浦操 作；控制電壓生成單元，被配置為根據電荷泵浦操作生成振蕩控制電壓信 號；壓控振蕩器，被配置為根據振蕩控制電壓信號生成反饋時鐘信號；以 及注入鎖定振蕩器，被配置為響應于振蕩控制電壓信號而設定自激頻率并 生成與參考時鐘信號同步的內部時鐘信號。
根據本發明的又一方面， 一種用于驅動時鐘同步電路的方法包括在
制電壓信號，并且響應于振蕩控制電壓信號而設定自激頻率并執行注入鎖 定操作以生成與參考時鐘信號同步的內部時鐘信號。
根據本發明的再一方面， 一種時鐘同步電路包括相位/頻率檢測單 元，被配置為檢測參考時鐘信號與反饋時鐘信號之間的相位/頻率差并輸 出檢測信號；電荷泵浦單元，被配置為響應于檢測信號而執行電荷泵浦操 作；控制電壓生成單元，被配置為根據電荷泵浦操作生成振蕩控制電壓信 號；壓控振蕩器，被配置為生成具有與振蕩控制電壓信號對應的頻率的內 部源時鐘信號；分頻單元，被配置為對內部源時鐘信號進行分頻以輸出反 饋時鐘；以及注入鎖定振蕩器，被配置為響應于振蕩控制電壓信號而設定 自激頻率并響應于內部源時鐘信號而生成內部時鐘信號.
隨著外部時鐘信號的頻率變得愈來愈高，不能忽視包含在外部時鐘信 號中的抖動分量。因此，用于相位/頻率鎖定操作的鎖相環被設計為通過 對抖動分量濾波來輸出低抖動的PLL時鐘信號。然而，難以解決鎖相環 的抖動峰化現象以及電壓控制信號的模式抖動的問題.本發明通過向典型
的鎖相環提供注入鎖定振蕩器而解決了這些問題。該鎖相環并非g定讓 內部時鐘信號、而是讓振蕩控制電壓信號設定注入鎖定振蕩器的自激頻 率。注入鎖定振蕩器基于由振蕩控制電壓信號設定的自激頻率來執行注入 鎖定并產生與參考時鐘信號同步的內部時鐘信號。亦即，通過注入鎖定操 作進行相位/頻率鎖定。
由于根據本發明的時鐘同步電路基于開環系統來工作，所以不發生抖
12動峰化現象。而且，由于使用了經濾波的控制電壓，所以在生成內部時鐘 信號時不發生振蕩控制電壓信號的模式抖動。同時，根據本發明的時鐘同 步電路可利用穩定的相位/頻率鎖定操作改善抖動的工作特性以及功率消 耗。


從以下結合附圖進行的詳細描述中，將更清楚地理解本發明的主題的
以上和其它方面、特征和其它優點，在附圖中 圖1是圖示了常，擬鎖相環(PLL)的框圖； 圖2是示出了圖1中的鎖相環的抖動傳遞函數的特性的曲線圖； 圖3是圖示了根據本發明的時鐘同步電路的框圖； 圖4是圖示了圖3中的注入鎖定振蕩器的框圖； 圖5是圖示了振蕩控制電壓信號和經濾波的振蕩控制電壓信號的波
形；
圖6是圖示了圖4中的注入鎖定壓控振蕩器的電路圖7是圖示了圖6中的注入鎖定延遲單元的電路圖8A和圖8B是圖示了第一至第三正常延遲單元之一的電路圖9是圖示了根據本發明的另一個實施例的時鐘同步電路的框圖IO是圖示了圖9中的壓控振蕩器的電路圖11是圖示了根據本發明的另一個實施例的包含在圖9中的注入鎖 定振蕩器中的注入鎖定壓控振蕩器的電路圖12是示出了圖9中的時鐘同步電路的傳遞函數的特性的曲線圖13A是示出了常規時鐘同步電路的傳遞函數的特性的曲線圖13B是示出了根據本發明的時鐘同步電路的傳遞函數的特性的曲 線圖。
具體實施例方式
在下文中，將參照若干實施例詳細描述本發明。所述實施例僅舉例說明本發明，要保護的發明權利的范圍不受所述實施例限制。
圖3是圖示了根據本發明的時鐘同步電路的框圖，參照圖3，時鐘同步電路包括注入鎖定振蕩器310和鎖相環330。
在注入鎖定振蕩器310中，響應于由鎖相環330生成的振蕩控制電壓信號V—CTR而設定自激頻率，并生成與參考時鐘信號CLK_REF和/CLK—REF同步的PLL時鐘信號CLK—PLL和/CLK—PLL。下面描述詳細電路和工作。僅供參考，參考時鐘信號CLK—REF和/CLK—REF對應于外部時鐘信號。生成與外部時鐘信號的上升沿同步的正參每時鐘信號CLK—REF，且生成與外部時鐘信號的下降沿同步的負參考時鐘信號/CLK一REF。
鎖相環330包括相位/頻率檢測單元332、電荷泵浦單元334、控制電壓信號生成單元336和壓控振蕩器(VCO) 338,鎖相環330的這些功能塊為本領域的技術人員所熟知。因此，將簡要說明這些塊的工作，但為了簡潔起見將省略詳細電路和工作。
首先，相位/頻率檢測單元332基于來自壓控振蕩器338的反饋時鐘信號CLK_FED與正參考時鐘信號CLK一REF之間的相位/頻率差產生上檢測信號DET_UP和下檢測信號DET一DN。上檢測信號DET一UP和下檢測信號DET一DN是根據正參考時鐘信號CLK—REF與反金時鐘信號CLK一FED之間的相位/頻率關系來激活的脈沖信號.
電荷泵浦單元334響應于上檢測信號DET一UP而執行正電荷泵浦操作，且響應于下檢測信號DE1^DN而執行負電^泵浦操作。亦即，電荷泵浦單元334響應于上檢測信"f DETJJP而向控制電壓信號生成單元336供給電荷,且響應于下檢測信號DET—DN而使控制電壓信號生成單元336放電。
控制電壓信號生成單元336^IL據電荷泵浦單元334的正電荷泵浦操作所供給的和負電荷泵浦操作所釋放的電荷來產生振蕩控制電壓信號V一CTR。換言之，振蕩控制電壓信號V一CTR的電壓電平取決于電荷泵浦單元334的充電和放電^Mt。
壓控振蕩器338產生具有與振蕩控制電壓信號V一CTR對應的頻率的反饋時鐘信號CLK_FED。相位/頻率檢測單元332A i復產生與反饋時鐘信號CLK_FED與正參考時鐘信號CLK—REF之間的相位/頻率差對應的上檢測信號DET_UP和下檢測信號DET—DN。僅供參考，鎖相環330可在反饋時鐘信號CLK一FED的傳輸路徑上進一步包括分頻器。在此情形下，根據分頻器的分頻^，與正參考時鐘信號CLK—REF相比，反饋時鐘信號CLK—FED的頻率被除以2N (N是正整數)。
如上所述，根據本發明的鎖相環330與常規PLL具有相同的結構；然而，鎖相環330在使用方面不同于常規PLL。換言之，常規鎖相環被提供用以生成內部時鐘信號，^艮據本發明的鎖相環330被提供用以基于反饋時鐘信號CLK—FED生成振蕩控制電壓信號V—CTR。
下面將簡要描述鎖相環330的工作。
相位/頻率檢測單元332通過檢測參考時鐘信號CLK一REF與反饋時鐘信號CLK_FED之間的相位/頻率差來產生上檢測信號DET—UP和下檢測信號DET—DN。上檢測信號DET—UP是具有與反饋時鐘信號CLK—FED的相位滯后于參考時鐘信號CLK一REF的相位時的相位差對應的脈沖寬度的脈沖信號。下檢測信號DET一DN是具有與反饋時鐘信號CLK一FED的相位超前于參考時鐘信號CLK_REF的相位時的相位差對應的脈沖寬度的脈沖信號。
電荷泵浦單元334通過按照上檢測信號DET一UP和下檢測信號DET一DNP進行的電荷泵浦操作來使控制電壓信號生A單元336充電或放電。通過充電或放電操作，由控制電壓信號生成單元336生成的振蕩控制電壓信號V一CTR的電壓電平變化。換言之，振蕩控制電壓信號V_CTR的電壓電平;應于上檢測信號DET一UP而變高，且響應于下檢測信號DET_DN而變低。
壓控振蕩器338根據高電壓電平的振蕩控制電壓信號V一CTR產生低頻率的PLL時鐘信號CLK_PLL，且亦根據低電壓電平的;蕩控制電壓信號V一CTR產生高頻率的PLL時鐘信號CLK一PLL.可按照設計架構改變振蕩i制電壓信號V一CTR與PLL時鐘信號CLK一PLL之間的關系。亦即，有可能根據低電壓電平的振蕩控制電壓信號V—CTR產生低頻率的PLL時鐘信號CLK一PLL,或根據高電壓電平的^蕩控制電壓信號V一CTR產生高頻率的PLL時鐘信號CLK—PLL.
接著，相位/頻率檢測單元332再次檢測改變了頻率的反饋時鐘信號CLK一FED與參考時鐘信號CLK一REF之間的相位/頻率差，從而輸出上檢測信號DET—UP和下檢測信號DET一DN。通過重復檢測，鎖相環330輸出與正參考時鐘信號CLK—REF同步的反饋時鐘信號CLK一FED。亦即，在正參考時鐘信號CLK一REF與反饋時鐘信號CLK_FED之間實現相位/頻率鎖定。
根據本發明的鎖相環330向注入鎖定振蕩器310提供與正參考時鐘信號CLK_REF與PLL時鐘信號CLK_PLL之間的相位/頻率鎖定操作密切關聯的g蕩控制電壓信號V一CTR。
同時，類似于常規鎖相環，根據本發明的鎖相環330亦可產生抖動峰化現象和模式抖動。然而，由于下面參照圖4詳細描述的注入鎖定振蕩器310防止振蕩控制電壓信號V一CTR的模式抖動，所以可僅考慮抖動峰化現象而設計鎖相環330。換言之，通過控制電阻和電容值而不考慮模式抖動的增大，可使控制電壓生成單元336被設計有期望的相位^^度。
如圖3所示，根據本發明的時鐘同步電路具有由注入鎖定振蕩器310和鎖相環330組成的開環系統。 一般而言，開環系統可容易地獲得相位裕度。
圖4是圖示了圖3中的注入鎖定振蕩器310的框圖。參照圖4，注入鎖定振蕩器310包括電平移位單元410、注入鎖定壓控振蕩器430和濾波單元450。
電平移位單元410通過將以CMOS (互補金屬氧化物半導體)電平擺動的正/負參考時鐘信號CLK—REF tCLK—REF移位來輸出以CML
(電^^式邏輯)電平擺動的正/負輸入時鐘信號CLK_IN ICLKJN。提供電平移位單元410是為了使電路快速工作和降低功率消耗，這里，正輸入時鐘信號CLK一IN是對應于正參考時鐘信號CLK一REF的時鐘信號，負輸入時鐘信號/CLK一IN是對應于負參考時鐘信號/CLK一REF的時鐘信號。電平移位單元410為本領域的技術人員所熟知，因此，為了簡潔起見省略其詳細描述.
注入鎖定壓控振蕩器430接收正/負輸入時鐘信號CLK一IN及/CLK—IN,然后生成正/負PLL時鐘信號CLK—PLL K:LK—PLL、為內部時^信號。此時，注入鎖定壓控振蕩器430 ^據從濾波單元450輸出的經濾波的振蕩控制電壓信號FL_V_CTR來設定自激頻率，然后生成與正/負輸入時鐘信號CLK一IN及/CLK一IN同步的正/負PLL時鐘信號CLK—PLL tCLK—PLL。這里，正PLL時鐘信號CLK—PLL是對應于正輸入時鐘信號CLK一IN的信號，負PLL時鐘信號/CLK一PLL是對應于負輸入時鐘信號/CLK—IN的信號。
根據本發明的注入鎖定壓控振蕩器430使用注入鎖定技術.在注入鎖 定技術中，從主振蕩器輸出的振蕩信號被注入到從振蕩器中，JUUUli蕩 器輸出的振蕩信號與從主振蕩器輸出的振蕩信號同步。通常，基于注入鎖 定技術設計的電路可降低功率消耗并且表現出抖動的改善。僅供參考，如
果用以生成正/負pll時鐘信號clk_pll;sjclk—pll的注入鎖定壓控
振蕩器430充當從振蕩器，則用以生^被注入到注入鎖定壓控振蕩器430 中的正/負輸入時鐘信號CLK一IN tCLK—IN的電平移位單元410充當主 振蕩器。
因此，采用注入鎖定技術的注入鎖定壓控振蕩器430產生與正/負輸 入時鐘信號CLK_IN ;S7CLK_IN同步的正/負PLL時鐘信號CLK—PLL
k:lk—pll。此時，正/負輸入時鐘信號clk—in k:lk_in與正/負
PLL時補信號CLK_PLL tCLK_PLL之間的同步稱作"注入鎖定"。由 于此注入鎖定狀態;典型的鎖定^作相同，所以為了簡潔起見將省略其詳 細描述。
一般而言，采用注入鎖定技術的注入鎖定壓控振蕩器430可用于降低 功率消耗和改養纖動的工作特征。然而，被注入以用于注入鎖定的振蕩信
號(亦即，正/負輸入時鐘信號clkjnk:lk—in)的頻率與從振蕩器 (注入鎖定壓控振蕩器430)的自激^率應該滿i一條件。
將詳細描述這兩個頻率之間的關系。
首先，為了實現注入鎖定，亦即，為了使正/負輸入時鐘信號CLK一IN ;S7CLK_IN與正/負PLL時鐘信號CLK_PLL tCLK—PLL同步，注入 鎖定壓S振蕩器430的自激頻率應位于正/負輸入時鐘^號CLK一IN及 /CLK一IN的頻率附近。否則，在注入鎖定壓控振蕩器430中不產i注入 鎖定，從而不實現正/負輸入時鐘信號CLK_I1MCLK—IN與正/負PLL 時鐘信號CLK一PLL ;SVCLK一PLL之間的同步。由于這亦是典型的注入 鎖定特征，所以為了簡潔起見i省略詳細描述。
這里，可產生注入鎖定的正/負輸入時鐘信號CLK一IN ;5L/CLK_IN的 頻率范圍稱作"注入鎖定范圍"，注入鎖定范圍一^l^正/負輸入^"鐘信 號CLK一I1MCLKJN的頻率中間的小范圍。為了便于說明，本發明假 定注入^定范圍是正/負輸入時鐘信號CLK一IN JL/CLK—IN的頻率的十分 之一。
17例如，如果正/負輸入時鐘信號CLK—IN ^/CLKJN的頻率是4 GHz， 則注入鎖定壓控振蕩器430的自激頻率^位于4 GHz附近。亦即，由于 注入鎖定范圍是4 GHz的十分之一，所以可產生注入鎖定的頻率應位于 注入鎖定壓控振蕩器430的自激頻率的3.8 GHz至4.2 GHz之內。換言之， 為了進行注入鎖定，正/負輸入時鐘信號CLK一IN ;5L/CLK一IN與注入鎖定 壓控振蕩器430的自激頻率應位于相似頻率范圍內。
電i^設計者必須使注入鎖定壓控振蕩器430的自激頻率可祁^據具有 寬的工作頻率范圍的正/負輸入時鐘信號CLK一IN A/CLK_IN的頻率而變 化，因為新近的時鐘同步電路的工作頻率范圍變得愈來愈寬。
在本發明中，使用圖3中的鎖相環的振蕩控制電壓信號V一CTR，以 使正/負輸入時鐘信號CLK_IN ;S7CLK—IN的頻率位于注入鎖定壓控振蕩 器430的自激頻率附近。亦即，振蕩控;J電壓信號V一CTR使注入鎖定壓 控振蕩器430的自激頻率與正/負輸入時鐘信號CLK一IN ;8L/CLK一IN的頻 率對應。因此，根據本發明的時鐘同步電路總是滿足注入鎖定"。結果， 有可能產生與正/負輸入時鐘信號CLK—IN tCLK—IN同步的正/負PLL 時鐘信號CLK一PLL ;S7CLK一PLL。
另一方面，濾波單元450接收振蕩控制電壓信號V一CTR，然后通過 濾波操作生成經濾波的振蕩控制電壓信號FL—V一CTR.由于鎖相環330 被設計為保證期望的相位裕度，所以在振蕩控;J^壓信號V—CTR中模式 抖動可能增大。濾波單元450執行對該增大的模式抖動的濾k^SI作，并向 注入鎖定壓控振蕩器430提供經濾波的振蕩控制電壓信號FL_V_CTR. 因此，注入鎖定壓控振蕩器430無論振蕩控制電壓信號V一CTR "模式抖 動如何都產生正/負PLL時鐘信號CLK—PLL PLL。濾波單元450
可由具有串,接收振蕩控制電壓信號V一CTR的電阻器和與該電阻器并 聯連接的電容器的低通濾波器(LPF)來吳施。此配置為本領域的技術人 員所熟知，因此，為了簡潔起見將省略詳細描述。
圖5是圖示了振蕩控制電壓信號V一CTR和經濾波的振蕩控制電壓信 號FL一V一CTR的波形。如圖5所示，;生成于鎖相環330中的振蕩控制 電壓4號Vj:TR中存在模式抖動。然而，借助濾波單元450，模式抖動 在經濾波的^蕩控制電壓信號FI^V—CTR中消失。因此，生成于注入鎖 定壓控振蕩器430中的正/負PLLit^信號CLK_PLL ;5L/CLK—PLL不受 模式抖動的影響。
圖6是圖示了圖4中的注入鎖定壓控振蕩器430的電路圖。參照圖6，接收經濾波的振蕩控制電壓信號FL一V一CTR的注入鎖定壓控振蕩器430 產生與正/負輸入時鐘信號CLK—IN A/CLK_IN同步的正/負PLL時鐘信 號CLK—PLL tCLK—PLL。注入鎖定壓控^蕩器430可包括注入鎖定延 遲單元610以及第一至第三正常延遲單元630、 650和670。在注入鎖定 壓控振蕩器430中，響應于經濾波的振蕩控制電壓信號FL—V一CTR而設 定自激頻率，且基于自激頻率而進行注入鎖定操作.例如，;i濾波的振 蕩控制電壓信號FL—V_CTR的電壓電平為高時，以低頻率設定自激頻率， 而當經濾波的振蕩^制電壓信號FL一V—CTR的電壓電平為低時，以高頻 率設定自激頻率.可按照設計需;i變經濾波的振蕩控制電壓信號 FL一V一CTR與自激頻率之間的關系。
另 一方面，為了通過注入鎖定產生與正/負輸入時鐘信號CLK一IN及 /CLK_IN頻率相同的正/負輸出時鐘信號CLK_OUT ;SJCLK_OUT，注入 鎖定^遲單元610接收經濾波的振蕩控制電壓^號FL_V—CTR.此外， 注入鎖定延遲單元610通過第一正輸入端子INI接&正輸入時鐘信號 CLK_IN、通過第一負輸入端子/INl接收負輸入時鐘信號/CLKJN、通過 第二正輸入端子IN2接iJ^JE PLL時鐘信號CLK—PLL、且通^第二負輸 入端子/IN2接收負PLL時鐘信號/CLK^PLL。
第一正常延遲單元630接收經濾波的振蕩控制電壓信號FL_V_CTR， 且通過其自身的正/負輸入端子(+ ，-)接收注入鎖定延遲單元610的 輸出時鐘信號CLK_OUT和/CLK—OUT，以^f更將注入鎖定延遲單元610 的輸出時鐘信號CLK一OUT和/CLK一OUT延遲對應于經濾波的振蕩控制 電壓信號FL一V一CTR的預定時間。
第二正常延遲單元650接收經濾波的振蕩控制電壓信號FL—V—CTR， 且通過其自身的正/負輸入端子(+ ，-)接收第一正常延遲單元630的 輸出時鐘信號，以便將第一正常延遲單元630的輸出時鐘信號延遲對應于 經濾波的振蕩控制電壓信號FL一V—CTR的預定時間.
而且，第三正常延遲單元670接收經濾波的振蕩控制電壓信號 FL_V_CTR，且通過其自身的正/負輸入端子(+ , _ )接收笫二正常延 遲萃元650的輸出時鐘信號，以便將第二正常延遲單元650的輸出時鐘信 號延遲對應于經濾波的振蕩控制電壓信號FL_V_CTR的預定時間。第三 正常延遲單元670生成正/負PLL時鐘信號CLK—PLL tCLK—PLL。
用于控制注入鎖定延遲單元610以及笫一至第三正常延遲單元630、 650和670的偏置電壓是具有恒定電壓電平的參考電壓，且此電壓可由帶
19隙電路或Widlar發生器生成。
提供第一至第三正常延遲單元630、 650和670是為了生成多相時鐘 信號。在本發明中，可僅使用一個正常延遲單元，其與注入鎖定延遲單元 610 —起通過振蕩操作生成正/負PLL時鐘信號CLK—PLL tCLK—PLL, 僅供參考，多相時鐘信號是彼此間有預定相位差的時鐘信號。例如，從注 入鎖定壓控振蕩器430 (更具體而言，從每個延遲單元)輸出的多個時鐘 信號可彼此間異相45°。多相時鐘信號提供各種工作時序并且降低功率消 耗.
圖7是圖示了圖6中的注入鎖定延遲單元610的電路圖。
參照圖6和圖7，注入鎖定延遲單元610包括輸A/輸出單元710、負 載單元730和偏置單元750。
輸X/輸出單元710接收正/負輸入時鐘信號CLK—IN ;5JCLK_IN和 正/負PLL時鐘信號CLK—PLL A/CLK_PLL，以便于輸出與正/負輸入時 鐘信號CLK一IN ;5L/CLK一IN同步的正/負輸出時鐘信號CLK—OUT及 /CLK—OUT,輸A/輸出單元710包括四個NMOS晶體管。第一 NMOS 晶體管NM1具有公共節點N與負輸出時鐘信號/CLK一OUT的輸出端子 之間的源極-漏fe^徑、以及通過第一正輸入端子IN1 (圖6)輸入的正 輸入時鐘信號CLK—IN被施加至的柵極。第二 NMOS晶體管NM2具有 公共節點N與正輸i時鐘信號CLK一OUT的輸出端子之間的源極-漏極 i M^、以及通過第一負輸入端子/INl輸入的負輸入時鐘信號/CLK一IN被 施加至的柵極。第三NMOS晶體管NM3具有公共節點N與負輸^J時鐘 信號/CLK一OUT的輸出端子之間的源極-漏feiM圣、以及通過第二正輸 入端子IN2輸入的正PLL時鐘信號CLK—PLL被施加至的4t極.第四 NMOS晶體管NM4具有公共節點N與正輸出時鐘信號CLK一OUT的輸 出端子之間的源極-漏fe^徑、以及通過第二負輸入端子/IN2輸入的負 PLL時鐘信號/CLK—PLL #>施加至的*^極。
類似地，具有與經濾波的振蕩控制電壓信號FL一V一CTR對應的負載 值的負栽單元730包括四個PMOS晶體管。第一 PMOS晶體管PM1具 有VDD電源電壓端子與負輸出時鐘信號/CLK一OUT的輸出端子之間的 源極—漏極路徑、以及經濾波的振蕩控制電壓j號FL—V一CTR ^Eife加至 的柵極。第二 PMOS晶體管PM2具有VDD電源電壓^^與正輸出時鐘 信號CLK—OUT的輸出端子之間的源極-漏極路徑、以及經濾波的振蕩 控制電壓信號FL—V—CTR被施加至的柵極。與第一 PMOS晶體管PM1并聯連接的笫三PMOS晶體管PM3的柵極和與第二 PMOS晶體管PM2 并聯連接的第四PMOS晶體管PM4的柵極分別接收負輸出時鐘信號 /CLK—OUT和正輸出時鐘信號CLK—OUT,
這里，當經濾波的振蕩控制電壓信號FI^V一CTR為高時，負栽單元 730的負載值增大，而當經濾波的振蕩控制電壓;號FL一V一CTR為低時， 負栽單元730的負載值減小。可按照設計需求改變4^蕩i制電壓信號 V—CTR與該負載值之間的關系。
另一方面，偏置單元750響應于偏置電壓信號V_BN而4吏工作電流 流入具有公共節點N的注入鎖定延遲單元610的電流「通路中。偏置單元 750包括第五NMOS晶體管NM5，第五NMOS晶體管NM5具有>5^共節 點N與VSS地電壓端子之間的源極—漏極#、以及偏置電壓信號V—BN 被施加至的柵極。
注入鎖定延遲單元610產生與在注入鎖定時注入的正/負輸入時鐘信 號CLK一IN ^L/CLK一IN頻率相同的正/負輸出時鐘信號CLK—OUT及 /CLK_OUT。此注入^定操作為本領域的技術人員所熟知，所以;了簡潔 起見^省略詳細描述。
僅供參考，可通過改變第一NMOS晶體管NM1的大小與第三NMOS 晶體管NM3的大小的比率以及第二 NMOS晶體管NM2的大小與第四 NMOS晶體管NM4的大小的比率來調整注入鎖定范圍。
圖8A和圖8B是圖示了第一至第三正常延遲單元630、 650和670之 一的電路圖.參照圖8A，正常延遲單元由經濾波的振蕩控制電壓信號 FL一V一CTR控制，并且通itit過輸入端子IN ;5L/IN接收來自前級的時鐘 信i弄將輸入的時鐘信號延遲預定時間來產生輸出信號OUT 10UT。從
率相同.
參照圖8B，另一正常延遲單元亦由經濾波的振蕩控制電壓信號 FL一V一CTR控制，并且通過通過輸入端子IN 接收來自前級的時鐘 信號^將輸入的時鐘信號延遲預定時間來產生輸出信號OUT ;5L/OUT。圖 8A和圖8B中所示的延遲單元進行相同的操作，盡管其中用以構成輸入 端子IN ^L/IN的NMOS晶體管的數目不同。然而，優選的是使用圖8B 中的延遲單元作為正常延遲單元630、 650和670以對稱地工作，因為圖 8B中的延遲單元的物理布局與注入鎖定延遲單元610具有相同的結構。圖9是圖示了根據本發明的另一個實施例的時鐘同步電路的框圖。與 圖3的實施例相比，該時鐘同步電路包括只是以不同方式彼此連接的注入 鎖定振蕩器930和鎖相環910。然而，其在詳細結構和工作方面類似于圖 3中的時鐘同步電路，為了簡潔起見將省略關于詳細結構和工作的描述。
鎖相環910具有圖3中描繪的鎖相環330的結構，以向注入鎖定振蕩 器930提供振蕩控制電壓信號V—CTR、內部源時鐘信號S一CLK一INN和 /S一CLK一INN。在注入鎖定振蕩器930中，響應于振蕩i制^壓信號 V一CTR而i殳定自激頻率，并生成與內部源時鐘信號S_CLK_INN和 /S—CLKINN同步的PLL時鐘信號CLK—PLL ACLK—PLL。這里，正 內、源時鐘信號S一CLK一INN對應于反饋k鐘信號CLK一FED。負內部源 時鐘信號/S—CLK—INNi正內部源時鐘信號S_CLK_INN的互補信號。
同時，圖9中的注入鎖定振蕩器930與圖4中的注入鎖定振蕩器具有 相同的結構，注入鎖定振蕩器930接收正/負內部源時鐘信號S一CLK一INN ;S7S_CLK—INN作為正/負參考時鐘信號CLK—REF tCLK—REF.然而， 注入;貞定^蕩器930可接收多種信號作為內部源時鐘信號，而不僅僅所述 正/負信號.因此，注入鎖定振蕩器930的注入鎖定壓控振蕩器根據另一 個實施例來實施。為了理解另一個實施例，參照圖10，將詳細描述圖9 中的壓控振蕩器914。
壓控振蕩器914包括四個正常延遲單元1110、 1120、 1150和1170. 一般而言，正常延遲單元1110、 1120、 1150和1170可具有圖8a中描繪 的結構。然而，正常延遲單元1110、 1120、 1150和1170具有圖8B中描 繪的結構，以便與圖11的另一個實施例的注入鎖定壓控振蕩器對稱地形 成。此時，希望該注入鎖定壓控振蕩器亦具有圖7中描繪的注入鎖定延遲 單元的結構以便于對稱工作。
壓控振蕩器914生成第一至第四正/負相位時鐘信號mj:lko至
/M—CLK<4>。第一至第四負相位時鐘信號/M—CLK<1>、 /M—CLK<2>、 /M—CLKO和/M—CLK〈4〉是第一至第四正相位時鐘信號M—CLK<1>、 M—CLK<2>、 M—CLK〈3〉和M—CLK《4〉的反相時鐘信號，第一至笫四正 相位時鐘信號M_CLK<1>、 M—CLK<2>、 M—CLK〈3〉和M—CLKO是 彼此間有預定相位差(例如45° )的多相時鐘^號。
圖11是圖示了根據本發明的另一個實施例的包含在圖9中的注入鎖 定振蕩器930中的注入鎖定壓控振蕩器的電路圖。參照圖11，該注入鎖 定壓控振蕩器可包括對應于笫一至笫四正/負相位時鐘信號M_CLK<1>至/M—CLK〈4〉的四個注入鎖定延遲單元1210、 1230、 1250和1270。四 個注入鎖定延遲單元1210、 1230、 1250和1270具有圖7中描繪的注入鎖 定延遲單元的結構。每個注入鎖定延遲單元接收對應的相位時鐘信號并且 執行注入鎖定操作.將不再說明上面描述的注入鎖定操作。
盡管在圖11的實施例中使用與四個注入鎖定延遲單元1210、 1230、 1250和1270對應的標號的相位時鐘信號，但可根據該實施例使用一個時 鐘信號，只要該時鐘信號具有與參考時鐘信號CLK_REF的相位對應的 相位。亦即，如上所述，圖9所示的內部源時鐘信號S一CLK一INN及 /S—CLK—INN (亦即，第一至第四正/負相位時鐘信號M—CLKO至 /M一CLK〈4〉中的兩個時鐘信號)可用作相位時鐘信號。
圖12是示出了圖9中的時鐘同步電路的傳遞函數的特性的曲線圖。
曲線圖(a)圖示了鎖相環910的傳遞函數的特性。抖動"^化現象可 在鎖相環910的帶寬附近出現.曲線圖(b)圖示了注入鎖定振蕩器930 的傳遞函數的特性。希望鎖相環的帶寬大于注入鎖定振蕩器的帶寬以^更于 穩定地工作。
曲線圖(c)圖示了圖9中的時鐘同步電路的傳遞函數的特性，其是 通過將鎖相環910的傳遞函數(a )與注入鎖定振蕩器930的傳遞函數(b ) 相乘來得到的。如曲線圖(c)所示，出現于曲線圖(a)中的抖動"^化現 象驚人地減小。這里，可通過僅考慮相位^^度來設計鎖相環910，且由此 生成的模式抖動可由注入鎖定振蕩器930通過包括濾波單元來消除。另 外，在鎖相環工作特性由普通鎖相環保證的同時，還可通過注入鎖定振蕩 器消除抖動峰化現象和模式抖動。
圖13A是示出了常規鎖相環的傳遞函數的特性的曲線圖，圖13B是 示出了祁^據本發明的鎖相環的傳遞函數的特性的曲線圖。
圖2所示的抖動J^化現象亦出現于圖13A中。然而，具有理想低通 濾波器特征的圖13B中完全不顯現抖動峰化現象。圖13B中的參考標號 ①、②和③表示通過對圖7中的笫一至笫四NMOS晶體管NM1至NM4 進行大小控制來得到的傳遞函數的特性曲線圖。在傳遞函數的特性曲線圖 中不顯現抖動峰化現象。
如上所述，# 據本發明的時鐘同步電路可通過形成鎖相環和注入鎖定 振蕩器來消除抖動峰化現象。此外，由于注入鎖定振蕩器使用經濾波的振 蕩控制電壓信號FL—V—CTR,所以PLL時鐘信號CLK—PLL及/CLK一PLL中不反映振蕩控制電壓信號V一CTR的模式抖動.
此外，根據本發明的時鐘同步電路可利用穩定的相位/頻率鎖定操作 來降低功率消耗。
本發明由于通過使用了注入鎖定操作的開環系統提供時鐘同步電路 而有效消除了抖動峰化現象。另夕卜，本發明可通it^內部時鐘信號^Lt成
電壓的模式抖動。
此外，本發明可通過使用注入鎖定操作、以低的功率消耗改善鎖相環 的關于抖動的性能。
盡管已針對特定實施例描述了本發明，但應對于本領域的技術人員顯 然的是，在不脫離以下權利要求中限定的本發明的精神和范疇的情況下可 作出各種改變和修改。例如，可基于輸入和輸出信號的極性改變晶體管和 邏輯門的位置或類型。
權利要求
1. 一種具有時鐘同步電路的半導體存儲器件，所述時鐘同步電路包括鎖相環，被配置為檢測反饋時鐘信號與參考時鐘信號之間的相位/頻率差以生成對應于所述檢測到的相位/頻率差的振蕩控制電壓信號，并生成對應于所述振蕩控制電壓的所述反饋時鐘信號；以及注入鎖定振蕩單元，被配置為響應于所述振蕩控制電壓信號而設定自激頻率并生成與所述參考時鐘信號同步的內部時鐘信號。
2. 如權利要求1所述的半導體存儲器件，其中所述注入鎖定振蕩單 元包括濾波單元，被配置為通過對所述振蕩控制電壓信號濾波來輸出經濾波 的控制電壓信號；以及注入鎖定壓控振蕩器，被配置為接收所述經濾波的控制電壓信號并生 成處于與所述參考時鐘信號對應的頻率的所述內部時鐘信號。
3.如權利要求2所述的半導體存儲器件，其中所述濾波單元包括低
4. 如權利要求2所述的半導體存儲器件，其中所述注入鎖定壓控振 蕩器包括注入鎖定延遲單元，被配置為接收所述經濾波的控制電壓信號、所述 參考時鐘信號和所述內部時鐘信號并輸出對應于所述參考時鐘信號的輸 出時鐘信號；以及正常延遲單元，被配置為通過將所述輸出時鐘信號延遲對應于所述經 濾波的控制電壓信號的預定時間來生成所述內部時鐘信號。
5. 如權利要求4所述的半導體存儲器件，其中所述參考時鐘信號與 所述輸出時鐘信號具有相同的頻率。
6. 如權利要求4所述的半導體存儲器件，其中所述注入鎖定延遲單 元包括輸入/輸出單元，被配置為接收所述參考時鐘信號和所述內部時鐘信 號并輸出與所述參考時鐘信號同步的所述輸出時鐘信號；負載單元，具有對應于所述經濾波的控制電壓信號的負載值；以及偏置單元，被配置為響應于偏置電壓而向所述注入鎖定延遲單元提供 工作電流。
7. 如權利要求6所述的半導*儲器件，其中所述輸/NJ輸出單元包括第一輸入單元，連接于差動輸出端子與所述偏置單元之間，并且被配 置為差動地接收所述參考時鐘信號；以及第二輸入單元，連接于所述差動輸出端子與所述偏置單元之間，并且 被配置為差動地接收所述內部時鐘信號。
8. 如權利要求l所述的半導體存儲器件，進一步包括電平移位單元， 所述電平移位單元被配置為將所述參考時鐘信號的電壓電平移位至預定 電壓電平。
9. 一種時鐘同步電路，包括相位/頻率檢測單元，被配置為檢測參考時鐘信號與反饋時鐘信號之 間的相位/頻率差并輸出檢測信號；電荷泵浦單元，被配置為響應于所述檢測信號而執行電荷泵浦操作；控制電壓生成單元，被配置為根據所述電荷泵浦操作生成振蕩控制電 壓信號；壓控振蕩器，被配置為根據所述振蕩控制電壓信號生成所述反饋時鐘 信號；以及注入鎖定振蕩器，被配置為響應于所述振蕩控制電壓信號而設定自激 頻率并生成與所述參考時鐘信號同步的內部時鐘信號。
10. 如權利要求9所述的時鐘同步電路，進一步包括第一分頻單元，被配置為對所述壓控振蕩器的所述反饋時鐘信號進行 分頻并向所^目位/頻率檢測單元提供所述經分頻的反饋時鐘信號；以及第二分頻單元，被配置為對所述參考時鐘信號進行分頻并向所勤目位 /頻率檢測單元提供所述經分頻的參考時鐘信號。
11. 如權利要求9所述的時鐘同步電路，其中所述參考時鐘信號與所 述內部時鐘信號具有相同的頻率。
12. 如權利要求9所述的時鐘同步電路，其中所述注入鎖定振蕩器包濾波單元，被配置為通過對所述振蕩控制電壓信號濾波來輸出經濾波的控制電壓信號；以及注入鎖定壓控振蕩器，被配置為接收所述經濾波的控制電壓信號并生 成處于與所述參考時鐘信號對應的頻率的所述內部時鐘信號。
13. 如權利要求12所述的時鐘同步電路，其中所述濾波單元包括低 通濾波器。
14. 如權利要求12所述的時鐘同步電路，其中所述注入鎖定壓控振 蕩器包括注入鎖定延遲單元，被配置為接收所述經濾波的控制電壓信號、所述 參考時鐘信號和所述內部時鐘信號并輸出對應于所述參考時鐘信號的輸 出時鐘信號；以及正常延遲單元，被配置為通過將所述輸出時鐘信號延遲對應于所述經 濾波的控制電壓信號的預定時間來生成所述內部時鐘信號。
15. 如權利要求14所述的時鐘同步電路，其中所述參考時鐘信號與 所述輸出時鐘信號具有相同的頻率。
16. 如權利要求14所述的時鐘同步電路，其中所述注入鎖定延遲單 元包括輸入/輸出單元，被配置為接收所述參考時鐘信號和所述內部時鐘信 號并輸出與所述參考時鐘信號同步的所述輸出時鐘信號；負栽單元，具有對應于所述經濾波的控制電壓信號的負載值；以及偏置單元，被配置為響應于偏置電壓而向所述注入鎖定延遲單元提供 工作電流。
17. 如權利要求16所述的時鐘同步電路，其中所述輸"輸出單元包括第一輸入單元，連接于差動輸出端子與所述偏置單元之間，并且被配 置為差動地接收所述參考時鐘信號；以及第二輸入單元，連接于所述差動輸出端子與所述偏置單元之間，并且 被配置為差動地接收所述內部時鐘信號。
18. 如權利要求9所述的時鐘同步電路，進一步包括電平移位單元， 所述電平移位單元被配置為將所述參考時鐘信號的電壓電平移位至預定電壓電平。
19. 一種用于驅動時鐘同步電路的方法，所述方法包括在參考時鐘信號與反饋時鐘信號之間執行相位/頻率鎖定操作以生成 振蕩控制電壓信號；并且響應于所述振蕩控制電壓信號而設定自激頻率，并執行注入鎖定操作 以生成與所述參考時鐘信號同步的內部時鐘信號。
20. 如權利要求19所述的方法，其中所述執行所^目位/頻率鎖定操 作包括輸出所述參考時鐘信號與所述反饋時鐘信號之間的相位/頻率差作為 檢測信號；響應于所述檢測信號而執行電荷泵浦操作； 根據所述電荷泵浦操作生成所述振蕩控制電壓信號；并且 根據所述振蕩控制電壓信號生成所述>11饋時鐘信號。
21. 如權利要求19所述的方法，進一步包括 對所述參考時鐘信號進行分頻；并且 對所述^Jt時鐘信號進行分頻。
22. 如權利要求19所述的方法，其中所述執行所述注入鎖定^Mt包括執行對所述振蕩控制電壓信號的低通濾波操作；并且響應于經濾波的振蕩控制電壓信號而生成處于與所述參考時鐘信號 對應的頻率的所述內部時鐘信號。
23. 如權利要求22所述的方法，其中所述生成所述內部時鐘信號包括接收所述內部時鐘信號的反饋信號和所述參考時鐘信號以生成對應 于所述參考時鐘信號的輸出時鐘信號；并且通過將所述輸出時鐘信號延遲對應于所述經濾波的振蕩控制電壓信 號的預定時間來生成所述內部時鐘信號。
24. 如權利要求23所述的方法，其中所述參考時鐘信號與所述輸出 時鐘信號具有相同的頻率。
25. 如權利要求19所述的方法，其中所述參考時鐘信號與所述內部 時鐘信號具有相同的頻率。
26. —種時鐘同步電路，包括相位/頻率檢測單元，被配置為檢測參考時鐘信號與反饋時鐘信號之 間的相位/頻率差并輸出檢測信號；電荷泵浦單元，被配置為響應于所述檢測信號而執行電荷泵浦操作；控制電壓生成單元，被配置為根據所述電荷泵浦^Mt生成振蕩控制電壓信號；壓控振蕩器，被配置為生成具有與所述振蕩控制電壓信號對應的頻率的內部源時鐘信號；分頻單元，被配置為對所述內部源時鐘信號進行分頻以輸出所iL^饋時鐘；以及注入鎖定振蕩器，被配置為響應于所述振蕩控制電壓信號而設定自激 頻率并響應于所述內部源時鐘信號而生成內部時鐘信號。
27. 如權利要求26所述的時鐘同步電路，其中所述壓控振蕩器包括 多個延遲單元，所述多個延遲單元被配置為生成彼此間有預定相位差的所 述內部源時鐘信號。
28. 如權利要求27所述的時鐘同步電路，其中所述注入鎖定振蕩器 包括濾波單元，被配置為通過對所述振蕩控制電壓信號濾波來輸出經濾波 的控制電壓信號；以及注入鎖定壓控振蕩器，被配置為接收所述經濾波的控制電壓信號并響 應于所述內部源時鐘信號而生成所述內部時鐘信號。
29. 如權利要求28所述的時鐘同步電路，其中所述注入鎖定壓控振 蕩器包括多個注入鎖定延遲單元，所述多個注入鎖定延遲單元被配置為響 應于所述內部源時鐘信號而生成所述內部時鐘信號。
30. 如權利要求28所述的時鐘同步電路，其中所述注入鎖定壓控振 蕩器包括第一注入鎖定延遲單元，被配置為響應于所述經濾波的控制電壓信 號、所述內部源時鐘信號之一和所述內部時鐘信號而生成預內部時鐘信號；以及第二注入鎖定延遲單元，被配置為響應于所述經濾波的控制電壓信 號、所述內部源時鐘信號中的另 一個和所述預內部時鐘信號而生成所述內 部時鐘信號。
全文摘要
一種具有時鐘同步電路的半導體存儲器件，該時鐘同步電路能夠使用注入鎖定來執行期望的相位/頻率鎖定操作而不發生抖動峰化現象和振蕩控制電壓信號的模式抖動。該器件包括這樣的鎖相環其檢測反饋時鐘信號與參考時鐘信號之間的相位/頻率差以生成對應于檢測到的相位/頻率差的振蕩控制電壓信號，并生成對應于振蕩控制電壓信號的反饋時鐘信號。注入鎖定振蕩單元響應于振蕩控制電壓信號而設定自激頻率并生成與參考時鐘信號同步的內部時鐘信號。
文檔編號G11C7/10GK101483060SQ20081017261
公開日2009年7月15日 申請日期2008年11月4日 優先權日2008年1月8日
發明者宋澤相, 尹大健, 權大漢, 金敬勛 申請人:海力士半導體有限公司