專利名稱：基于多路流水控制單元的嵌入式nor型閃存存儲系統的制作方法
技術領域：
本發明涉及的是一種電信技術領域的系統，具體是一種基于多路流水控制單 元的嵌入式NOR型閃存存儲系統。
技術背景NOR型閃存是現在市場上常用的非易失閃存技術之一。英特爾(Intel)公 司于1988年首先開發出NOR型閃存技術，徹底改變了原先由EPROM和EEPROM 一統天下的局面。經過了近二十年的發展，NOR型閃存技術已經相對成熟。NOR 型閃存具有芯片內執行(XIP， execute In Place)的特點，這樣應用程序可以直 接在NOR型閃存內部運行，而不必再把代碼讀到系統內存(RMO中。NOR型閃 存的傳輸效率很高，在1-4MB的小容量時具有很高的成本效益，但是較低的寫入 和擦除速度影響了它的性能。由于NOR型閃存的上述特點，其主要應用在代碼存 儲介質中。但是，由于目前使用的嵌入式處理器的工作頻率已經達到上百兆，因 此，NOR型閃存作為代碼存儲介質時，其較慢的訪問速度便成為了整個系統性能 的瓶頸。有效地加快NOR型閃存訪問速度，對提高嵌入式系統的工作性能，具有 重要的意義。經對現有技術文獻的檢索發現，Marco Pasotti等在《2003 Symposium on VLSI Circuits Digest of Technical Papers》(超大規模集成電路研討會技術 文獻摘要，2003年)第213-216頁發表的"An Application Specific Embeddable Flash Memory System for Non-Volatile Storage of Code, Data and Bit—Streams for Embedded FPGA Configurations"(—種在嵌入式FPGA結構中存儲非易失 性代碼，數據，比特流的專用嵌入式NOR型閃存存儲系統)，該文中提出使用四 塊NOR型閃存芯片構成一個存儲系統，在訪問該存儲系統時通過對四塊NOR型閃 存芯片同時操作，能夠達到提高整個存儲系統的訪問峰值速度的目的。但是，其 不足之處在于由于沒有采用流水線結構和預測機制，因此在現實應用中的實際訪問速度難以接近理想的峰值速度，從而使得該結構的應用范圍受到限制。 發明內容本發明針對上述現有技術中的不足，提供了一種基于多路流水控制單元的嵌 入式NOR型閃存存儲系統，該存儲系統使用流水線結構，利用四片獨立的NOR 型閃存芯片及相應的控制邏輯并行工作。使用本存儲系統，可以有效地提高嵌入 式存儲系統讀取數據的速度。本發明是通過以下技術方案實現的，本發明包括接口電路、四個控制單元， 四個控制單元結構完全相同，并相互獨立，四個控制單元均通過接口電路與微處 理器相連。所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、兩個緩存區、 以及一塊N0R型閃存芯片，控制邏輯電路接收外部微處理器的接口電路的控制信 號，產生控制信號并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據這些 控制信號及NOR型閃存的讀寫時序，直接對NOR型閃存芯片進行控制；緩存區對 從NOR型閃存芯片中讀取的數據緩存，然后傳遞給外部接口電路，兩個緩存區相 互獨立， 一個緩存區從NOR型閃存芯片讀取數據的時候，另外一個緩存區同時進 行下一個數據的讀取，而不必等待前一個數據讀取完成。所述控制邏輯電路，負責從微處理器接收讀寫操作的命令，并且通過NOR 型閃存接口電路控制NOR型閃存芯片與緩存區之間進行數據的傳輸。所述緩存區，與微處理器的接口電路和NOR型閃存芯片接口相連。所述緩存區為雙口隨機存儲器(DPRAM)。所述緩存區，其存儲量大小與N0R型閃存芯片按照頁模式讀取時一次讀取的 數據量相同。所述NOR型閃存芯片，通過32位的接口單元與緩存區相連。 本發明工作時，微處理器將讀取NOR型閃存的控制信息(包括讀信號，地址 信號等)傳遞給接口電路，接口電路對控制信息進行解析，產生控制相應控制單 元進行讀操作的控制信號。每個控制單元的根據控制信號負責進行N0R型閃存讀 操作，包括如下三個階段第一階段，通過接口單元接收微處理器的讀控制信號； 第二階段，控制邏輯電路將讀控制信號傳遞給NOR型閃存接口電路，N0R型閃存 接口電路直接控制N0R型閃存芯片的信息的讀取，然后將讀到的數據中從NOR型閃存存儲芯片傳遞到控制單元中的一個緩存區中；第三階段，微處理器從緩存 區中讀出數據。由于采用了四路獨立的控制單元，而在每個控制單元內部有兩個 獨立的緩存區，接口電路根據微處理的控制信息流水地控制不同控制單元或者同 一控制單元的不同緩沖區進行讀操作，在整個存儲系統各控制單元之間以及單個 控制單元的兩個緩存區之間形成了兩個層次的流水線并行操作結構，從而彌補了控制單元讀取數據和微處理請求數據之間的速度差異，達到了提高存儲系統讀取 數據速度的目的。與現有技術相比，本發明包括如下有益效果在嵌入式系統中應用本發明提 出的存儲系統方案，由于本系統采取了四路控制單元潛在的并行性，形成了一個 流水線結構，同時在控制單元的內部使用兩個獨立的緩存區，從而可以在每個控 制單元內部實現流水線的讀操作。通過仿真測試，使用本發明提出的嵌入式NOR 型閃存存儲系統，與直接從NOR型閃存芯片中讀取數據相比較，速度平均提高了 146%，這就達到從N0R型閃存芯片中讀取數據加速的目的。
圖l為本發明的結構框圖；圖2為NOR型閃存芯片讀數據時序圖；圖3為本發明的控制單元結構圖；圖4為本發明的同一控制單元中兩個緩存區同時進行讀操作的時序圖；圖5為本發明中4片N0R型閃存芯片的地址空間；圖6為以順序地址訪問本發明系統的流程圖；圖7為以非順序地址訪問本發明系統的流程圖。
具體實施方式
下面結合附圖對本發明的實施例作詳細說明本實施例在以本發明技術方案為前提下進行實施，給出了詳細的實施方式和具體的操作過程，但本發明的保護 范圍不限于下述的實施例。如圖1所示，本實施例包括接口電路、四個控制單元，四個控制單元結構 完全相同，并相互獨立，四個控制單元均通過接口電路與微處理器相連，四個控 制單元，分別為0號控制單元、l號控制單元、2號控制單元、3號控制單元。如圖3所示，所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、第一緩存區、第二緩存區、N0R型閃存芯片，控制邏輯電路接收外部微處理器的 接口電路的控制信號，產生控制信號并傳遞給NOR型閃存接口電路；N0R型閃存 接口電路根據這些控制信號及N0R型閃存的讀寫時序，直接對NOR型閃存芯片進 行控制；第一緩存區、第二緩存區對從NOR型閃存芯片中讀取的數據緩存，然后 傳遞給外部接口電路，兩個緩存區相互獨立， 一個緩存區從NOR型閃存芯片讀取 數據的時候，另外一個緩存區進行下一個數據的讀取，而不必等待前一個數據讀 取完成。所述N0R型閃存芯片的型號為三星公司(SAMSUNG)的K8D1716UTB NOR型閃存 芯片，具體是一種2MX8比特的雙體閃存存儲芯片。所述緩存區使用的雙口隨機存儲器(DPRAM)型號為ATMEL公司的UA1E雙口隨 機存儲器，其存儲容量為128K字節。如圖2所示，所述控制單元，其負責進行NOR型閃存讀操作，包括如下三個 階段第一階段，通過接口單元接收微處理器的讀控制信號；第二階段，控制邏輯電路將讀控制信號傳遞給NOR型閃存接口電路，N0R型 閃存接口電路直接控制N0R型閃存芯片的信息的讀取，然后將讀到的數據中從 NOR型閃存存儲芯片傳遞到控制單元中的一個緩存區中；第三階段，微處理器從緩存區中讀出數據。本實施例系統采用交叉地址映射方式，如圖5所示，0號控制單元所控制的 N0R型閃存芯片中每個字的地址對4取模都是0， 1號控制單元所控制的NOR型 閃存芯片中每個字的地址對4取模都是1， 2號控制單元所控制的NOR型閃存芯 片中每個字的地址對4取模都是2， 3號控制單元所控制的NOR型閃存芯片中每 個字的地址對4取模都是3。如圖4所示，在單個控制單元內部使用兩個獨立的緩存區實現流水線的讀操 作，可以有效地提高讀取數據的速度。第一緩存器讀取地址1的階段2、階段3 的信息，第二緩存器同時讀取地址2的階段2和階段3。下面為兩種地址方式訪問本實施例系統的情況。1.以順序地址訪問本實施例系統的情況一般地，當本實施例系統用來存儲程序代碼時，為按地址順序訪問。如圖6所示，微處理器向本實施例系統發出連續讀取地址0到地址6的請求， 即讀取數據的地址順序為0, 1， 2， 3， 4， 5， 6。 N0R型閃存存儲系統根據地 址控制四個不同的控制單元中讀取數據。由圖中可以看出，由于4路控制單元可 以并行地從各自的NOR型閃存芯片中讀取數據，因此從整體來看，數據讀取的速 度提高了4倍。2.以非順序地址訪問本實施例系統的情況當N0R型閃存存儲系統所存儲的程序代碼在執行過程中發生跳轉即不是按 照順序執行的時候，將不能按照圖6的情況輪流從4路控制單元中讀取數據，從 而無法達到最佳的讀取效率。例如，圖7所示，NOR型閃存存儲系統的讀取地址 依次為0， 1， 2， 6， 7， 8…。由于地址2與地址6位于同一個N0R型閃存芯片 中，因此不能在接收到地址6后立即開始數據的讀取。此時可以利用一個控制單 元內兩個緩存區的結構，不必等待地址2的數據讀取結束，便可以開始地址6 數據的讀取，這也能夠在一定程度上加快非順序訪問N0R型閃存存儲系統的速 度。
權利要求
1、一種基于多路流水控制單元的嵌入式NOR型閃存存儲系統，其特征在于，包括接口電路、四個控制單元，四個控制單元結構完全相同，并相互獨立，四個控制單元均通過接口電路與微處理器相連；所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、兩個緩存區、NOR型閃存芯片，控制邏輯電路接收外部微處理器的接口電路的控制信號，產生控制信號并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據這些控制信號及NOR型閃存的讀寫時序，直接對NOR型閃存芯片進行控制；緩存區對從NOR型閃存中讀取的數據緩存，然后傳遞給外部接口電路，兩個緩存區相互獨立，一個緩存區從NOR型閃存芯片讀取數據的時候，另外一個緩存區同時進行下一個數據的讀取。
2、 根據權利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲 系統，其特征是，所述控制邏輯電路，負責從微處理器接收讀寫操作的命令，并 且通過NOR型閃存接口電路控制NOR型閃存芯片與緩存區之間進行數據的傳輸。
3、 根據權利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲 系統，其特征是，所述緩存區與外部數據接口和NOR型閃存芯片接口相連。
4、 根據權利要求1或3所述的基于多路流水控制單元的嵌入式NOR型閃存 存儲系統，其特征是，所述緩存區為雙口隨機存儲器。
5、 根據權利要求1或3所述的基于多路流水控制單元的嵌入式NOR型閃存 存儲系統，其特征是，所述緩存區，其存儲量大小與NOR型閃存芯片按照頁模式 讀取時一次讀取的數據量相同。
6、 根據權利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲 系統，其特征是，所述的NOR型閃存芯片，通過32位的接口單元與緩存區相連。
全文摘要
一種嵌入式系統技術領域的基于多路流水控制單元的嵌入式NOR型閃存存儲系統，包括四個結構完全相同并相互獨立的控制單元，四個控制單元均通過接口電路與微處理器相連，控制單元中，控制邏輯電路接收外部微處理器的接口電路的控制信號，產生控制信號并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據這些控制信號及NOR型閃存的讀寫時序，直接對NOR型閃存芯片進行控制；緩存區對從NOR型閃存芯片中讀取的數據緩存，然后傳遞給外部接口電路，兩個緩存區相互獨立，一個緩存區從NOR型閃存芯片讀取數據的時候，另外一個緩存區進行下一個數據的讀取，不必等待前一個數據讀取完成。本發明可以在每個控制單元內部實現流水線的讀操作。
文檔編號G11C7/10GK101246737SQ200810034558
公開日2008年8月20日 申請日期2008年3月13日 優先權日2008年3月13日
發明者欣 于, 劉文江, 戎蒙恬, 王子維, 王永棟 申請人:上海交通大學