專利名稱：：一次性可編程單元和具有該單元的存儲設備的制作方法
技術領域：
：本發明涉及半導體設計技術，更具體地涉及具有可靠性提高、結構簡單、功耗減少和尺寸小的一次性可編程單元以及具有該單元的存儲設備。
背景技術：
：一次性可編程(OTP)單元作為單存儲器或存儲器陣列廣泛地用于集成電路(IC)芯片。OTP單元特別用于標記標識(ID)、設置參數和控制管芯或芯片的內部電壓電平。因此，OTP單元和OTP存儲器陣列極大地影響著IC芯片的產量和特性。為了上述的相同目的，OTP單元和OTP存儲器陣列還用于液晶顯示器(LCD)驅動器的IC芯片中。OTP單元和OTP存儲器陣列還用于分配偽地址以便維修/替換有缺陷的靜態隨M取存儲器(SRAM)。此外，近來，OTP單元和OTP存儲器陣列常常用于設置模塊制造商所需要的LCD設置自動序列的內部狀態。可以用兩個基本狀態，即熔絲(fuse)和反熔絲(anti-fuse)來實現OTP單元。熔絲方法包括切斷金屬或聚電阻(polyresistance),即，0TP單元的熔絲在正常狀態下是電短路以具有最小的電阻，但在切斷金屬或聚電阻后變成開路以具有無窮大的電阻。制造具有熔絲的OTP單元需要激光裝置以便切斷金屬或聚電阻，并因此需要增加制造時間和增加制造成本。另夕卜，金屬或聚電阻還可能通過諸如溫度的外部環境來被切斷或短路，從而會使設備可靠性惡化。可以用柵氧化物電容器來實現反熔絲設備，所述柵氧化物電容器包括作為電極的互補金屬氧化物半導體(CMOS)晶體管的柵極和基底。在正常狀態下，電容器具有無窮大的電阻，使得反熔絲是開路的。然而，當高壓VPP施加到柵極或基底時，柵極和基底變為短路，使得反熔絲具有幾歐姆到幾十歐姆范圍的電阻。幾歐姆到幾十歐姆范圍的電阻值表示柵極絕緣層被擊穿。如上所述，在具有CMOS柵極絕緣層的反熔絲的情況下，電阻切斷電壓在電路自身內部產生。因此，與熔絲方法不同，反熔絲方法不需要激光裝置且不受時間和溫度的影響，從而可以提高設備可靠性。以下參考美國專利No.US6，927，997B2來說明典型的具有反熔絲的OTP單元。圖1是典型的OTP單位單元的電路圖。參考圖l，OTP單元包括反熔絲ANT一FS1、開關SW1和NM0S晶體管NM1和NM2。反熔絲ANT—FS1連接在節點A和節點B之間。開關SW1連接在節點B和地電壓端子之間。NM0S晶體管NM1經由NM0S晶體管腿2連接在節點B和節點E之間，并且NM0S晶體管NM1的柵極連接到節點C。NM0S晶體管NM2連接在NM0S晶體管NM1的源極和節點E之間，并且NM0S晶體管NM2的柵極連接到節點D。作為參考，NM0S晶體管NM1是高壓M0S晶體管，以便防止高壓VPP擊穿NM0S晶體管NM2的柵極絕緣層。以下參考表1、圖2A和2B來說明將數據寫到圖1的典型的OTP單位單元和從該單位單元中讀取數據的方法。<table>tableseeoriginaldocumentpage8</column></row><table>圖2A示出圖1的典型的OTP單位單元在寫模式下的操作。參考表1和圖2A，高壓VPP施加到節點A。同時，開關SW1被導通，且邏輯低電平信號施加到節點C和D，使得NM0S晶體管NM1和NM2被關斷。因而，從節點A經由開關SW1到地電壓端子形成電流路徑。換句話說，因為高壓VPP施加到&溶絲ANT-FS1的差^底和柵極，所以柵極絕緣層被擊穿，使得反熔絲ANT-FS1可以具有幾歐姆到幾十歐姆范圍的電阻。圖2B示出圖1的典型的OTP單位單元在讀模式下的操作。參考表1和圖2B，外部電壓VDD施加到節點A。同時，開關SW1被關斷，且邏輯高電平信號施加到節點C和D,使得醒0S晶體管醒l和NM2被導通。因而，從節點A經由NM0S晶體管NM1和NM2到節點E形成電流躲。下面將說明當反熔絲ANT-FS1被切斷以將邏輯高電平數據輸出到輸出節點E時的情況。施加到節點A的外部電壓VDD在通過節點E被輸出之前通過反熔絲ANT-FS1的幾歐姆到幾十歐姆的電阻以及通過NMOS晶體管NM1和NM2的導通電阻產生壓降。由于在反熔絲ANT—FS1和NMOS晶體管腿l和NM2處的壓降，與外部電壓VDD相對應的電平電壓通過節點E輸出。下面將說明當反熔絲ANT—FS1未被切斷以使得邏輯低電平數據輸出到輸出節點E時的情況。在這種情況下，反熔絲ANT—FS1由于其未被切斷而具有無窮大的電阻。因此，施加到節點A的外部電壓VDD在通過節點E輸出之前通it^熔絲ANT一FS1的無窮大的電阻以及通過NMOS晶體管NM1和NM2的導通電阻產生壓降。因為在具有無窮大電阻的反熔絲ANT-FS1處的壓降，所以與地電壓相對應的電平電壓通過節點E輸出。雖然在圖l至圖2B中未示出，但是從節點E輸出的數據通過差動放大器來讀出(sense)和放大。參考圖3來說明包括多個圖1的OTP單位單元的OTP存儲設備。圖3是典型的OTP存^fti殳備的框圖。參考圖3，OTP存儲設備包括多個第一讀控制線RD_CTRL1<0:N>、多個第二讀控制線RD-CTRL2〈0:N〉、多個寫控制線WR-CTRL〈0:N>、多個OTP單位單元10、多個數據線BLO至BLn、多個讀出放大器(senseamplifier)20以及高壓電源30。第一和第二讀控制線RD_CTRL1<0:N>和RD_CTRL2<0:N〉以行方向延伸，并且它們中的每個在讀模式下施加對應的地址時被激活。寫控制線WR-CTRIX0:N〉以行方向延伸，并且它們中的每個在寫模式下施加對應的地址時被激活。OTP單元10連接到相應的第一讀控制線RD-CTRL1〈0:N〉、相應的第二讀控制線RD_CTRL<0:N〉和相應的寫控制線WR-CTRIXO:N>。數據線BLO至BLn以列方向延伸以傳送來自OTP單位單元10的輸出數據。讀出放大器20讀出并放大通it^目應數據線BLO至BLn所接收的數據。高壓電源30將高壓VPP施加到OTP單元10。作為參考，使用差動放大器來實現讀出放大器20。用于切斷反熔絲以寫數據的復雜過程會增加存取時間。此外，作為讀出放大器的差動放大器的使用會導致由偏置端子引起的額外的電流消耗以及存^i更備的尺寸增加。
發明內容本發明實施例旨在提供可靠性增加、結構簡單、功耗減少和單元尺寸減小的一次性可編程單元以及具有該單元的存^i史備。根據本發明的一方面，提供第一金屬氧化物半導體(MOS)晶體管，其配置成響應讀控制信號而在第一節點和第二節點之間形成電流路徑；第二MOS晶體管，其配置成響應寫控制信號而在第三節點和第二節點之間形成電流路徑；以M熔絲，其連接在第二節點和地電壓端子之間，其中施加到第二節點的電壓作為輸出信號^L輸出。圖l是典型的一次性可編程(OTP)單位單元的電路圖；圖2A示出圖1的典型的OTP單位單元在寫模式下的操作；圖2B示出圖1的典型的OTP單位單元在讀模式下的IMt;圖3是典型的OTP存^i殳備的框圖；圖4是根據本發明的OTP單位單元的電路圖；圖5A示出圖4的OTP單位單元在寫模式下的操作；圖5B示出圖4的OTP單位單元在讀模式下的操作；圖6是根據本發明實施例的OTP存^i更備的框圖；圖7是根據本發明的另一實施例的0TP存^i殳備的框圖。具體實施方式以下將參考附圖詳細說明根據本發明的一次性可編程(OTP)單元和具有該單元的存儲設備。圖4是根據本發明的OTP單位單元的電路圖。參考圖4，OTP單元包括反熔絲ANT-FS2和PMOS晶體管PMl和PM2。反熔絲ANT—FS2連接在節點N3和地電壓端子之間。PMOS晶體管PMl配置成響應寫控制信號WR-CTRL而在節點N2和節點N3之間形成電流路徑。PMOS晶體管PM2配置成響應讀控制信號RD-CTRL而在節點Nl和節點N3之間形成電iti^。最后，0TP單元輸出節點N3的電壓作為輸出信號。另外，OTP單元還包括反相器類型的讀出放大器100以讀出和放大輸出信號。如上所述，因為根據圖4實施例的OTP單位單元需要的MOS晶體管比圖1的典型的OTP單位單元需要的MOS晶體管少，從而可以減少單元尺寸。另夕卜，包括在根據圖4實施例的OTP單位單元中的反相器類型的讀出放大器100需要的面積比圖1的典型的OTP單位單元的差動放大器需要的面積小.與差動放大器相比，讀出放大器100可以減少存取時間，并且讀出放大器100不需要偏置電流，從而可以減少功耗。此外，因為反相器類型的讀出放大器100響應節點N3處的電壓而操作，所以在寫模式下不需要額外電流，否則讀出放大器將使用額外電流。即，在寫模式下，高壓VPP可以施加到瓦溶絲ANT-FS2的柵極而沒有額外電流。因此，精確電平的高壓可以施加到反熔絲ANT-FS2的柵極以改善反熔絲的切斷性能，從而提高設備可靠性。作為參考，可以使用NMOS晶體管來實現分別接收寫控制信號WR-CTRL和讀控制信號RD-CTRL的PMOS晶體管PMl和PM2。在該情況下，讀控制信號RD-CTRL和寫控制信號WR-CTRL的激活邏輯電平^Ul相。而且，可以使用高壓MOS晶體管來實現PMOS晶體管PMl以l更防止高壓所引起的擊穿。以下將參考表2、圖5A和圖5B說明圖4的OTP單位單元的操作。\^^、或信號NlN2WR隱CTRLRD-CTRL寫模式VDDVPPH讀模式VDDVPPH圖5A示出圖4的OTP單位單元在寫模式下的操作。參考表2和圖5A，高壓VPP施加到節點N2，而外部電壓VDD施加到節點N1。同時，寫控制信號WR-CTRL被激活為邏輯低電平，而讀控制信號RD-CTRL被無效為邏輯高電平。因而如圖5A所示，僅有PM0S晶體管PM1被導通以形成從節點N2到反熔絲ANT-FS2的電流路徑.換句話說，當高壓VPP施加到CMOS晶體管的&溶絲ANT—FS2的柵極時，^N極絕緣層被擊穿4吏得反熔絲ANT-FS2具有幾歐姆到幾十歐姆范圍的電阻。圖5B示出圖4的OTP單位單元在讀模式下的^Mt。參考表2和圖5B，高壓VPP施加到節點N2，而外部電壓VDD施加到節點Nl。同時，寫控制信號WR-CTRL被無效為邏輯高電平，而讀控制信號RD-CTRL被激活為邏輯低電平。因而，如圖5B所示，僅有PM0S晶體管PM2被導通以形成從節點Nl到瓦溶絲ANT-FS2的電流路徑。下面將說明當反熔絲ANT—FS2被切斷以將邏輯低電平數據輸出到輸出節點N3時的情況。在這種情況下，因為反熔絲ANT-FS2具有幾歐姆到幾十歐姆的電阻，所以節點N3具有與地電壓端子的電壓電平相對應的電壓電平。下面將說明當反熔絲ANT-FS2未被切斷以使得邏輯高電平數據輸出到輸出節點N3時的情況。在這種情況下，因為反熔絲ANT-FS2未被切斷，所以反熔絲ANT—FS2具有無窮大的電阻。因而，因為反熔絲ANT-FS2的無窮大的電阻防止電流路徑的形成，所以節點N3處的電壓電平與節點Nl處的高壓VPP相同。如上面參考圖5A和圖5B所說明的，根據本發明實施例的0TP單位單元的操作比典型的OTP單位單元的操作簡單，因此可以減少存取時間和電流消耗。以下將參考圖6和圖7來說明具有多個0TP單位單元的0TP存儲設備。圖6是根據本發明實施例的OTP存^i殳備的框圖。參考圖6，OTP存儲i更備包括多個讀控制線RD_CT_LN<0:N>、多個寫控制線WR-CT-LN〈0:N〉、多個OTP單位單元200、多個數據線DT_LN<0:N>以及高壓電源300。讀控制線RD—CT-LN〈0:N〉以列方向延伸，并且它們中每個在讀模式下施加對應的地址時被激活。寫控制信號線WR-CT_LN<0:N>以列方向延伸，并且它們中的每個在寫模式下施加對應的地址時被激活。OTP單位單元200連接到相應的讀控制線RD_CT_LN<0:N〉和相應的寫控制線WR-CT-LN<0:N>。數據線DT-LN<0:N〉以行方向延伸以傳送從多個OTP單位單元輸出的數據。OTP單位單元包括PMOS晶體管PM3和PM4以;S^j溶絲ANT_FS3。PMOS晶體管PM3連接在外部電壓端子VDD和節點N4之間，并且PMOS晶體管PM3的柵極連接到讀控制線RD_CT_LN<0>。PMOS晶體管PM4連接在高壓端子VPP和節點N4之間，并且PMOS晶體管PM4的柵極連接到寫控制線WR-CT_LN<0>。反熔絲ANT-FS3連接在節點N4和地電壓端子之間。OTP單位單元還包括讀出放大器220以便讀出和放大施加到節點N4的電壓以將其輸出到對應的數據線DT_LN<0>。讀出放大器還可以由連接到公共數據線DT-LN〈0:N〉的OTP單位單元來共享。在這種情況下，讀出放大器^L提供到每個數據線DT-LN〈0:N〉而不是被提供到每個OTP單位單元。下面將說明OTP存儲設備的操作。在此，假設與所施加的地址相對應的寫控制線WR-CT-LN〈0〉在寫模式下被激活。因而，連接到寫控制線WR-CT—LN〈0〉的多個OTP單位單元的反熔絲NT—FS3被切斷。結果，如果與該地址相對應的讀控制線RD—CTRL〈0〉在讀模式下被激活，則連接到讀控制線RD-CTRL〈0〉的多個OTP單位單元被使能以通itxt應的數據線DT_LN<0:N〉輸出邏輯低電平數據。如上所述，根據如圖4所示的本發明實施例的OTP存儲設備中設置的OTP單元的操作比典型的OTP單元的操作簡單，從而可以減少存取時間。與典型的OTP單元相比，簡單的^Mt還可以減少讀控制線的數目，并因此減少讀控制線所需要的面積。此外，用于讀出和放大輸出數據的反相器類型的讀出放大器可以減少所需要的面積以及由典型的差動放大器的偏置端子引起的額外的電流消耗。圖7是根據本發明的另一實施例的OTP存^i殳備的框圖。參考圖7,OTP存^f^i更備包括多個讀控制線RD_CT-LN<0:N>、多個寫控制線WR—CT-LN〈0:N〉、多個OTP單位單元200—00、200-10…和200_匪、多個數據線DT—LN〈0:N〉、多個高壓線VPP-LN<0:N>、高壓電源500和選擇器400。讀控制線RD-CT-UKO:N〉以列方向延伸，并且它們中的每個在讀模式下施加對應的地址時被激活。寫控制線WR-CT_LN<0:N〉以列方向延伸，并且它們中的每個在寫模式下施加對應的地址時被激活。OTP單位單元200-00、200—10...和200-麗連接到相應的讀控制線RD-CT_LN<0:N〉和相應的寫控制線WR-CT-LN<0:N〉。數據線DT-LN<0:N〉以行方向延伸以傳i^多個OTP單位單元輸出的數據。因為已經參考圖6描述了OTP單位單元，所以針對其的詳細說明將在此處省略。作為參考，如上所述，讀出放大器220可以包括在OTP單位單元中或由連接到公共數據線DT_LN<0:N〉的OTP單位單元共享。在后一種情況下，讀出放大器被提供到每個數據線DT-LN<0:N〉而不是提供到每個OTP單位單元。下面將描述OTP存^f^i殳備的操作。假設與所施加的地址相對應的寫控制線WR-CT—LN〈0〉被激活，且在寫模式下由選擇器400來選擇高壓線VPP-LN<0>。因而，僅有OTP單位單元200-00被使能，且僅有OTP單位單元200-00的反熔絲NT—FS3被切斷。結果，如果與該地址相對應的讀控制線RD—CT-LN〈0〉在讀模式下被激活，則OTP單位單元200_00被使能以使得邏輯低電平的輸出數據通過數據線DT—LN〈0〉輸出。如上所述，根據本發明該實施例的OTP存儲設備在寫模式下每次僅激活一個OTP單位單元。因此，與圖6的實施例相比，本實施例可以增加設備可靠性。因此，根據本發明實施例的OTP單位單元和具有陣列形式的OTP單位單元的OTP存儲設備包括的MOS晶體管比典型的OTP單位單元和典型的OTP存^i殳備所包括的MOS晶體管少，從而提供更簡單的操作和更短的存取時間。另夕卜，用于讀出和放大輸出數據的反相器類型的讀出放大器可以減少存取時間和由偏置端子所引起的額外連續的電流消耗。此外，因為反相器類型的讀出放大器在切斷瓦溶絲時不產生泄漏電流，所以可以將精確電平的高壓施加到反熔絲以提高切斷精度。電流消耗的減少和切斷精度的改善可以增加設備的可靠性。因為根據本發明實施例的OTP單元和具有該OTP單元的OTP存^i殳備包括的MOS晶體管比典型的OTP單元和典型的OTP存儲i殳備的MOS晶體管少，所以可以減小設備尺寸和存取時間。另外，因為它們包括^^目器類型的讀出放大器，所以還可以減少泄漏電流和設備尺寸。盡管針對特定實施例對本發明進行了說明，但是對本領域技術人員顯而易見的是可以進行各種變化和修改而亳不背離下面權利要求所限定的本發明的精神和范圍。權利要求1.一種一次性可編程單元，包括第一金屬氧化物半導體(MOS)晶體管，配置成響應讀控制信號而在第一節點和第二節點之間形成電流路徑；第二MOS晶體管，配置成響應寫控制信號而在第三節點和所述第二節點之間形成電流路徑；以及反熔絲，連接在所述第二節點和地電壓端子之間，其中施加到所述第二節點的電壓作為輸出信號被輸出。2.根據權利要求1所述的一次性可編程單元，其中所述第一MOS晶體管是第一PM0S晶體管，所述第一PM0S晶體管具有接收所述讀控制信號的柵極、連接到所述第一節點的源極和連接到所述第二節點的漏極。3.根據權利要求1所述的一次性可編程單元，其中所述第二MOS晶體管是第二PM0S晶體管，所述第二PM0S晶體管具有接收所述寫控制信號的柵極、連接到所述第三節點的源極和連接到所述第二節點的漏極。4.根據權利要求2所述的一次性可編程單元，其中所述第一MOS晶體管是第一NM0S晶體管，所述第一NM0S晶體管具有接收所述讀控制信號的柵極、連接到所述第一節點的漏極和連接到所述第二節點的源極，所述第二M0S晶體管是第二NM0S晶體管，所述第二NM0S晶體管具有接收所述寫控制信號的柵極、連接到所述第三節點的漏極和連接到所述第二節點的源極。5.根據權利要求4所述的一次性可編程單元，還包括反相器類型的讀出放大器，以讀出和放大施加到所述第二節點的電壓。6.根據權利要求5所述的一次性可編程單元，其中所述第一PM0S晶體管和所述第一NMOS晶體管包括高壓晶體管。7.—種一次性可編程存^f^i殳備，包括多個讀控制線，以列方向延伸，所述多個讀控制線中的每個在讀模式下施加對應的地址時被激活；多個寫控制線，以列方向)E4伸，所述多個寫控制線中的每個在寫模式下施加對應的地址時被激活；多個一次性可編程單位單元，連接到相應的讀控制線和相應的寫控制線，以便在其中存儲數據；多個數據線，以行方向延伸，以傳送從所述多個一次性可編程單位單元所輸出的數據；以及多個讀出放大器，連接到相應的數據線以讀出和放大通過所^目應的數據線所傳送的數據，然后輸出所放大的數據。8.根據權利要求7所述的一次性可編程存^i殳備，還包括高壓電源，用于將高壓施加到所述多個一次性可編程單位單元。9.根據權利要求8所述的一次性可編程存儲設備，其中所述一次性可編程單位單元包括第一M0S晶體管，連接在外部電壓端子和節點之間，并且其柵極連接到所述讀控制線；第二M0S晶體管，連接在所述高壓電源的輸出端子和所述節點之間，并且其柵極連接到所述寫控制線；以及反熔絲，連接在所述節點和地電壓端子之間，其中施加到所述節點的電壓通過所述數據線輸出。10.根據權利要求9所述的一次性可編程存儲設備，其中所述第一M0S晶體管是第一PM0S晶體管，所述第一PM0S晶體管具有連接到所述讀控制線的柵極、連接到所述外部電壓端子的源極和連接到所述節點的漏極；并且所述第二MOS晶體管是第二PMOS晶體管，所述PMOS晶體管具有連接到所述寫控制線的柵極、連接到所述高壓電源的輸出端子的源極和連接到所述節點的漏極。11.根據權利要求IO所述的一次性可編程存儲設備，其中所述第一PM0S晶體管包括高壓CMOS晶體管。12.—種一次性可編程存^i殳備，包括多個讀控制線，以列方向延zf申，所述多個讀控制線中的每個在讀模式下施加對應的地址時被激活；多個寫控制線，以列方向延伸，所述多個寫控制線中的每個在寫模式下施加對應的地址時被激活；多個一次性可編程單位單元，連接到相應的讀控制線和相應的寫控制線，以便在其中存儲數據；以及多個數據線，以行方向延伸，以傳送從所述多個一次性可編程單位單元輸出的數據。13.根據權利要求12所述的一次性可編程存^i殳備，其中所述一次性可編程單位單元包括第一M0S晶體管，連接在外部電壓端子和節點之間，且其柵極連接到所述讀控制線；第二M0S晶體管，連接在高壓端子和所述節點之間，且其柵極連接到所述寫控制線；反熔絲，連接在所述節點和地電壓端子之間；以及讀出放大器，配置成讀出和放大施加到所述節點的電壓以將放大的電壓輸出到所述數據線。14.根據權利要求13所述的一次性可編程存^i殳備，其中所述第一M0S晶體管是第一PM0S晶體管，所述第一PM0S晶體管具有連接到所述讀控制線的柵極、連接到所述外部電壓端子的源極和連接到所述節點的漏極；以及所述第二M0S晶體管是第二PM0S晶體管，所述第二PM0S晶體管具有連接到所述寫控制線的柵極、連接到所述高壓端子的源極和連接到所述節點的漏極。15.—種一次性可編程存^i殳備，包括第一到第N讀控制線，以列方向延伸，所述讀控制線中的每個在讀模式下施加對應的地址時被激活；第一到第N寫控制線，以列方向延伸，所述寫控制線中的每個在寫模式下施加對應的地址時被激活；多個一次性可編程單位單元，連接到相應的讀控制線和相應的寫控制線，以便在其中存儲數據；第一到第M數據線，以行方向延伸，以傳送從所述多個一次性可編程單位單元輸出的數據；第一到第M讀出放大器，連接到相應的數據線以讀出和放大通過所述相應的數據線所傳送的數據，然后輸出放大的數據；第一到第M高壓線，以行方向延伸，所述高壓線中的每個將高壓提供到多個一次性可編程單位單元，所述多個一次性可編程單位單元連接到與所述高壓線相對應的數據線；以及選擇器，配置成選擇性地將所述高壓提供到與在寫模式下所施加的地址相對應的高壓線。16.根據權利要求15所述的一次性可編程存^f^i殳備，其中所述一次性可編程單位單元包括第一M0S晶體管，連接在外部電壓端子和節點之間，并且其柵極連接到所述讀控制線；第二M0S晶體管，連接在高壓端子和所述節點之間，并且其柵極連接到所述寫控制線；以及反熔絲，連接在所述節點和地電壓端子之間，并且其中施加到所述節點的電壓輸出到所述數據線。17.根據權利要求16所述的一次性可編程存>|^殳備，其中所述第一M0S晶體管是第一PM0S晶體管，所述第一PM0S晶體管具有連接到所述讀控制線的柵極、連接到所述外部電壓端子的源極和連接到所述節點的漏極；第二M0S晶體管是第二PMOS晶體管，所述第二PM0S晶體管具有連接到所述寫控制線的柵極、連接到所述高壓端子的源極和連接到所述節點的漏極。18.—種一次性可編程存^i殳備，包括第一到第N讀控制線，以列方向延伸，所述讀控制線中的每個在讀模式下施加對應的地址時被激活；第一到第N寫控制線，以列方向延伸，所述寫控制線中的每個在寫模式下施加對應的地址時被激活；多個一次性可編程單位單元，連接到相應的讀控制線和相應的寫控制線，以便在其中存儲數據；第一到第M數據線，以行方向延伸，以傳iiU^所述多個一次性可編程單位單元輸出的數據；第一到第M高壓線，以行方向延伸，所述高壓線中的每個將高壓提供到多個一次性可編程單位單元，所述多個一次性可編程單元連接到與所述高壓線相對應的數據線；以及選擇器，配置成選擇性地將所述高壓提供到與在寫模式下所施加的地址相對應的高壓線。19.根據權利要求18所述的一次性可編程存^^i殳備，其中所述一次性可編程單位單元包括第一M0S晶體管，連接在外部電壓端子和節點之間，且其柵極連接到所述讀控制線；第二M0S晶體管，連接在高壓端子和所述節點之間，并且其柵極連接到所述寫控制線；反熔絲，連接在所述節點和地電壓端子之間；以及讀出放大器，配置成讀出和放大施加到所述節點的電壓以將放大的電壓輸出到所述數據線。20.根據權利要求19所述的一次性可編程存^i殳備，其中所述第一M0S晶體管是第一PM0S晶體管，所述第一PM0S晶體管具有連接到所述讀控制線的柵極、連接到所述外部電壓端子的源極和連接到所述節點的漏極；所述第二MOS晶體管是第二PMOS晶體管，所述第二PMOS晶體管具有連接到所述寫控制線的柵極、連接到所述高壓端子的源極和連接到所述節點的漏極。全文摘要一種一次性可編程單元和具有該單元的存儲設備包括第一金屬氧化物半導體(MOS)晶體管，配置成響應讀控制信號而在第一節點和第二節點之間形成電流路徑；第二MOS晶體管，配置成響應寫控制信號而在第三節點和第二節點之間形成電流路徑；以及反熔絲，連接在第二節點和地電壓端子之間，其中施加到第二節點的電壓作為輸出信號被輸出。文檔編號G11C17/16GK101246747SQ200810008288公開日2008年8月20日申請日期2008年2月15日優先權日2007年2月16日發明者曹基錫,辛昌熙申請人:美格納半導體有限會社