利用自升壓來讀取與非型閃存設(shè)備的方法

專利名稱：利用自升壓來讀取與非型閃存設(shè)備的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種與非型(NAND)閃存設(shè)備，更具體地涉及一種用于讀 取NAND閃存設(shè)備的方法，其減少在讀取操作期間可能出現(xiàn)的讀取干擾。
背景技術(shù)：
閃存設(shè)備被廣泛用在各種采用了非易失性存儲(chǔ)設(shè)備的電子應(yīng)用領(lǐng)域中。 閃存設(shè)備典型地用浮柵晶體管(floating gate transistor)作為單位單元(unit cell),并且提供高存儲(chǔ)密度、高可靠性、和低功耗。通常，閃存設(shè)備被用在 便攜式計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、數(shù)字?jǐn)z像機(jī)、移動(dòng)電話等等中。另夕卜， 也可以將程序代碼、諸如基本輸入/輸出系統(tǒng)(BIOS)的系統(tǒng)數(shù)據(jù)、和固件存 儲(chǔ)在閃存設(shè)備中。由于NAND閃存設(shè)備可以在相對(duì)低的成本下實(shí)現(xiàn)高存儲(chǔ)密 度，所以NAND閃存設(shè)備的使用范圍最近逐漸增加。圖1圖示了常規(guī)的NAND閃存設(shè)備的單元串結(jié)構(gòu)。圖2圖示了 NAND 閃存設(shè)備在被擦除狀態(tài)和被編程狀態(tài)下的閾電壓分布。如圖1所示，串100包括串選擇晶體管110、源極選擇晶體管120和多 個(gè)存儲(chǔ)器單元晶體管131、 132和133。存儲(chǔ)器單元晶體管131、 132和133 通過它們公共的漏極/源極區(qū)域而被串聯(lián)連接。串選擇晶體管110位于位線BL 以及存儲(chǔ)器單元晶體管131、 132和133之間。源極選擇晶體管120位于單元 源極線CSL以及存儲(chǔ)器單元晶體管131、 132和133之間。串選擇晶體管110 的柵極連接至漏極選擇線DSL。源極選擇晶體管120的柵極連接至源極選擇 線SSL。串選擇晶體管110和源極選擇晶體管120是常規(guī)的MOS晶體管，并 且存儲(chǔ)器單元晶體管131、 132和133是浮柵晶體管。存儲(chǔ)器單元晶體管131、 132和133的每一個(gè)可以處于被擦除狀態(tài)或被編程狀態(tài)。
如圖2所示，當(dāng)存儲(chǔ)器單元晶體管131、 132和133處于被擦除狀態(tài)時(shí)(見 "210")，它們具有相對(duì)低的閾電壓分布(例如，低于0V)。另一方面，當(dāng)存 儲(chǔ)器單元晶體管131、 132和133處于被編程狀態(tài)時(shí)(見"220"),它們具有 相對(duì)高的閾電壓分布(例如，高于0V)。通常，以頁為基礎(chǔ)來進(jìn)行存儲(chǔ)器單元晶體管的讀取操作。例如，為了讀 取所選擇的存儲(chǔ)器單元晶體管132的狀態(tài)，首先，對(duì)包含所選擇的存儲(chǔ)器單 元晶體管132的單元串100的位線BL進(jìn)行預(yù)充電(例如，用1V或2V的電 平)。然后，導(dǎo)通漏極選擇晶體管110和源極選擇晶體管120以在所選擇的單 元串中形成電通路。另外，將導(dǎo)通電壓(pass voltage) Vpass施力口至iJ未被選擇 的剩余的存儲(chǔ)器單元晶體管131和133的字線，從而導(dǎo)通剩余的存儲(chǔ)器單元 晶體管131和133而不考慮它們的狀態(tài)。將讀取電壓(例如，OV)施加到所選擇的存儲(chǔ)器單元晶體管132的字線。 由于單元串100的除了所選擇的晶體管132以外的所有存儲(chǔ)器單元晶體管都 導(dǎo)通，所以，取決于所選擇的存儲(chǔ)器單元晶體管132的狀態(tài)，電流流過或不 流過整個(gè)單元串100。如果所選擇的存儲(chǔ)器單元晶體管132處于被擦除狀態(tài)， 則所選擇的存儲(chǔ)器單元晶體管132導(dǎo)通，并且因此電流流過整個(gè)單元串100。 這導(dǎo)致位線BL的放電，從而在位線BL上預(yù)充電的電壓降至OV。另一方面， 如果所選擇的存儲(chǔ)器單元晶體管132處于被編程狀態(tài)，則所選擇的存儲(chǔ)器單 元晶體管132截止，并且因此沒有電流流過單元串100，從而在位線BL上預(yù) 充電的電壓保持不變。以此方式，基于位線BL上的預(yù)充電電壓是否已降至 0V，可以確定所選擇的存儲(chǔ)器單元晶體管132的狀態(tài)。然而，如果在以上述方式執(zhí)行讀取操作時(shí)連接至截止的存儲(chǔ)器單元晶體 管的位線(在下文中被稱為"OFF位線，，)與連接至導(dǎo)通的單元晶體管的位線 相鄰，則位線耦合現(xiàn)象就可能出現(xiàn)，從而導(dǎo)致當(dāng)在相鄰位線上預(yù)充電的電壓 降至0V時(shí)在OFF位線上預(yù)充電的電壓也降低。最近，隨著存儲(chǔ)器容量的增 力口，位線間距(bitline pitch)逐漸減小，同時(shí)耦合系數(shù)增加至80%以上，這 可以導(dǎo)致在OFF位線上預(yù)充電的電壓下降高達(dá)20。/。。最近，已經(jīng)引入了位線 屏蔽技術(shù)來抑制這種位線耦合。圖3圖示了應(yīng)用位線屏蔽技術(shù)的NAND閃存設(shè)備的單元串結(jié)構(gòu)。如圖3所示，將所有位線劃分為偶數(shù)位線Ble和奇數(shù)位線BLo，并且存 儲(chǔ)器單元晶體管交替地布置在偶數(shù)位線Ble和奇數(shù)位線BLo中。為了確定所
選擇的存儲(chǔ)器單元晶體管332的狀態(tài)，對(duì)偶數(shù)位線BLe預(yù)充電而將奇數(shù)位線 BLo接地。每根接地的奇數(shù)位線BLo用作屏蔽線以抑制影響OFF位線的位線 耦合。由于偶數(shù)位線BLe被隔開足夠的間隔，所以它們之間的耦合是可以忽 略的。在這種情況下，如果施加到未被選擇的存儲(chǔ)器單元晶體管的字線的導(dǎo) 通電壓Vpass超過了特定電平，讀取干擾也可能出現(xiàn)。最近，多級(jí)單元(MLC multi-level cell)結(jié)構(gòu)被越來越多地使用，以取代 單級(jí)單元(SLC single level cell )。當(dāng)與只有兩個(gè)閾電壓分布的SLC結(jié)構(gòu)相比 時(shí)，在至少有四個(gè)閾電壓分布的MLC結(jié)構(gòu)中，在被用來區(qū)分被4察除狀態(tài)和被 編程狀態(tài)的導(dǎo)通電壓Vpass和讀取電壓Vread之間更接近地布置閾電壓分布。 因此，MLC結(jié)構(gòu)導(dǎo)致多種問題，諸如由于周期性變化(cycling)而引起的性 能惡化。增加導(dǎo)通電壓Vpass增加了流動(dòng)的電流量并且因此有利于感測(cè)。然而， 如果增加導(dǎo)通電壓Vpass，那么在連接至奇數(shù)位線BLo的未被選擇的存儲(chǔ)器 單元晶體管的溝道和字線之間的偏壓也增加，這增加了讀取干擾的可能性。發(fā)明內(nèi)容在一個(gè)實(shí)施例中， 一種讀取NAND閃存設(shè)備的方法包括將第一電壓施 加到耦合到第一單元串的第一位線，所述第一單元串包括第 一 串選擇晶體管、 多個(gè)第一存儲(chǔ)器單元、和第一源極選擇晶體管。將第二電壓施加到耦合到第 二單元串的第二位線，所述第二單元串包括第二串選才奪晶體管、多個(gè)第二存 儲(chǔ)器單元、和第二源極選擇晶體管。導(dǎo)通第一串選擇晶體管和第二串選擇晶 體管。將讀取電壓施加到與被選擇來讀取的、第一存儲(chǔ)器單元之一相關(guān)聯(lián)的 字線。將導(dǎo)通電壓施加到與未被選擇來讀取的、第一存儲(chǔ)器單元之一相關(guān)聯(lián) 的字線。根據(jù)與第一位線相關(guān)聯(lián)的電壓情況，來確定所選擇的存儲(chǔ)器單元的 狀態(tài)。施加到第二位線的第二電壓使在未被選擇的存儲(chǔ)器單元的柵極和溝道 之間的電位差降低。在另一個(gè)實(shí)施例中，提供了一種讀取NAND閃存設(shè)備的方法。該設(shè)備包 括被選擇的第 一位線和未被選擇的第二位線，第 一位線和第二位線的每一個(gè) 連接至單元串，該單元串包括串聯(lián)連接的串選擇晶體管、多個(gè)存儲(chǔ)器單元晶 體管和源極選擇晶體管。該方法包括對(duì)第一位線進(jìn)行預(yù)充電，同時(shí)將電源 電壓施加到第二位線；導(dǎo)通串選擇晶體管，將讀取電壓施加到存儲(chǔ)器單元晶 體管的所選擇的一個(gè)的字線，并且將導(dǎo)通電壓施加到存儲(chǔ)器單元晶體管的剩余的一個(gè)的字線；以及根據(jù)在第一位線上預(yù)充電的電荷是否已放電，來檢測(cè) 所選擇的存儲(chǔ)器單元晶體管的狀態(tài)。該方法可以進(jìn)一步包括對(duì)第一位線和第二位線進(jìn)4亍放電并且對(duì)連接至第一位線和第二位線的頁緩沖器進(jìn)行設(shè)置。第 一位線的源極選擇晶體管可以連接至第 一單元源極線，第二位線的源 極選擇晶體管可以連接至第二單元源極線，且第一單元源極線和第二單元源 極線可以彼此分離開來。第一位線的單元源極線可以接地，并且可以將特定電壓電平施加到第二 位線的單元源極線。施加到第二位線的單元選擇線的電壓電平可以等于施加到第二位線的電 源電壓電平。施加到第二位線的電源電壓可以等于或高于用于導(dǎo)通串選擇晶體管和源 極選擇晶體管的偏壓。施加到未被選擇的剩余存儲(chǔ)器單元晶體管的字線的導(dǎo)通電壓可以等于或高于5.5V。


圖1圖示了常規(guī)NAND閃存設(shè)備的單元串結(jié)構(gòu)。圖2圖示了 NAND閃存設(shè)備在被擦除狀態(tài)和被編程狀態(tài)下的閾電壓分布。圖3圖示了應(yīng)用位線屏蔽技術(shù)的NAND閃存設(shè)備的單元串結(jié)構(gòu)。 圖4圖示了 NAND閃存設(shè)備的串結(jié)構(gòu)以說明根據(jù)本發(fā)明的用于讀取 NAND閃存設(shè)備的方法。圖5是圖示了根據(jù)本發(fā)明的用于讀取NAND閃存設(shè)備的方法的流程圖。 圖6圖示了根據(jù)本發(fā)明的控制NAND閃存設(shè)備的操作的頁緩沖器。器的時(shí)序圖。
具體實(shí)施方式
現(xiàn)在將參考附圖來詳細(xì)描述本發(fā)明的實(shí)施例。本發(fā)明的實(shí)施例可以被修
改為多種其它的形式，并且不應(yīng)將本發(fā)明的范圍解釋為由以下所描述的實(shí)施例來限制。圖4圖示了 NAND閃存設(shè)備的串結(jié)構(gòu)以說明根據(jù)本發(fā)明的用于讀取 NAND閃存設(shè)備的方法。如圖4所示，NAND閃存設(shè)備使用存儲(chǔ)器單元陣列 作為存儲(chǔ)區(qū)域來儲(chǔ)存數(shù)據(jù)。存儲(chǔ)器單元陣列包括連接至對(duì)應(yīng)位線BLe和BLo 的多個(gè)單元串410和420。當(dāng)然，雖然在圖4中只示出了兩個(gè)單元串410和 420,但是在存儲(chǔ)器單元陣列中布置了許多的單元串。單元串410/420的每一 個(gè)包括連接至位線BLe/BLo的串選擇晶體管411/421、連接至單元源極線 CSLe/CSLo的源極選擇晶體管412/422、和串聯(lián)位于串選擇晶體管411/421和 源極選擇晶體管412/422之間的多個(gè)單元晶體管430/440。在本實(shí)施例中，連 接至偶數(shù)位線BLe的單元串410和耦合至奇數(shù)位線BLo的單元串420分別連 接至不同的單元源極線CSLe和CSLo。當(dāng)施加位線屏蔽時(shí)，多個(gè)存儲(chǔ)器單元晶體管430/440交替地布置在連接 至偶數(shù)位線BLe和奇數(shù)位線BLo的單元串410和420中。偶數(shù)位線BLe和 奇數(shù)位線BLo連接至頁緩沖器(PB) 600。頁緩沖器(PB) 600在讀取/確認(rèn) 操作期間操作為感測(cè)放大器，并且在編程操作期間起作用為用于根據(jù)要被編 程的數(shù)據(jù)來驅(qū)動(dòng)位線的驅(qū)動(dòng)器。將在后面更詳細(xì)地描述頁緩沖器600的結(jié)構(gòu) 和操作。圖5是圖示了根據(jù)本發(fā)明的用于讀取NAND閃存設(shè)備的方法的流程圖。 在下文中，通過感測(cè)在連接至偶數(shù)位線BLe的多個(gè)存儲(chǔ)器單元晶體管430中 的特定存儲(chǔ)器單元晶體管435的狀態(tài)來例示圖5中所示的方法。首先，將在 偶數(shù)線BLe和奇數(shù)線BLo上剩余的所有電荷放電，并且重置頁緩沖器600(步 驟510)。然后，對(duì)所選擇的位線(例如，連接至被選擇來感測(cè)的存儲(chǔ)器單元 晶體管435的偶數(shù)位線BLe)進(jìn)行預(yù)充電，并且將電源電壓Vcc施加到未被 選擇的位線(例如，奇數(shù)線BLo )(步驟520 )。將電源電壓Vcc施加到奇數(shù) 位線BLo (或未被選擇的位線)的原因是為了提升連接至奇數(shù)位線BLo的存 儲(chǔ)器單元晶體管440的每一個(gè)的溝道偏壓。這使在每個(gè)存儲(chǔ)器單元晶體管的 柵極(被施加有導(dǎo)通電壓Vpass)和溝道之間的電位差降低，因此抑制了讀取 干擾現(xiàn)象的出現(xiàn)。為了實(shí)現(xiàn)這種情況，施加至奇數(shù)位線BLo的電源電壓Vcc 處于等于或高于用于導(dǎo)通串選擇晶體管411和421以及源極選擇晶體管412 和422的偏壓的電平。
為了輔助步驟520,將適當(dāng)?shù)钠珘弘娖绞┘拥脚c單元串410和420相交 的字線。具體地，將讀取電壓Vread (例如，OV)施加到所選擇的存儲(chǔ)器單 元晶體管435的字線。另一方面，將導(dǎo)通電壓Vpass (例如，等于或高于5V 的電壓)施加到剩余的存儲(chǔ)器單元晶體管430的字線、串選擇晶體管411的 字線、和源極選擇晶體管412的字線。在這些偏壓條件下，適當(dāng)?shù)乜刂茦?gòu)成頁緩沖器600的晶體管和鎖存器以 感測(cè)所選擇的存儲(chǔ)器單元晶體管435的狀態(tài)，即，感測(cè)所選擇的存儲(chǔ)器單元 晶體管435是處于被擦除狀態(tài)還是處于被編程狀態(tài)(步驟530 )。當(dāng)存儲(chǔ)器單 元晶體管435處于被擦除狀態(tài)時(shí)，讀取電壓Vread導(dǎo)通存儲(chǔ)器單元晶體管435, 以允許在偶數(shù)位線BLe上預(yù)充電的電荷通過單元而被;改電并且到達(dá)單元源極 位線CSLe，因此導(dǎo)致預(yù)充電的電壓降至OV。另一方面，當(dāng)存儲(chǔ)器單元晶體 管435處于被編程狀態(tài)時(shí)，即使將讀取電壓施加到柵極，存儲(chǔ)器單元晶體管 435也保持截止。這防止了在偶數(shù)位線BLe上預(yù)充電的電荷^皮;改電至單元源 極線CSLe,因此保持了預(yù)充電的電壓基本上不改變。通過感測(cè)偶數(shù)位線BLe 上的預(yù)充電電壓是否已改變來執(zhí)行數(shù)據(jù)感測(cè)。當(dāng)已經(jīng)執(zhí)行了所選擇的偶數(shù)位線BLe的數(shù)據(jù)感測(cè)時(shí)，就確定頁緩沖器 600中的感測(cè)節(jié)點(diǎn)SO的狀態(tài)(見圖6)。如果偶凄W立線BLe上的預(yù)充電電壓 降至OV,那么感測(cè)節(jié)點(diǎn)的電壓也降至OV。如果偶數(shù)位線BLe上的預(yù)充電電 壓被維持，那么感測(cè)節(jié)點(diǎn)的電壓也被維持在電源電壓Vcc。 一旦已經(jīng)確定了 感測(cè)節(jié)點(diǎn)的狀態(tài)，則在頁緩沖器600中執(zhí)行數(shù)據(jù)鎖存，以根據(jù)感測(cè)節(jié)點(diǎn)的狀 態(tài)來確定Q節(jié)點(diǎn)的狀態(tài)(步驟540)。如果感測(cè)節(jié)點(diǎn)SO的電壓降至0V，則Q 節(jié)點(diǎn)維持在低電平。另一方面，如果感測(cè)節(jié)點(diǎn)的電壓維持在電源電壓Vcc, 則Q節(jié)點(diǎn)從低改變到高。然后，執(zhí)行位線BLe和BLo的恢復(fù)，并且也將所 檢測(cè)的數(shù)據(jù)存儲(chǔ)在頁緩沖器600的一個(gè)或多個(gè)鎖存器中(步驟550 )。將電源電壓(Vcc )偏壓施加到向其柵極施加了導(dǎo)通電壓Vpass的存儲(chǔ)器 單元晶體管440,該存儲(chǔ)器單元晶體管440在連接至在先前的對(duì)偶數(shù)位線BLe 進(jìn)行預(yù)充電的步驟中未被選擇的奇數(shù)位線BLo的存儲(chǔ)器單元晶體管440中。 因此，即使在執(zhí)行數(shù)據(jù)感測(cè)、數(shù)據(jù)鎖存、和恢復(fù)步驟時(shí)，將高于5.5V的導(dǎo)通 電壓施加到存儲(chǔ)器單元晶體管440的柵極，也僅將只與導(dǎo)通電壓Vpass和電 源電壓Vcc之間的差一樣高的偏壓施加到存儲(chǔ)器單元晶體管440，因此防止 了導(dǎo)通電壓Vpass對(duì)存儲(chǔ)器單元晶體管440進(jìn)行不必要的編程。
然而，當(dāng)連接至奇數(shù)位線BLo的所有存儲(chǔ)器單元晶體管440處于被擦除 狀態(tài)時(shí)，如果公共單元源極線被用于單元串410和420兩者，則可以將施加 到奇數(shù)位線BLo的電源電壓(Vcc )放電至單元源4及線CSL。因此，將兩個(gè)分離的單元源極線CSLe和CSLo分別用于偶數(shù)位線BLe 的單元源極線CSLe和奇數(shù)位線BLo的單元源極線CSLo。通過使用兩個(gè)分離 的單元源極線CSLe和CSLo,可能在將例如電源電壓Vcc的電壓施加到單元 源極線CLSo的同時(shí)，保持單元源極線CLSe接地。圖6圖示了根據(jù)本發(fā)明的控制NAND閃存設(shè)備的操作的頁緩沖器。如圖 6所示，頁緩沖器600包括位線選擇和偏壓電路610、預(yù)充電電路620、主寄 存器電路630、和高速緩存寄存器電路640。在下文中，通過可以應(yīng)用于多級(jí) 單元(MLC)結(jié)構(gòu)的頁緩沖器600來例示本實(shí)施例。當(dāng)將頁緩沖器600應(yīng)用 于單級(jí)單元(SLC)結(jié)構(gòu)時(shí)，其基本配置和操作類似于應(yīng)用于MLC結(jié)構(gòu)的頁 緩沖器600的基本配置和操作，不同之處僅在于其使用一個(gè)寄存器電路而不 是兩個(gè)寄存器電路630和640。位線選擇和偏壓電路610用于選才奪偶數(shù)位線 BLe和奇數(shù)位線BLo中的一個(gè)，并且也將預(yù)置偏壓施加至從偶數(shù)位線BLe和 奇數(shù)位線BLo中選擇的位線。預(yù)充電電路620用于利用特定電壓電平對(duì)所選 擇的位線進(jìn)行預(yù)充電。主寄存器電路630鎖存并存儲(chǔ)MSB數(shù)據(jù)，該MSB數(shù) 據(jù)是2位數(shù)據(jù)的第一位。高速緩存寄存器電路640鎖存并存儲(chǔ)LSB數(shù)據(jù)，該 LSB數(shù)據(jù)是2位數(shù)據(jù)的最后一位。位線選擇和偏壓電路610包括4個(gè)nMOS晶體管MOl、 M02、 Mil和 M12。 nMOS晶體管MOl布置在電源線VIRPWR和偶數(shù)位線BLe之間，并 且根據(jù)VBLe控制信號(hào)對(duì)其進(jìn)行控制。nMOS晶體管M02布置在電源線 VIRPWR和奇數(shù)位線BLo之間，并且根據(jù)VBLo控制信號(hào)對(duì)其進(jìn)行控制。 nMOS晶體管Mil布置在偶數(shù)位線BLe和感測(cè)節(jié)點(diǎn)SO之間，并且根據(jù)BSLe 控制信號(hào)對(duì)其進(jìn)行控制。nMOS晶體管M12布置在奇數(shù)位線BLo和感測(cè)節(jié)點(diǎn) SO之間，并且根據(jù)BSLo控制信號(hào)對(duì)其進(jìn)行控制。預(yù)充電電路620包括pMOS晶體管M30。 pMOS晶體管M30布置在電 源電壓Vcc和感測(cè)節(jié)點(diǎn)SO之間，并且根據(jù)PRECHb控制信號(hào)對(duì)其進(jìn)行控制。主寄存器電路630包括nMOS晶體管M51、 M61、 M71和M81,以及包 括了兩個(gè)反向器IN0和INI的鎖存器。nMOS晶體管M61和M51布置在地 和包括在鎖存器中的反向器IN1的輸出端(其與反向器IN0的輸入端相同)
之間。將nMOS晶體管M61的柵極連接至感測(cè)節(jié)點(diǎn)SO，從而根據(jù)感測(cè)節(jié)點(diǎn) SO的電壓來開關(guān)它。根據(jù)MLAT控制信號(hào)來控制nMOS晶體管M51。 nMOS 晶體管M71布置在地和鎖存器的Q節(jié)點(diǎn)(即，與反向器INI的輸入端為同一 端的反向器INO的輸出端)之間，并根據(jù)RST控制信號(hào)對(duì)其進(jìn)行控制。nMOS 晶體管M81布置在鎖存器的Q節(jié)點(diǎn)和外部數(shù)據(jù)輸入線之間，并根據(jù)DIN控 制信號(hào)對(duì)其進(jìn)行控制。高速緩存寄存器電路640還包括nMOS晶體管M52、 M62、 M72和M82, 以及包括了兩個(gè)反向器IN3和IN4的鎖存器。nMOS晶體管M62和M52布 置在地和包括在鎖存器中的反向器IN4的輸出端(其與反向器IN3的輸入端 相同)之間。nMOS晶體管M62和鎖存器之間的連接節(jié)點(diǎn)也連接至感測(cè)節(jié)點(diǎn) SO。根據(jù)CLAT控制信號(hào)來控制nMOS晶體管M52。 nMOS晶體管M72布 置在地和鎖存器的Q節(jié)點(diǎn)(即，與反向器IN4的輸入端為同一端的反向器IN3 的輸出端)之間，并且根據(jù)RST控制信號(hào)對(duì)其進(jìn)行控制。nMOS晶體管M82 布置在鎖存器的Q節(jié)點(diǎn)和外部數(shù)據(jù)輸入線之間，并且根據(jù)DIN控制信號(hào)對(duì)其 進(jìn)行控制。器的時(shí)序圖。參考圖6和7，在第一時(shí)間間隔tO中，執(zhí)行對(duì)所選擇的偶數(shù)位 線BLe進(jìn)行放電以及設(shè)置頁緩沖器600的步驟。在該時(shí)間間隔期間，將低信 號(hào)輸入至單元串410和420中的串選擇晶體管、源極選擇晶體管和存儲(chǔ)器單 元晶體管的柵極。頁緩沖器600中的VBLe控制信號(hào)、VBLo控制信號(hào)、BSLe 控制信號(hào)、BSLo控制信號(hào)和PRECHb控制信號(hào)都為高。因此，nMOS晶體 管M01、M02、M11和M12導(dǎo)通，而pMOS晶體管M30截止。電源線VIRPWR 接地。由于nMOS晶體管M01和M02導(dǎo)通，所以存儲(chǔ)在偶數(shù)位線BLe和奇 數(shù)位線BLo上的所有電荷都通過nMOS晶體管M01和M02流至接地的電源 線VIPRWR。因此，偶數(shù)位線BLe和奇數(shù)位線BLo均被放電。另外，施加高 PGM控制信號(hào)來導(dǎo)通晶體管M20,從而將Q節(jié)點(diǎn)設(shè)置至低電平。在該時(shí)間間 隔期間，nMOS晶體管Mil和M12導(dǎo)通，從而將感測(cè)節(jié)點(diǎn)SO設(shè)置至低電平。 在第二時(shí)間間隔tl中，執(zhí)行下列步驟,即，對(duì)所選#^的位線進(jìn)行預(yù)充電， 同時(shí)將電源電壓Vcc施加至未被選擇的位線。 一旦第二時(shí)間間隔11開始，就 將電源電壓Vcc施加到連接至單元串410和420中的串選擇晶體管和源極選 擇晶體管的柵極的漏極選擇線DSL和源極選擇線SSL，以導(dǎo)通這些晶體管。 而且開始將讀取電壓Vread (例如，0V)或?qū)妷篤pass (例如，4.5V)施 加到單元串中的存儲(chǔ)器單元晶體管的字線WL。具體地，將讀取電壓Vread 施加到所選擇的存儲(chǔ)器單元晶體管的字線，將導(dǎo)通電壓Vpass施加到剩余的 存儲(chǔ)器單元晶體管的字線。在頁緩沖器600中，在將電源電壓Vcc施加到電源線VIRPWR時(shí)，VBLe 控制信號(hào)、BSLo控制信號(hào)、和PRECHb控制信號(hào)切換至低。因此，nMOS 晶體管M01和M12截止，而pMOS晶體管M30導(dǎo)通。當(dāng)pMOS晶體管M30 導(dǎo)通時(shí)，將Vcc電壓施加到感測(cè)節(jié)點(diǎn)SO。由于V1電壓(例如，約2V)作 為BSLe控制信號(hào)而施加到nMOS晶體管Mil的柵極，所以偶教:位線BLe的 電壓開始增加。當(dāng)nMOS晶體管Mil的柵極-源極電壓Vgs的電平達(dá)到閾電 壓Vth時(shí)，偶數(shù)位線Ble的電壓不再增加。因此，偶數(shù)位線BLe被預(yù)充電至 電壓電平(Vl-Vth)。通常，根據(jù)位線屏蔽技術(shù)，將OV施加到未被選擇的奇數(shù)位線BLo。然 而，根據(jù)本發(fā)明，將電源電壓Vcc施加到未被選擇的奇數(shù)位線BLo。具體地， 由于nMOS晶體管M12截止并且nMOS晶體管M02導(dǎo)通，所以電源電壓Vcc 通過電源線VIRPWR施加到奇數(shù)位線BLo。該施加到奇數(shù)位線BLo的電源電 壓Vcc然后施加到連接至奇數(shù)位線BLo的單元串420中的存儲(chǔ)器單元晶體管 的溝道。在隨后的處理中，該所施加的偏壓提升存儲(chǔ)器單元晶體管的溝道的 電壓，從而抑制了讀取干擾現(xiàn)象的出現(xiàn)。在對(duì)偶數(shù)位線BLe進(jìn)行預(yù)充電和將電源電壓Vcc施加至奇數(shù)位線BLo 之后，在第三時(shí)間間隔t2中執(zhí)行數(shù)據(jù)感測(cè)。該第三時(shí)間間隔t2包括估算時(shí)間， 即，充分放電已在偶數(shù)位線BLe上預(yù)充電的電荷所需要的時(shí)間。在估算時(shí)間 流逝后，PRECHb控制信號(hào)切換至高以截止pMOS晶體管M30。將低于VI 電壓的V2電壓(例如，約1.7V )作為BSLe控制信號(hào)施加到nMOS晶體管 Mil的柵極。在所選擇的存儲(chǔ)器單元晶體管導(dǎo)通(即處于被擦除狀態(tài)下)的情況下， 通過該單元對(duì)在偶數(shù)位線BLe上預(yù)充電的電荷進(jìn)行^L電，從而將偶數(shù)位線 BLe的電壓降低為低于(V2-Vth)(見圖7中的"711")。這導(dǎo)致nMOS晶體 管Mil的柵極-源極電壓Vgs高于閾電壓Vth,從而導(dǎo)通nMOS晶體管Mll。 因?yàn)閚MOS晶體管Mll導(dǎo)通，由于在偶數(shù)位線的電容和感測(cè)節(jié)點(diǎn)SO的電容 之間進(jìn)行電荷分布，所以存儲(chǔ)在感測(cè)節(jié)點(diǎn)SO上的電荷突然放電至偶數(shù)位線 BLe。結(jié)果，感測(cè)節(jié)點(diǎn)SO的電壓從電源電壓Vcc降至0V(見圖7中的"721")。 在所選擇的存儲(chǔ)器單元晶體管截止(即，處于被編程狀態(tài)下)的情況下， 防止在偶數(shù)位線BLe上預(yù)充電的電荷通過該單元進(jìn)行放電，從而偶數(shù)位線 BLe的電壓維持在(Vl-Vth)電壓(見圖7中的"712")。因此，即使將V2 電壓作為BSLe控制信號(hào)施加到nMOS晶體管Mil的柵極，nMOS晶體管 Mil的柵極-源極電壓Vgs仍保持等于閾電壓Vth，使得nMOS晶體管Mil 沒有導(dǎo)通。結(jié)果，感測(cè)節(jié)點(diǎn)SO維持在電源電壓Vcc (見圖7中的"722")。在執(zhí)行數(shù)據(jù)感測(cè)步驟之后，在第四時(shí)間間隔t3中執(zhí)行數(shù)據(jù)鎖存。具體地， 在所選擇的存儲(chǔ)器單元晶體管導(dǎo)通(即處于被擦除狀態(tài)下)的情況下，感測(cè) 節(jié)點(diǎn)SO降至0V，使得nMOS晶體管M61保持截止，并且因此Q節(jié)點(diǎn)也保 持在低電平(見圖7中的"731")。在所選擇的存儲(chǔ)器單元晶體管截止(即處 于被編程狀態(tài))的情況下，感測(cè)節(jié)點(diǎn)SO保持在電源電壓Vcc,使得nMOS 晶體管M61導(dǎo)通，并且因此Q節(jié)點(diǎn),人低切換至高(見圖7中的"732")。在 數(shù)據(jù)感測(cè)完成后，恢復(fù)位線并且存儲(chǔ)所感測(cè)的數(shù)據(jù)。在該步驟，通過電源線 VIRPWR對(duì)所有位線進(jìn)行放電，并且頁緩沖器600中的所有鎖存器都存儲(chǔ)所 感測(cè)的數(shù)據(jù)。當(dāng)以此方式執(zhí)行數(shù)據(jù)感測(cè)、鎖存和恢復(fù)步驟時(shí)，保持將電源電 壓Vcc施加到未被選擇的奇數(shù)位線BLo。因此，即使將導(dǎo)通電壓Vpass施加 到存儲(chǔ)器單元晶體管，電源電壓Vcc也提升連接至奇數(shù)位線BLo的存儲(chǔ)器單 元晶體管的溝道的電壓。結(jié)果，將處于低于導(dǎo)通電壓Vpass的電平的偏壓施 加到溝道，由此防止了其中存儲(chǔ)器單元晶體管被不希望地編程的讀取干擾現(xiàn) 象的出現(xiàn)。然而，在連接至奇數(shù)位線BLo的存儲(chǔ)器單元晶體管所有都處于被 擦除狀態(tài)的情況下，即，當(dāng)連接至奇數(shù)位線BLo的整個(gè)單元串420允許電流 流過時(shí)，可以將施加到奇數(shù)位線BLo的電源電壓Vcc放電至接地的公共單元 源極線CSL。為避免這種情況，將連接至奇數(shù)位線BLo的單元源極線CSLo 從連接至偶數(shù)位線BLe的單元源極線CSLe分離開來。此外，將連接至偶數(shù) 位線BLe的單元源極線CSLe接地，而將處于特定電平的電壓(例如，與施 加到奇數(shù)位線BLo的電源電壓Vcc的電平相同的電平)施加到連接至奇數(shù)位 線BLo的單元源極線CSLo。如從以上描述顯而易見的，根據(jù)本發(fā)明的用于讀取NAND閃存設(shè)備的方 法具有各種優(yōu)點(diǎn)。例如，將處于特定電平的電壓施加到未被選擇的位線。因此，即使施加到在讀取操作期間未被選擇的存儲(chǔ)器單元晶體管的柵極的字線
的導(dǎo)通電壓的電平增加了 ，施加到每個(gè)未被選擇的存儲(chǔ)器單元晶體管的柵極 和溝道之間的偏壓的電平也降低了施加到未被選擇的位線的偏壓的電平。這 防止了讀取干擾現(xiàn)象的出現(xiàn)，由此提高了設(shè)備的可靠性。
權(quán)利要求
1.一種讀取NAND閃存設(shè)備的方法，該方法包括將第一電壓施加至耦合到第一單元串的第一位線，所述第一單元串包括第一串選擇晶體管、多個(gè)第一存儲(chǔ)器單元和第一源極選擇晶體管；將第二電壓施加至耦合到第二單元串的第二位線，所述第二單元串包括第二串選擇晶體管、多個(gè)第二存儲(chǔ)器單元和第二源極選擇晶體管；導(dǎo)通所述第一串選擇晶體管和第二串選擇晶體管；將讀取電壓施加至所選擇的存儲(chǔ)器單元；將導(dǎo)通電壓施加至未被選擇的存儲(chǔ)器單元；以及根據(jù)與所述第一位線相關(guān)聯(lián)的電壓情況來確定所選擇的存儲(chǔ)器單元的狀態(tài)，其中施加到所述第二位線的所述第二電壓使在未被選擇的存儲(chǔ)器單元的柵極和溝道之間的電位差降低。
2. 根據(jù)權(quán)利要求1所述的方法，其中將所述第一電壓施加到所述第一位 線以對(duì)所述第一位線進(jìn)行預(yù)充電，施加到所述第二位線的所述第二電壓是電 源電壓。
3. 根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括對(duì)所述第一位線和第二位線進(jìn)行;故電，以重置耦合到所述第一位線和第 二位線的頁緩沖器。
4. 根據(jù)權(quán)利要求l所述的方法，其中所述第一源極選擇晶體管耦合到第 一單元源極線，并且所述第二源極選擇晶體管耦合到第二單元源極線，其中所述第一單元源極線和第二單元源極線是不同的單元源極線。
5. 根據(jù)權(quán)利要求4所述的方法，進(jìn)一步包括 使所述第一位線的第一單元源極線接地；以及 將預(yù)定的電壓施加到所述第二位線的第二單元源極線。
6. 根據(jù)權(quán)利要求5所述的方法，其中施加到所述第二位線的第二單元選 擇線的特定電壓在電位上與施加到所述第二位線的第二電壓基本上相同。
7. 根據(jù)權(quán)利要求1所述的方法，其中施加到所述第二位線的所述第二電壓等于或高于用于導(dǎo)通所述第二串選擇晶體管的偏壓。
8. 根據(jù)權(quán)利要求7所述的方法，其中施加到所述第二位線的所述第二電壓等于或高于用于導(dǎo)通所述第二源極選擇晶體管的偏壓。
9.根據(jù)權(quán)利要求1所述的方法，其中所述導(dǎo)通電壓不小于5.5V。
全文摘要
提供了一種讀取NAND閃存設(shè)備的方法。NAND閃存設(shè)備包括被選擇的第一位線和未被選擇的第二位線。每個(gè)位線都連接至單元串，該單元串包括串聯(lián)連接的串選擇晶體管、多個(gè)存儲(chǔ)器單元晶體管、和源極選擇晶體管。在該方法中，首先，對(duì)第一位線進(jìn)行預(yù)充電，同時(shí)將電源電壓施加到第二位線。導(dǎo)通串選擇晶體管，并且將讀取電壓施加到所選擇的存儲(chǔ)器單元，同時(shí)將導(dǎo)通電壓施加到未被選擇的存儲(chǔ)器單元。根據(jù)在第一位線上預(yù)充電的電荷是否已經(jīng)放電來檢測(cè)所選擇的存儲(chǔ)器單元晶體管的狀態(tài)。
文檔編號(hào)G11C16/26GK101211664SQ200710153728
公開日2008年7月2日 申請(qǐng)日期2007年9月14日 優(yōu)先權(quán)日2006年12月29日
發(fā)明者李珉圭 申請(qǐng)人:海力士半導(dǎo)體有限公司