具有低電流消耗特性的半導體存儲裝置的制作方法

專利名稱：具有低電流消耗特性的半導體存儲裝置的制作方法
技術領域：
本發明涉及一種半導體存儲裝置，特別是涉及一種DRAM(動態隨機存取存儲器)。
背景技術：
現有技術中，SRAMs(靜態隨機存取存儲器)作為典型的存儲裝置被用于某些類型的電子設備，例如便攜電話之中。然而，SRAMs通常具有比較低的電路密度，所以為了提高存儲容量會導致成本的大幅度提高，而相反，DRAMs則適合以低廉的成本獲得大存儲容量。為了繼續使用那些應用了SRAMs的系統配置中的既有資源，一種可兼容SRAM的DRAMs隨之投入使用，其具有可以與SRAMs的接口兼容的接口。
DRAM與SRAM的控制方法在很多方面都是不同的，這些差異的其中之一是數據寫入/讀出操作時相關地址輸入的時序規格(timing specification)。因為DRAM存儲元件只允許破壞性的讀出操作，其數據內容在存取過程中會被破壞，所以在數據存取操作時需要將讀出放大器的數據恢復到存儲單元中。在此恢復操作中禁止通過改變地址對其他的存儲單元進行存取。
與此對照，SRAM存儲單元基本上由正反器(flip-flops)組成，因此允許非破壞性的數據讀出操作，其數據內容在存取操作中不會受到破壞。所以，從理論上講，用來進行讀出/寫入操作的存儲單元的位置可以按預期的時序在輸入地址改變后進行改變。此時須防止非預期的數據寫入非預期地址中，因此對SRAM的寫入操作作出規定，以使在地址輸入維持預設時段之后，當數據輸入被固定時，該寫入操作作為有效的存取操作而開始運行。
考慮到這些因素，被設計為與SRAM的操作兼容的DRAM，其配置要求用以讀出操作的存儲核心操作緊隨命令輸入之后開始運行，而用以寫入操作的存儲核心操作則在相關寫入命令周期的末端開始運行。具體地，當芯片使能信號(chip enable signal)/CE和寫入使能信號(write enable signal)/WE兩者均被斷定(asserted)處于低電平時，則據此對存儲核心電路開始進行模塊選擇、字線激活、以及讀出放大器激活。隨后當芯片使能信號/CE和寫入使能信號/WE兩者均被解除斷定(deasserted)處于高電平時，寫入數據被固定在作為觸發器的寫入使能信號/WE的上升沿(rise edge)，從而對存儲核心電路進行與預定地址關聯的預定數據的寫入操作。
在上述寫入操作中，從寫入使能信號/WE被斷定時到響應此寫入使能信號/WE被解除斷定時而運行寫入操作的時段內，需要存儲核心電路在活動狀態下一直等待，在此期間，給存儲核心電路提供電源電壓的電源電路同樣處于活動狀態。
在DRAMs中，一般而言，上升電壓Vpp、下降電壓Vii等均由外部電源電壓Udd生成，并給存儲核心電路供電。所述上升電壓Vpp用以驅動字線，而所述下降電壓Vii被用作存儲核心電路的電源電壓。為了生成該上升電壓Vpp和下降電壓Vii，需要用到例如上升電壓生成電路和下降電壓生成電路之類的電源電路。
所述上升電壓生成電路包括檢測電路和激勵電路。根據該檢測電路對上升電壓下跌量的檢測，激勵電路開始驅動以升高該上升電壓Vpp，所述檢測電路應用差分放大器來檢測參考電壓值Vref和自該上升電壓Vpp分出的電壓之間的差值，并將該檢測結果提供給激勵電路。當上升電壓Vpp下降時，從該上升電壓Vpp分出的電壓會小于所述參考電壓值Vref，對此作出響應，激勵電路開始驅動以升高該上升電壓Vpp。
給流經所述差分放大器的偏置電流設置適當的電流量值，以針對所述存儲核心電路是處在活動狀態或處在非活動狀態作出響應，當該偏置電流值較大時，所述差分放大器的運行速度較快，此時可以在所述上升電壓Vpp突然改變之后運行適當的電平檢測。相應地，當存儲核心電路處在活動狀態時，需要升高偏置電流以充分提升電源電路的響應速度。反之，當存儲核心電路處在非活動狀態時，該偏置電流應該降低以減少不必要的電流消耗。
或者，可選擇提供兩個檢測器(差分放大器)，它們具有不同的響應速度和不同的電流消耗水平。當所述存儲核心電路處在活動狀態時，具有高響應速度和高電流消耗水平的檢測器用來充分提高電源電路的響應速度。反之，當該存儲核心電路處在非活動狀態時，所述具有低響應速度和低電流消耗水平的檢測器用來減少不必要的電流消耗。
如上所述，在可兼容SRAM的DRAM的寫入操作中，自寫入使能信號/WE被斷定時到響應此寫入使能信號/WE的被解除斷定時而運行寫入操作的時段內，給存儲核心電路提供電源電壓的電源電路被設置為活動狀態，也就是說，給存儲核心電路提供電源電壓的電源電路在等待期間也處在活動狀態，此時并不對存儲核心電路的存儲單元進行寫入操作，因此就會導致不必要的電流消耗。即使在命令周期為一個長時段周期的情況下，電源電路也在長時間內持續消耗電流，直到寫入操作真正開始，以致從寫入使能信號/WE被斷定到其被解除斷定的時段也會相對較長。
日本專利申請公開號NO.07-105682有鑒于此，需要一種半導體存儲裝置，其能夠在存儲核心電路以活動狀態等待數據寫入操作開始的期間降低其電源電路中的電流消耗。

發明內容
本發明的一個基本目的是提供一種半導體存儲裝置，可以實質上解決因現有技術的局限和缺陷所帶來的一個或多個問題。
本發明的特征和優點將在下面的說明書中進行描述，并在說明書與附圖部分地變得明顯，或經由根據說明書提供的技術對本發明所進行的實施而掌握。本發明的多個目的以及其他特點和優點可以由本說明書完整、清楚、簡明、明確地具體說明的半導體存儲裝置來實現和獲得，從而使得本領域普通技術人員能夠實施本發明。
為了實現這些和其他與本發明目的一致的優點，本發明提供一種半導體存儲裝置，包括DRAM存儲核心電路，該存儲核心電路包含字線；電源電路，被設置為在第一狀態和第二狀態中擇一的狀態下運行，以生成預定的電源電壓并提供給DRAM存儲核心電路，所述電源電路在第一狀態下消耗的電流大于在所述第二狀態下消耗的電流；以及控制電路，設置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間從所述第一狀態切換到所述第二狀態，隨后再返回所述第一狀態。
根據本發明中至少一個實施例，即便在所述存儲核心電路的操作正在運行期間，當字線被激活到等待狀態以等待數據被寫入時，電源電路也可以從活動狀態切換到備用狀態以降低能量消耗。


下面結合附圖所進行的詳細描述，可以使本發明的其他目的和進一步的特點更加清楚明確，在附圖中圖1為示出根據本發明的半導體存儲裝置的配置實例的示意圖；圖2為電源電路的配置實例圖；圖3為狀態檢測電路的配置實例圖；圖4為脈沖生成電路的輸入/輸出波形圖；圖5為延遲電路的輸入/輸出波形圖；圖6為用以解釋圖1所示半導體存儲裝置的讀出操作的時序圖；圖7為用以解釋圖1所示半導體存儲裝置的寫入操作的時序圖；圖8為用以解釋圖1所示半導體存儲裝置的刷新操作的時序圖；圖9為用以解釋半導體存儲裝置、存儲核心電路、以及電源電路在寫入操作時的狀態的示意圖；圖10為示出根據本發明的半導體存儲裝置的配置實例的示意圖；圖11為狀態檢測電路的配置實例圖；圖12為用以解釋圖10所示半導體存儲裝置的讀出操作的時序圖；圖13為用以解釋圖10所示半導體存儲裝置的寫入操作的時序圖；圖14為用以解釋圖10所示半導體存儲裝置的刷新操作的時序圖。
具體實施例方式
下面，將結合附圖對本發明的實施例進行描述。
圖1為本發明中半導體存儲裝置的一個配置實例圖，圖1中的半導體存儲裝置10包括核心控制電路11，存儲核心電路12，狀態檢測電路13，電源電路14，以及輸入輸出緩沖器15。
核心控制電路11經由多個襯墊(pad)從外部源接收地址信號A0至A20和控制信號/CE1、/OE和/WE。控制信號/CE1、/OE和/WE分別對應于芯片使能信號、輸出使能信號和寫入使能信號。核心控制電路11對各地址信號和各控制信號進行解碼，并根據解碼結果生成不同的控制信號rrz、wlz、saez、rstrz、clpz、readz、writez和refz。這些控制信號被提供給存儲核心電路12和狀態檢測電路13。
存儲核心電路12包括存儲陣列、行解碼器、列解碼器等。列解碼器對外部源提供的列地址進行解碼，并激活由該列地址指定的列選擇線。行解碼器對外部源提供的行地址進行解碼，并激活由該行地址指定的行選擇線。
存儲單元MC(存儲電容器)與激活后的字線WL相連接，存儲在該存儲單元MC內的數據被讀出到位線中，并被讀出放大器放大。在讀出操作中，經讀出放大器放大的數據由激活的列選擇線CL進行選擇，并經由輸入/輸出緩沖器15將所選擇的數據輸出至所述半導體存儲裝置的外圍設備。在寫入操作中，寫入數據由位于所述半導體存儲裝置外面的外部源經由輸入/輸出緩沖器15提供，并在激活的列選擇線CL所選擇的列地址被寫入到讀出放大器中。該寫入數據和由存儲單元讀出的數據，以及應該被恢復的數據均被寫入與激活的字線WL相連接的存儲單元中。
根據核心控制電路11生成的控制信號，狀態檢測電路13生成電源電路激活信號powactz。該電源電路激活信號powactz被提供給電源電路14。
根據電源電路激活信號powactz的高電平(被斷定)狀態，電源電路14進入活動狀態。根據電源電路激活信號powactz的低電平(被解除斷定)狀態，電源電路14進入備用狀態。無論其處于活動狀態還是備用狀態，電源電路14生成上升電平VPP，上升電平VOO，和負值電平VNN，并提供給存儲核心電路12。
如圖1所示的半導體存儲裝置10被設計為用以提供可兼容SRAM的接口。配置半導體存儲裝置10，使得用以讀出操作的存儲核心操作緊隨命令輸入之后開始運行，而用以寫入操作的存儲核心操作則開始于相關寫入命令周期的末端。具體地，當芯片使能信號/CE和寫入使能信號/WE兩者均被斷定處于低電平時，則據此對存儲核心電路12開始進行模塊選擇、字線激活、以及讀出放大器激活，隨后當芯片使能信號/CE和寫入使能信號/WE兩者均被解除上述斷定而處于高電平時，寫入數據被固定在作為觸發器的寫入使能信號/WE的上升沿，從而對存儲核心電路12進行與預定地址關聯的預定數據的寫入操作。
在上述寫入操作中，從根據寫入使能信號/WE的被斷定而完成對存儲核心電路12的寫入操作準備、從而進入預充電完成狀態的時間，到根據寫入使能信號/WE的被解除斷定而實際運行該寫入操作的時間的時段期間，所述存儲核心電路并不消耗電流。在本發明中，當完成存儲核心電路12上的寫入操作準備從而進入預充電完成狀態時，電源電路14被設置為備用狀態以降低電源電路14中的電流消耗，直到實際寫入操作開始。當實際寫入操作開始后，該電源電路14被切換到活動狀態。
圖2為示出電源電路14的配置實例的示意圖。如圖2所示的電源電路14是用以生成上升電平VPP的部分，其包括活動模式檢測器21、備用模式檢測器22、活動模式振蕩器23、備用模式振蕩器24、振蕩器選擇器25和激勵電路26。
活動模式檢測器21和備用模式檢測器22對上升電平VPP進行監測，并在該上升電平VPP小于預設的參考電平時斷定相應的檢測器輸出。根據來自活動模式檢測器21和備用模式檢測器22的相應檢測器輸出的斷定，活動模式振蕩器23模式振蕩器24振蕩以生成各自的振蕩信號osca和oscb。當電源電路激活信號powactz為高電平時，振蕩器選擇器25選擇振蕩信號osca以提供給激勵電路26，當電源電路激活信號powactz為低電平時，振蕩器選擇器25選擇振蕩信號oscb以提供給激勵電路26。
根據振蕩器選擇器25所提供的振蕩信號，激勵電路26利用外部電源電壓Vdd重復進行電容器的充電和放電循環，通過利用電容器的累加充電電壓經由外部電源電壓Vdd而上升的現象，生成高于外部電源電壓Vdd的上升電平VPP。所生成的上升電平VPP被提供給存儲核心電路12，并被用作例如字線WL的激活電平。
與備用模式檢測器22相比，活動模式檢測器21具有較快的檢測速度和較高的電流消耗。也就是說，例如，活動模式檢測器21和備用模式檢測器22均可以包括有用以對由上升電平VPP分出的電壓與參考電壓進行比較的差分放大器，而流經活動模式檢測器21和備用模式檢測器22各自的差分放大器的偏置電流可以不同。與備用模式振蕩器24相比，活動模式振蕩器23具有較短的振蕩周期和較高的電流消耗。
備用模式檢測器22和備用模式振蕩器24可以一直運行。而活動模式檢測器21和活動模式振蕩器23只有在電源電路激活信號powactz為高電平時才運行。
因而，當電源電路激活信號powactz為高電平時，活動模式檢測器21和活動模式振蕩器23運行，具有較短振蕩周期的振蕩信號osca被振蕩器選擇器25選擇并提供給激勵電路26。由此，當電源電路激活信號powactz為高電平時，上升電平VPP的下降情況被迅速檢測到，并且該上升電平VPP經由高頻激勵操作迅速升高。所述上升電平VPP因此而迅速恢復其預設電平值。然而，在此情形下，所述活動模式檢測器21和活動模式振蕩器23的運行會消耗較高的電流。
反之，當電源電路激活信號powactz為低電平時，所述活動模式檢測器21和活動模式振蕩器23并不運行。在此情形下，具有較長振蕩周期的振蕩信號oscb被振蕩器選擇器25選擇并提供給激勵電路26。由此，當電源電路激活信號powactz為低電平時，對上升電平VPP下降情況的檢測相對緩慢，上升電平VPP經由低頻激勵操作相對緩慢地進行升高。上升電平VPP因此而恢復到預期電平值。而在此情形下，因為活動模式檢測器21和活動模式振蕩器23沒有運行，所以電流消耗相對較低。
可以給上升電平VPP和負值電平VNN均提供如圖2所示的相同配置。也就是說，電源電路14可以被配置為根據上升電平VPP和負值電平VNN而在活動模式和備用模式之間進行切換。利用這種配置，就可以根據不同情況而降低電流消耗或實現較快的響應速度。
圖3為狀態檢測電路13的配置實例圖。如圖3所示的狀態檢測電路13包括脈沖生成電路31、延遲電路32、或非(NOR)門33到36、與非(NAND)門37到38，以及反相器39。輸入至狀態檢測電路13的系列控制信號saez、clpz、readz、writez和refz由核心控制電路11生成。信號saez被設計為當激活讀出放大器時處于高電平。信號clpz被設計為當激活列選擇線時處于高電平。在信號readz被設計為在讀出操作的存儲核心電路12運行期間處于高電平。信號writez被設計為在寫入操作的存儲核心電路12運行期間處于高電平。信號refz被設計為在刷新操作的存儲核心電路12運行期間處于高電平。信號sttz為初始化信號，在半導體存儲裝置10通電時生成高電平脈沖。
圖4為脈沖生成電路31的輸入/輸出波形圖。如圖4所示，脈沖生成電路31根據輸入信號的下降沿(falling edge)而生成高電平脈沖。圖5為延遲電路32的輸入/輸出波形圖。如圖5所示，延遲電路32的輸出根據輸入信號的上升沿而立即變成高電平，并隨輸入信號的下降沿之后經過一段預定的延遲時間而變為低電平。也就是說，延遲電路32被僅僅用以延遲輸入信號的下降沿，以擴展輸入信號的脈沖寬度。
再回到圖3，狀態檢測電路13中的或非門35和36構成閉鎖裝置(latch)，其由初始化信號sttz導入閉鎖狀態，此時或非門35輸出低電平。在讀出操作或刷新操作時，輸入到或非門33的信號readz或refz變成高電平，由此或非門34的輸出也變成高電平，從而導致電源電路激活信號powactz立即改變為高電平。在完成讀出操作或刷新操作后，readz或refz變為低電平，隨后響應于上述改變或非門34的輸出變成低電平。由此，在經過一段預設延遲時間之后，電源電路激活信號powactz也變為低電平。
在寫入操作時，響應于輸入至或非門33的信號writez的高電平狀態，電源電路激活信號powactz立即改變為高電平。當用以激活讀出放大器的信號saez隨后變為高電平時，與非門38的輸出改變為低電平，從而導致脈沖生成電路31生成高電平脈沖。該高電平脈沖引起閉鎖狀態的反轉，從而導致或非門35輸出高電平。由此，或非門34的輸出改變為低電平，因而延遲電路32輸出的電源電路激活信號powactz在經過一段預設延遲時間后改變為低電平。
此后，開始進行實際寫入操作。因為激活列選擇線的信號clpz處于高電平，反相器39的輸出改變為高電平。從而引起閉鎖狀態的反轉，并導致或非門35的輸出處于低電平。由此，或非門34的輸出改變為高電平，因而延遲電路32輸出的電源電路激活信號powactz立即改變為高電平。
此后，在存儲核心電路12上的寫入操作結束，導致writez變成低電平。由此，或非門34的輸出變為低電平，因而延遲電路32輸出的電源電路激活信號powactz在經過一段預設延遲時間后改變為低電平。
圖6用以解釋圖1所示半導體存儲裝置10在讀出操作時的時序圖。該半導體存儲裝置10的讀出操作將參考圖6在下面給出描述。
響應于芯片使能信號/CE和輸出使能信號/OE的低電平狀態，核心控制電路11對輸入信號進行解碼以確定輸入命令。由于輸出使能信號/OE為低電平，因此確定為讀出操作被請求，從而信號readz被設置為高電平。由此，電源電路激活信號powactz改變為高電平，以設置電源電路14進入活動狀態。進而，模塊選擇信號rrz變為高電平，據此選擇核心電路12內設置的多個模塊中的一個模塊。
響應于rrz的高電平狀態，字線激活信號wlz變為高電平，從而激活所選擇的模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活所選擇的模塊中的讀出放大器。響應于saez的高電平狀態，列選擇線激活信號clpz將生成高電平脈沖，從而激活列選擇線CL。從核心電路12中輸出數據以響應該列選擇線CL的激活，從而導致輸出數據DQ1到DQ6被固定。
響應于saez的高電平狀態，恢復完成信號rstrz變成高電平。在本實例中，正在運行的操作為讀出操作，響應于rstrz的高電平，wlz變為低電平，從而使得字線WL解除激活(deactivate)。此后，響應于wlz的低電平狀態，saez變成低電平以使得讀出放大器解除激活。進而，響應于saez的低電平狀態，rrz變成低電平以使得模塊選擇解除激活。隨后，響應于rrz的低電平狀態，readz變成低電平，從而結束響應于讀出命令的核心操作。響應于readz的低電平狀態，電源電路激活信號powactz變為低電平，以使電源電路14返回備用狀態。
圖7為用以解釋圖1所示半導體存儲裝置10在寫入操作時的時序圖。該半導體存儲裝置10的寫入操作將參考圖7在下面給出描述。
響應于芯片使能信號/CE1和寫入使能信號/WE的低電平狀態，核心控制電路11對輸出信號進行解碼以確定輸入命令。由于寫入使能信號/WE為低電平，因此確定為寫入操作被請求，從而信號writez被設置為高電平。由此，電源電路激活信號powactz改變為高電平，以設置電源電路14進入活動狀態。進而，模塊選擇信號rrz變為高電平，由此選擇核心電路12內設置的多個模塊中的一個模塊。
響應于rrz的高電平狀態，字線激活信號wlz變為高電平，從而激活所選擇的模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活所選擇的模塊中的讀出放大器。
在所述讀出放大器被激活之后，任何一條列選擇線CL都準備好被激活，然而，在寫入操作情形下，只有寫入數據已經被固定時，列選擇線CL才能被激活。因為圖7所示的實例涉及長周期的應用情形，所以數據的固定(即，DQ1-16的“有效”)僅出現于saez從低電平到高電平轉換后的長時間的延遲之后。
雖然恢復完成信號rstrz可以響應于saez的高電平狀態而變成高電平，然而與在讀出操作時不同，在寫入操作中并不會產生字線WL的解除激活。在此狀態下，存儲核心電路12中就沒有電流消耗，由此電源電路激活信號powactz會在saez從低電平到高電平轉換后再經過一段預設延遲時間而變為低電平，從而將電源電路14設置為備用狀態。在并非長周期應用的情形下，于powactz經過一段預設延遲時間而變成低電平之前，信號clpz變成高電平，因此powactz并不能實際上變成低電平，電源電路也就不會處在備用狀態。
由于響應于寫入使能信號/WE的高電平狀態而固定數據，因此生成clpz的高電平脈沖以將數據寫入存儲核心電路12。響應于clpz的高電平脈沖，電源電路激活信號powactz變成高電平以使得所述電源電路14返回活動狀態。隨著信號rstrwz變成高電平而表示寫入存儲核心電路12的數據已經被充分恢復，wlz變為低電平，從而使得字線WL解除激活。
此后，響應于wlz的低電平狀態，saez變成低電平以使得讀出放大器解除激活。進而，響應于saez的低電平狀態，rrz變成低電平，從而使得模塊選擇解除激活。隨后，響應于rrz的低電平狀態，writez變為低電平，從而結束響應于寫入命令的核心操作。響應于writez的低電平狀態，電源電路激活信號powactz變為低電平，以使得電源電路14返回備用狀態。
圖8為用以解釋圖1所示半導體存儲裝置10在刷新操作時的時序圖。該半導體存儲裝置10的刷新操作將參考圖8在下面給出描述。
在刷新操作時不需要輸入任何外部命令，因為刷新操作可以在半導體存儲裝置10中自動運行。響應于refz的高電平狀態，電源電路激活信號powactz變為高電平，以將電源電路14設置為活動狀態。
進而，模塊選擇信號rrz改變為高電平，由此選擇存儲核心電路12中設置的多個模塊中的一個。響應于rrz的高電平狀態，字線激活信號wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活所選擇模塊中的讀出放大器。
響應于saez的高電平狀態，恢復完成信號rstrz變成高電平。在本實例中正在運行的操作為刷新操作，響應于rstrz的高電平狀態，wlz變為低電平，從而使得字線WL解除激活。此后，響應于wlz的低電平狀態，saez變為低電平以使得讀出放大器解除激活。進而，響應于saez的低電平狀態，rrz變為低電平以使得模塊選擇解除激活。隨后，響應于rrz的低電平狀態，Refz變為低電平，從而結束刷新操作中的核心操作。響應于refz的低電平狀態，電源電路激活信號powactz變為低電平，以使得電源電路14返回備用狀態。
如上所述，圖1中的半導體存儲裝置10被配置為其電源電路14在存儲核心電路12的讀出操作或刷新操作的運行期間一直處于活動狀態。另一方面，在寫入操作期間，即便存儲核心電路12正在運行，當字線和讀出放大器被激活到等待狀態以等待數據被寫入時，電源電路14也會自活動狀態切換到備用狀態以降低能量消耗。
圖9為用以解釋所述半導體存儲裝置10、存儲核心電路12、以及電源電路14在寫入操作時的狀態的示意圖。如圖9所示，當芯片使能信號/CE和寫入使能信號/WE兩者均被斷定處于低電平時，響應于上述斷定，半導體存儲裝置10、存儲核心電路12、以及電源電路14從備用狀態(stb)切換到活動狀態(active)。當對活動狀態下的存儲核心電路12進行模塊選擇、字線WL激活、讀出放大器SA激活時，存儲核心電路12被設置為在寫入操作準備完成之后的預充電預備狀態(即處于數據量足以激活字線和讀出放大器的狀態)。此后，電源電路14被設置為備用狀態，以在實際寫入操作開始之前的時間段內降低電源電路14的電流消耗。
隨后，當芯片使能信號/CE和寫入使能信號/WE兩者均被解除上述斷定而處于高電平時，寫入數據被固定在作為觸發器的寫入使能信號/WE的上升沿，從而對存儲核心電路12進行與預定地址關聯的預定數據的寫入操作。由此，電源電路14使用如上所述的列選擇線激活信號作為觸發器而返回到活動狀態。這使得電源電路14能夠以足夠快的響應速度對由于針對存儲核心電路12的寫入操作而引起的電壓波動作出響應。
上述實施例涉及將本發明適用于可兼容SRAM的DRAM中的情況。但應該注意，本發明適用的半導體存儲裝置并不僅僅局限于具有兼容SRAM的DRAM，而還可以是普通DRAM。下面將給出本發明適用于普通DRAM時的描述。
圖10為本發明的半導體存儲裝置的一個配置實例圖。圖10中的半導體存儲裝置100為一種SDRAM(同步動態隨機存取存儲器)，包括核心控制電路101、存儲核心電路102、狀態檢測電路103、電源電路104、以及輸入/輸出緩沖器105。
核心控制電路101從外部源的引腳接收地址信號A0到A20、時鐘信號CLK、控制信號/RAS、/CAS和/WE，該控制信號/RAS、/CAS和/WE分別對應于行地址濾波信號、列地址濾波信號和寫入使能信號。該核心控制電路101對地址信號和控制信號進行解碼，并根據解碼結果生成不同的控制信號rrz、wlz、saez、rstrz、clpz、rasz和refz。這些控制信號被提供給存儲核心電路102和狀態檢測電路103。
存儲核心電路102的配置和圖1所示的存儲核心電路12相同。狀態檢測電路103根據由核心控制電路101生成的控制信號生成電源電路激活信號powactz。該電源電路激活信號powactz被提供給電源電路104。電源電路104的配置和運行與圖1所示的電源電路14相同。其配置如圖2所示。
圖11為狀態檢測電路103的配置實例圖。如圖11所示的狀態檢測電路103包括脈沖生成電路131、延遲電路132、反相器133、或非門134到136、與非門137到138、以及反相器139和140。輸入至狀態檢測電路103的各種控制信號saez、clpz、rasz和refz由核心控制電路101生成。當激活讀出放大器時，信號saez被設計為處于高電平；當激活列選擇線時，信號clpz被設計為處于高電平；在存儲核心電路102處在活動狀態(即字線WL處在活動狀態時)期間，信號rasz被設計為處于高電平，在刷新操作的存儲核心電路102運行期間，信號refz被設計成高電平。信號sttz為初始化信號，在半導體存儲裝置100通電時生成高電平脈沖。
脈沖生成電路131的配置和運行與圖3所示的脈沖生成電路31相同。也就是說，如圖4所示，響應于輸入信號的下降沿，該脈沖生成電路131生成高電平脈沖。延遲電路132的配置和運行與圖3所示的延遲電路32相同。也就是說，如圖5所示，響應于輸入信號的上升沿，延遲電路132的輸出會立即變成高電平，并自輸入信號的下降沿經過一段預定的延遲時間后，再變為低電平。
狀態檢測電路103中的或非門135和136構成閉鎖裝置，其由初始化信號sttz導入閉鎖狀態，此時或非門135輸出低電平。在刷新操作時，輸入到反相器133內的信號rasz變成高電平，由此或非門134的輸出也變成高電平，從而導致電源電路激活信號powactz立即改變為高電平。在完成刷新操作后，rasz變為低電平，隨后響應于上述改變或非門34的輸出變成低電平。由此，在經過一段預設延遲時間之后，電源電路激活信號powactz也改變為低電平。
在讀出操作或寫入操作期間，響應于輸入到變相器133中的rasz的高電平狀態，電源電路激活信號powactz立即改變為高電平。當用以激活讀出放大器的信號saez變成高電平時，與非門138的輸出變成低電平，從而導致脈沖生成電路131生成高電平脈沖。該高電平脈沖引起閉鎖狀態的反轉，從而導致或非門135輸出高電平。由此，或非門134的輸出改變為低電平，因而延遲電路132輸出的電源電路激活信號powactz在經過一段預設延遲時間后改變為低電平。
此后，開始在存儲核心電路102上進行讀出或寫入操作。因為激活列選擇線的信號clpz變成處于高電平，反相器139的輸出改變為高電平，從而引起閉鎖狀態的反轉，并導致或非門135的輸出處于低電平。由此，或非門134的輸出改變為高電平，因而延遲電路132輸出的電源電路激活信號powactz立即變為高電平。
在此之后，在存儲核心電路102上的讀出或寫入操作結束，導致rasz變成低電平。由此，或非門134的輸出改變為低電平，因而延遲電路132輸出的電源電路激活信號powactz在經過一段預設延遲時間后改變為低電平。
圖12用以解釋圖10所示半導體存儲裝置100在讀出操作時的時序圖。該半導體存儲裝置100的讀出操作將參考圖12在下面給出描述。
存儲核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。當存儲核心電路102被激活時，信號rasz被設置為高電平。由此，電源電路激活信號powactz改變為高電平，以設置所述電源電路104進入活動狀態。進而，模塊選擇信號rrz變為高電平，從而選擇核心電路102內設置的多個模塊中的一個模塊。
響應于rrz的高電平狀態，字線激活信號wlz變為高電平，從而激活所選擇的模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活在所選擇的模塊中的讀出放大器。
響應于saez的高電平狀態，恢復完成信號rstrz變成高電平。進而，在saez完成自低電平至高電平的切換后，經過一段預設的延遲時間，電源電路激活信號powactz改變為低電平，由此電源電路104被設置為備用狀態。
此后，響應于被定義為/RAS＝H、/CAS＝L和/WE＝H的讀出命令，信號readz變成高電平。并且生成高電平脈沖作為列選擇線激活信號clpz。響應于clpz的高電平狀態，電源電路激活信號powactz改變為高電平，以將電源電路104設置為活動狀態。在讀出操作期間，clpz根據時鐘信號CLK生成，用以從存儲核心電路102讀出下一個數據。
最后，存儲核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝L的預充電命令解除激活。也就是說，wlz變為低電平以解除激活字線WL。之后，響應于wlz的低電平狀態，saez變為低電平，因此而解除激活讀出放大器。進而，響應于saez的低電平狀態，rrz變為低電平以解除激活模塊選擇。隨后，響應于rrz的低電平狀態，readz變為低電平，從而結束響應于讀出命令的核心操作。響應于rasz的低電平狀態，電源電路激活信號powactz改變為低電平，以使電源電路104返回備用狀態。
圖13為用以解釋圖10所示半導體存儲裝置100在寫入操作時的時序圖。該半導體存儲裝置100的寫入操作將參考圖13在下面給出描述。
存儲核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝H的激活命令激活。當存儲核心電路102被激活時，信號raez被設置為高電平。由此，電源電路激活信號powactz變為高電平，以將電源電路104設置為活動狀態。進而，模塊選擇信號rrz變為高電平，由此來選擇存儲核心電路102中設置的多個模塊中的一個。
響應于rrz的高電平狀態，字線激活信號wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活所選擇模塊中的讀出放大器。
響應于saez的高電平狀態，恢復完成信號rstrz變成高電平。進而，在saez完成自低電平至高電平的切換后，經過一段預設的延遲時間，電源電路激活信號powactz改變為低電平，由此電源電路104被設置為備用狀態。
此后，響應于被定義為/RAS＝H、/CAS＝L和/WE＝L的讀出命令，信號writez變成高電平。并且生成高電平脈沖以作為列選擇線激活信號clpz。響應于clpz的高電平狀態，電源電路激活信號powactz改變為高電平，以將電源電路104設置為活動狀態。在寫入操作期間，clpz根據時鐘信號CLK生成，用以將下一個數據寫入存儲核心電路102。響應于clpz，信號rstrwz變成高電平，用以表示寫入存儲核心電路102的數據已經被充分恢復。
最后，存儲核心電路102被定義為/RAS＝L、/CAS＝H和/WE＝L的預充電命令解除激活。也就是說，wlz變為低電平以解除激活字線WL，之后，響應于wlz的低電平狀態，saez變為低電平，由此解除激活讀出放大器。進而，響應于saez的低電平狀態，rrz變為低電平，由此解除激活模塊選擇。隨后，響應于rrz的低電平狀態，writez變為低電平，從而結束響應于寫入命令的核心操作。響應于rasz的低電平狀態，電源電路激活信號powactz改變為低電平，以使電源電路104返回備用狀態。
圖14為用以解釋圖10所示半導體存儲裝置100在刷新操作時的時序圖。該半導體存儲裝置100的刷新操作將參考圖14在下面給出描述。
Refz和rasz被定義為/RAS＝L、/CAS＝L和/WE＝L的刷新命令改變為高電平。響應于rasz的高電平狀態，電源電路激活信號powactz變成高電平，以將電源電路104設置成活動狀態。
進而，模塊選擇信號rrz變為高電平，由此選擇存儲核心電路102內設置的多個模塊中的一個模塊。響應于rrz的高電平狀態，字線激活信號wlz變成高電平，從而激活所選擇模塊中的一條字線WL。響應于wlz的高電平狀態，讀出放大器激活信號saez變為高電平，從而激活所選擇模塊中的讀出放大器。
響應于saez的高電平狀態，恢復完成信號rstrz變成高電平。在本實例中正在運行的操作為刷新操作，響應于rstrz的高電平狀態，wlz變成低電平，由此來解除激活字線WL。此后，響應于wlz的低電平狀態，saez變為低電平以解除激活讀出放大器。進而，響應于saez的低電平狀態，rrz變成低電平以解除激活模塊選擇。隨后，響應于rrz的低電平狀態，refz變成低電平，從而結束刷新操作中的核心操作。響應于rasz的低電平狀態，電源電路激活信號powactz變為低電平，以使得電源電路104返回備用狀態。
如上所述，圖10中的半導體存儲裝置100配置為其電源電路104在刷新操作的存儲核心電路102的期間一直被設置成活動狀態。另一方面，在讀出操作和寫入操作期間，即便存儲核心電路102正在運行，當字線和讀出放大器被激活到等待狀態以等待數據被讀出或寫入時，電源電路104也會自活動狀態切換到備用狀態以降低能量消耗。由此，本發明適用的半導體存儲裝置并不僅僅局限于兼容SRAM的DRAM，還包括如圖10所示的普通DRAM。
此外，本發明并不局限于這些實施例，而可以進行各種更動和修改，但均不偏離本發明的保護范圍。
權利要求
1.一種半導體存儲裝置，包括DRAM存儲核心電路，其包含字線；電源電路，被配置為在第一狀態和第二狀態中擇一的狀態下運行，以生成預定的電源電壓并提供給所述DRAM存儲核心電路，所述電源電路在所述第一狀態下消耗的電流大于在所述第二狀態下消耗的電流；以及控制電路，設置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間從所述第一狀態切換到所述第二狀態，隨后再返回所述第一狀態。
2.如權利要求1所述的半導體存儲裝置，其中所述半導體存儲裝置具有可兼容SRAM的輸入/輸出接口，并且所述控制電路被配置為在寫入操作中控制所述電源電路自所述字線激活到字線解除激活期間從所述第一狀態切換到所述第二狀態，然后再返回所述第一狀態；以及所述控制電路被配置為在讀出操作和刷新操作中控制所述電源電路自所述字線激活到字線解除激活期間保持在所述第一狀態。
3.如權利要求1所述的半導體存儲裝置，其中，所述控制電路被配置為在寫入操作和讀出操作中控制所述電源電路自所述字線激活到字線解除激活期間從所述第一狀態切換到所述第二狀態，然后再返回所述第一狀態；以及所述控制電路被配置為在刷新操作中控制所述電源電路自所述字線激活到字線解除激活期間保持在所述第一狀態。
4.如權利要求1所述的半導體存儲裝置，其中所述電源電路被配置為在所述第一狀態下以比在第二狀態下更快的響應速度響應所述電源電壓的改變，并將所述電源電壓恢復到預定電平。
5.如權利要求1所述的半導體存儲裝置，其中所述電源電路包括檢測電路，被配置為其輸出根據所述電源電壓的電平而改變；振蕩器電路，被配置為根據所述檢測電路的輸出而輸出振蕩信號；以及激勵電路，被配置為根據所述振蕩器電路的振蕩信號生成所述電源電壓，其中所述檢測電路在所述第一狀態下比在所述第二狀態下消耗更大的電流并且具有更快的響應速度，所述振蕩器電路在所述第一狀態下比在所述第二狀態下消耗更大的電流并且其振蕩信號具有更短的振蕩周期。
6.如權利要求5所述的半導體存儲裝置，其中所述檢測電路包括第一檢測器；以及第二檢測器，其中所述振蕩器電路包括第一振蕩器，被配置為根據所述第一檢測器的輸出而輸出第一振蕩信號；第二振蕩器，被配置為根據所述第二檢測器的輸出而輸出第二振蕩信號；以及選擇器，被配置為選擇輸出所述第一振蕩信號和所述第二振蕩信號其中之一。
7.如權利要求1所述的半導體存儲裝置，其中所述控制電路被配置為根據讀出放大器激活信號來控制所述電源電路從所述第一狀態切換到所述第二狀態，該讀出放大器激活信號用以激活所述DRAM存儲核心電路中的讀出放大器。
8.如權利要求7所述的半導體存儲裝置，其中所述控制電路被配置為在斷定出現所述讀出放大器激活信號之后經過預設延遲時間后，控制所述電源電路從所述第一狀態切換到所述第二狀態。
9.如權利要求8所述的半導體存儲裝置，其中所述控制電路被配置為在斷定出現所述讀出放大器激活信號之后經過預設所述預設延遲時間前，根據列選擇線激活信號的激活使得所述電源電路保持在所述第一狀態而不切換到所述第二狀態，所述列選擇線激活信號用以激活所述DRAM存儲核心電路的列選擇線。
10.如權利要求1所述的半導體存儲裝置，其中所述控制電路被配置為根據列選擇線激活信號使得所述電源電路自所述第二狀態返回所述第一狀態，該列選擇線激活信號用以激活所述DRAM存儲核心電路的列選擇線。
11.如權利要求6所述的半導體存儲裝置，其中所述第一檢測器的電流消耗大于所述第二檢測器的電流消耗，所述第一檢測器的響應速度快于所述第二檢測器的響應速度，并且所述第一檢測器根據用以激活所述電源電路的激活信號而運行。
12.如權利要求11所述的半導體存儲裝置，其中所述第二檢測器持續運行。
13.如權利要求12所述的半導體存儲裝置，其中所述選擇器根據所述激活信號選擇所述第一振蕩信號和所述第二振蕩信號其中之一。
全文摘要
一種具有低電流消耗特性的半導體存儲裝置，包括DRAM存儲核心電路，該存儲核心電路包含字線；電源電路，被配置為第一狀態和第二狀態中擇一的狀態下運行，以生成預定的電源電壓并提供給DRAM存儲核心電路，所述電源電路在第一狀態下消耗的電流大于在第二狀態下消耗的電流；以及控制電路，設置該控制電路以控制所述電源電路，使得所述電源電路在字線激活到字線解除激活期間，從第一狀態切換到第二狀態，隨后再返回第一狀態。
文檔編號G11C11/409GK101075479SQ20071010331
公開日2007年11月21日 申請日期2007年5月18日 優先權日2006年5月18日
發明者奧山好明, 竹內淳, 川久保智廣 申請人:富士通株式會社