用于修復(fù)半導(dǎo)體存儲(chǔ)器的設(shè)備和方法

專利名稱：用于修復(fù)半導(dǎo)體存儲(chǔ)器的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及半導(dǎo)體存儲(chǔ)器，且更明確地說(shuō)，涉及通過(guò)測(cè)試存儲(chǔ)器區(qū)塊且用未 指派的備用存儲(chǔ)器區(qū)塊重新映射失效存儲(chǔ)器區(qū)塊來(lái)動(dòng)態(tài)檢測(cè)和修復(fù)半導(dǎo)體存儲(chǔ)器中的故 障。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器通常包括排列成行和列的許多存儲(chǔ)器單元。每一存儲(chǔ)器單元經(jīng)構(gòu)造以 用于以"1"或"0"位的形式存儲(chǔ)數(shù)字信息。為了將位寫(xiě)入(即，存儲(chǔ))到存儲(chǔ)器單元 中，向半導(dǎo)體存儲(chǔ)器中的尋址電路提供具有識(shí)別所述單元的行("行地址")和列("列地 址")的部分的二進(jìn)制存儲(chǔ)器地址以激活所述單元，且接著向所述單元供應(yīng)所述位。類似 地，為了從存儲(chǔ)器單元讀取(即，檢索)位，再次使用所述單元的存儲(chǔ)器地址來(lái)激活所 述單元，且接著從所述單元輸出所述位。通常在制作半導(dǎo)體存儲(chǔ)器之后對(duì)其進(jìn)行測(cè)試以確定其是否含有任何缺陷存儲(chǔ)器單元 (即，不能可靠地向其寫(xiě)入位或從其讀取位的單元)。 一般來(lái)說(shuō)，當(dāng)發(fā)現(xiàn)半導(dǎo)體存儲(chǔ)器含 有缺陷存儲(chǔ)器單元時(shí)，嘗試通過(guò)用存儲(chǔ)器中的冗余行或列中提供的冗余存儲(chǔ)器單元替代 缺陷存儲(chǔ)器單元來(lái)修復(fù)存儲(chǔ)器。常規(guī)上，當(dāng)使用冗余行來(lái)修復(fù)含有缺陷存儲(chǔ)器單元的半導(dǎo)體存儲(chǔ)器時(shí)，通過(guò)編程芯 片上的非易失性元件(例如， 一群組熔絲、反熔絲或快閃存儲(chǔ)器單元)來(lái)將缺陷單元的 行地址永久存儲(chǔ)(通常以預(yù)解碼形式)在上面制作有半導(dǎo)體存儲(chǔ)器的芯片上。接著，在 半導(dǎo)體存儲(chǔ)器的正常操作期間，如果存儲(chǔ)器的尋址電路接收到包括對(duì)應(yīng)于存儲(chǔ)在芯片上 行地址之行地址的存儲(chǔ)器地址時(shí)，存儲(chǔ)器中的冗余電路致使存取冗余行中的冗余存儲(chǔ)器 單元來(lái)代替所接收存儲(chǔ)器地址所識(shí)別的存儲(chǔ)器單元。由于缺陷單元的行中的每個(gè)存儲(chǔ)器 宇.元具有相同行地址，因而缺陷單元的行中的每個(gè)單元(操作的和缺陷的)均由冗余行 中的冗余存儲(chǔ)器單元替代。類似地，當(dāng)使用冗余列來(lái)修復(fù)半導(dǎo)體存儲(chǔ)器時(shí)，通過(guò)編程芯片上的非易失性元件來(lái) 將缺陷單元的列地址永久存儲(chǔ)(通常以預(yù)解碼形式)在芯片上。接著，在半導(dǎo)體存儲(chǔ)器 的正常操作期間，如果存儲(chǔ)器的尋址電路接收到包括對(duì)應(yīng)于存儲(chǔ)在芯片上列地址之列地8址的存儲(chǔ)器地址時(shí)，存儲(chǔ)器中的冗余電路致使存取冗余列中的冗余存儲(chǔ)器單元來(lái)代替所 接收存儲(chǔ)器地址所識(shí)別的存儲(chǔ)器單元。由于缺陷單元的列中的每個(gè)存儲(chǔ)器單元具有相同 列地址，因而缺陷單元的列中的每個(gè)單元(操作的和缺陷的)均由冗余列中的冗余存儲(chǔ) 器單元替代。上文描述的用于使用冗余行和列來(lái)修復(fù)半導(dǎo)體存儲(chǔ)器的過(guò)程在此項(xiàng)技術(shù)中是眾所周 知的，且在以下美國(guó)專利中以各種形式描述4,459,685; 4,598,388; 4，601，019; 5,031,151; 5,257,229; 5,268,866; 5,270,976; 5,287,310; 5,355,340; 5,396,124; 5,422,850; 5,471,426; 5,502,674; 5,511,028; 5,544,106; 5'572，470; 5,572,471; 5，583，463和6，199,177。第6,125,067 號(hào)和第6,005,813號(hào)美國(guó)專利揭示使用冗余子陣列來(lái)修復(fù)半導(dǎo)體存儲(chǔ)器。利用例如行、列、子行和子列等冗余存儲(chǔ)器元件來(lái)修復(fù)半導(dǎo)體存儲(chǔ)器產(chǎn)生的一個(gè)問(wèn) 題是，通常在制作和測(cè)試過(guò)程的某點(diǎn)處進(jìn)行此類修復(fù)。這通常是通過(guò)編程非易失性元件 (例如，若干群組的熔絲、反熔絲或快閃存儲(chǔ)器單元)重新映射冗余備用存儲(chǔ)器元件以替 代失效存儲(chǔ)器元件來(lái)進(jìn)行的。為了編程這些非易失性元件，通常需要高于正常(例如，操作)的電壓。因此，可 選擇性地施加相對(duì)較高的電壓以"燒斷"熔絲或反熔絲或者編程快閃存儲(chǔ)器單元。此相 對(duì)較高的電壓通常需要將非易失性元件放置在與敏感裝置相距安全距離處，此類極高電 壓和/或電流可永久損壞所述敏感裝置。 一般來(lái)說(shuō)，不會(huì)使用最小特征尺寸來(lái)形成這些非 易失性元件，且因此不會(huì)使得其在展現(xiàn)于連續(xù)代的存儲(chǔ)器單元上時(shí)尺寸減小。隨著存儲(chǔ) 器單元存取時(shí)間增加，用于比較的地址和數(shù)據(jù)值的傳播時(shí)間變得非常重要。因此，將需耍提供一種用于使得非易失性存儲(chǔ)的存儲(chǔ)器修復(fù)信息較迅速可用于存儲(chǔ)器尋址電路以便 降低冗余存儲(chǔ)器修復(fù)區(qū)塊的存儲(chǔ)器存取時(shí)間的方法和系統(tǒng)。發(fā)明內(nèi)容本發(fā)明提供一種用于修復(fù)半導(dǎo)體存儲(chǔ)器的設(shè)備和方法。在本發(fā)明的一個(gè)實(shí)施例中， 一種修復(fù)存儲(chǔ)器裝置上的一序列存儲(chǔ)器單元的方法包括在存儲(chǔ)器裝置上非易失性編程一 群組可編程元件以存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存儲(chǔ)器單元的第一地 址。將指示所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址易失性地存儲(chǔ)作為第一高速緩 存地址。當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，用至少一個(gè)冗余存儲(chǔ)器單 元取代所述至少一個(gè)缺陷存儲(chǔ)器單元。在本發(fā)明的另一實(shí)施例中，提供一種存儲(chǔ)器裝置修復(fù)電路。所述修復(fù)電路包括多個(gè)反熔絲和編程邏輯，所述編程邏輯經(jīng)配置以響應(yīng)于對(duì)應(yīng)于修復(fù)存儲(chǔ)器裝置上的一序列存 儲(chǔ)器單元的編程數(shù)據(jù)而非易失性編程所述多個(gè)反熔絲。所述修復(fù)電路進(jìn)一步包括第一反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存儲(chǔ)器 單元的第一地址，其中所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至少一個(gè)缺陷存 儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高速緩沖存儲(chǔ)器。在本發(fā)明的再一實(shí)施例中，提供一種存儲(chǔ)器裝置。所述存儲(chǔ)器裝置包括第一存儲(chǔ)器 單元陣列和第一冗余單元陣列。修復(fù)電路經(jīng)配置以非易失性存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存儲(chǔ)器單元的第一地址。第一易失性高速緩沖存儲(chǔ)器經(jīng)配置以 存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址的第一高速緩存地址。所 述修復(fù)電路進(jìn)一步經(jīng)配置以將指示所述第一存儲(chǔ)器單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器 單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高速緩沖存儲(chǔ)器。所述存儲(chǔ) 器裝置進(jìn)一步包括匹配電路，其經(jīng)配置以當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地 址時(shí)用來(lái)自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元取代所述第一存儲(chǔ)器單元 陣列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。在本發(fā)明的又一實(shí)施例中，提供一種上面制作有存儲(chǔ)器裝置的半導(dǎo)體襯底。所述半 導(dǎo)體襯底包括存儲(chǔ)器裝置，其包含第一存儲(chǔ)器單元陣列、第一冗余單元陣列和修復(fù)電路， 所述修復(fù)電路經(jīng)配置以非易失性存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存 儲(chǔ)器單元的第一地址。第一易失性高速緩沖存儲(chǔ)器存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址的第一高速緩存地址，且所述修復(fù)電路將指示所述第一存儲(chǔ)器 單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第 一易失性高速緩沖存儲(chǔ)器。當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，匹配電 路用來(lái)自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元來(lái)取代所述第一存儲(chǔ)器單元 陣列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。在本發(fā)明的再一實(shí)施例中，提供一種電子系統(tǒng)。所述電子系統(tǒng)包括輸入裝置、輸出 裝置、存儲(chǔ)器裝置和耦合到所述輸入、輸出和存儲(chǔ)器裝置的處理器裝置，其中所述輸入、 輸出、存儲(chǔ)器和處理器裝置中的至少一者包括存儲(chǔ)器裝置。


在附圖中，說(shuō)明當(dāng)前認(rèn)為是用于執(zhí)行本發(fā)明的最佳模式的事物圖1是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置的方框圖；圖2是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置的存儲(chǔ)器區(qū)塊的方框圖；圖3是根據(jù)本發(fā)明實(shí)施例的修復(fù)邏輯電路的方框圖；圖4是根據(jù)本發(fā)明實(shí)施例的反熔絲邏輯和遠(yuǎn)程反熔絲高速緩沖存儲(chǔ)器的邏輯圖； 圖5是根據(jù)本發(fā)明實(shí)施例配置的反熔絲邏輯的電路圖；圖6是根據(jù)本發(fā)明實(shí)施例的遠(yuǎn)程反熔絲高速緩沖存儲(chǔ)器的高速緩沖存儲(chǔ)器鎖存器的電路圖；圖7說(shuō)明包括根據(jù)本發(fā)明實(shí)施例配置的存儲(chǔ)器裝置的半導(dǎo)體晶片；以及 圖8是根據(jù)本發(fā)明實(shí)施例的包括存儲(chǔ)器裝置的電子系統(tǒng)的方框圖。
具體實(shí)施方式
在以下對(duì)本發(fā)明的詳細(xì)描述中，參看形成本文一部分的附圖，且在附圖中以說(shuō)明方 式展示其中可實(shí)踐本發(fā)明的特定實(shí)施例。所述實(shí)施例希望充分詳細(xì)地描述本發(fā)明各方面以使得所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。在不脫離本發(fā)明范圍的情況下，可利用其 它實(shí)施例且可作出多種改變。不應(yīng)在限制意義上對(duì)待以下詳細(xì)描述，且本發(fā)明的范圍僅 由所附權(quán)利要求書(shū)界定。圖1是根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器裝置的方框圖。存儲(chǔ)器裝置100的各個(gè)方面類似于常規(guī)存儲(chǔ)器裝置，且因而未展示常規(guī)元件以免混淆本發(fā)明。存儲(chǔ)器裝置ioo包括存儲(chǔ)器區(qū)塊ioi，其每一者包括存儲(chǔ)器陣列(圖2)和冗余單元陣列(圖2)，采用所述冗余 單元陣列以替代存儲(chǔ)器陣列中的缺陷存儲(chǔ)器單元。在修復(fù)電路103中通過(guò)編程例如反熔 絲(圖3)等可編程裝置來(lái)完成缺陷存儲(chǔ)器單元到冗余存儲(chǔ)器陣列的重新映射。在本發(fā)明的一個(gè)實(shí)施例中，存儲(chǔ)器裝置100包括集中修復(fù)電路103，其經(jīng)配置以接 收用于確定存儲(chǔ)器陣列內(nèi)的缺陷存儲(chǔ)器單元的先前受管理測(cè)試過(guò)程中所確定的編程數(shù)據(jù) 107。用于確定缺陷存儲(chǔ)器單元的測(cè)試過(guò)程的細(xì)節(jié)是所屬領(lǐng)域的技術(shù)人員已知的且本文不 再作進(jìn)一步論述。修復(fù)電路103包括識(shí)別存儲(chǔ)器裝置100內(nèi)的每一存儲(chǔ)器陣列的缺陷存 儲(chǔ)器單元的位置的經(jīng)存儲(chǔ)或經(jīng)編程信息?？蓪⑿迯?fù)電路103內(nèi)的反熔絲分組以唯一識(shí)別 相應(yīng)存儲(chǔ)器區(qū)塊。在本發(fā)明的示范性實(shí)施例中，存儲(chǔ)器裝置100包括分割成若干個(gè)單獨(dú)區(qū)或存儲(chǔ)器區(qū) 塊101的存儲(chǔ)容量。盡管本說(shuō)明書(shū)展現(xiàn)四個(gè)單獨(dú)存儲(chǔ)器區(qū)塊101A到101D，但這個(gè)數(shù)量 只是說(shuō)明性的且不應(yīng)視為對(duì)本發(fā)明的范圍的限制。與存儲(chǔ)器裝置100內(nèi)的存儲(chǔ)器區(qū)塊101 的分割一致，存儲(chǔ)器區(qū)塊101A到101D的每一者包括反熔絲高速緩沖存儲(chǔ)器131，示范性說(shuō)明為相應(yīng)反熔絲高速緩沖存儲(chǔ)器131A到131D。盡管修復(fù)電路103是可編程裝置且維持存儲(chǔ)器裝置100的存儲(chǔ)器區(qū)塊101A到101D 的每一者的缺陷存儲(chǔ)器裝置的非易失性編程識(shí)別，經(jīng)由相應(yīng)串行數(shù)據(jù)總線133A到133D 向相應(yīng)存儲(chǔ)器區(qū)塊101A到l(HD發(fā)送存儲(chǔ)器區(qū)塊特定的缺陷存儲(chǔ)器單元重新映射信息以 進(jìn)行局部易失性高速緩存。以實(shí)例方式而并非限制方式，存儲(chǔ)器裝置100包括同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置 (SDRAM)。圖1的存儲(chǔ)器裝置包括一個(gè)或一個(gè)以上存儲(chǔ)器區(qū)塊101，如相對(duì)于圖2詳細(xì) 說(shuō)明。圖2是根據(jù)本發(fā)明的存儲(chǔ)器區(qū)塊101的一個(gè)實(shí)施例的方框圖。如圖2所示，存儲(chǔ) 器區(qū)塊101包括存儲(chǔ)器陣列102。存儲(chǔ)器陣列102通常包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM) 裝置，其可進(jìn)一步分段成一個(gè)或一個(gè)以上存儲(chǔ)器庫(kù)。每一存儲(chǔ)器陣列102包括以多個(gè)存 儲(chǔ)單元(說(shuō)明為存儲(chǔ)單元陣列104)和一個(gè)或一個(gè)以上冗余單元(本文說(shuō)明為冗余單元 陣列106)的形式排列成行和列的存儲(chǔ)器單元。行解碼器108和列解碼器110響應(yīng)于地址 總線112 (ADDRESS)上所提供的地址來(lái)存取存儲(chǔ)器陣列102的行和列。輸入/輸出緩沖 器114連接到數(shù)據(jù)總線116 (DATA)以與存儲(chǔ)器陣列102進(jìn)行雙向數(shù)據(jù)通信。存儲(chǔ)器控 制電路118通過(guò)對(duì)控制線120 (CONTROL)上所提供的輸入時(shí)鐘信號(hào)(CLK)和控制信 號(hào)作出響應(yīng)來(lái)控制存儲(chǔ)器區(qū)塊101與外部裝置之間的數(shù)據(jù)通信。控制信號(hào)包括但不限于 芯片選擇(CS*)、行存取選通(RAS*)、列存取選通(CAS*)和寫(xiě)入啟用(WE*)。存儲(chǔ)器區(qū)塊101進(jìn)一步包括讀取/寫(xiě)入電路122，其經(jīng)由多個(gè)數(shù)字線DO到DN連接到 存儲(chǔ)單元且經(jīng)由列選擇線127連接到列解碼器110。讀取/寫(xiě)入電路122還通過(guò)讀取和寫(xiě) 入寄存器(未圖示)連接到輸入/輸出緩沖器114。提供冗余讀取/寫(xiě)入電路124,其經(jīng)由 多個(gè)成對(duì)的冗余數(shù)字線DRO到DRX連接到冗余單元。另外，存儲(chǔ)器區(qū)塊101包括冗余地址匹配電路130，其從地址總線112接收當(dāng)前地址， 且將所述地址與通過(guò)先前測(cè)試存儲(chǔ)器陣列已知含有缺陷存儲(chǔ)器單元的地址進(jìn)行比較。將 識(shí)別缺陷存儲(chǔ)器單元的地址的信息本地存儲(chǔ)或高速緩存在存儲(chǔ)器區(qū)塊101內(nèi)的反熔絲高 速緩沖存儲(chǔ)器131中。在當(dāng)前地址與反熔絲高速緩沖存儲(chǔ)器131內(nèi)所存儲(chǔ)的值匹配發(fā)生 時(shí)，匹配電路130產(chǎn)生指示當(dāng)前地址中的存儲(chǔ)單元列內(nèi)的壞位的匹配信號(hào)。盡管本說(shuō)明 書(shū)識(shí)別列內(nèi)的缺陷存儲(chǔ)器單元和冗余替代，但所屬領(lǐng)域的技術(shù)人員理解行與列和列與行 的互換性，且希望此類互換性涵蓋于本發(fā)明范圍內(nèi)。在讀取操作中，控制電路118解碼線120上的控制信號(hào)與地址總線112上的當(dāng)前地 址的組合以起始讀取操作。列選擇線127中的一者響應(yīng)于地址總線112而激活特定列選擇(Col Sd X)以存取存儲(chǔ)單元陣列104中的一列存儲(chǔ)單元。將存儲(chǔ)單元的所存取數(shù)據(jù) 或位經(jīng)由數(shù)字線D0到DN傳輸?shù)阶x取/寫(xiě)入電路122。同時(shí)，控制電路118激活冗余地址 匹配電路130以將當(dāng)前列地址與反熔絲高速緩沖存儲(chǔ)器131中所識(shí)別的具有壞存儲(chǔ)單元 的經(jīng)編程列地址進(jìn)行比較。如果當(dāng)前列地址與反熔絲高速緩沖存儲(chǔ)器131中所存儲(chǔ)的經(jīng) 編程列地址之間沒(méi)有匹配，那么將存儲(chǔ)單元的數(shù)據(jù)輸出到數(shù)據(jù)讀取寄存器(未圖示)且 隨后輸出到輸入/輸出緩沖器114和數(shù)據(jù)總線116。然而，匹配電路130中所識(shí)別的當(dāng)前列地址之間的匹配指示正存取的列具有壞位。 在此情況下，冗余地址匹配電路130激活冗余列選擇信號(hào)，且將來(lái)自冗余單元陣列106 的冗余單元通過(guò)冗余數(shù)字線DR0到DRX中的一者連接到冗余讀取/寫(xiě)入電路124且接著 連接到讀取/寫(xiě)入電路122以從存儲(chǔ)單元陣列104取代缺陷存儲(chǔ)器單元。將來(lái)自存儲(chǔ)單元 陣列104的非缺陷存儲(chǔ)器單元的或來(lái)自冗余單元陣列106的替代或冗余存儲(chǔ)器單元的數(shù) 據(jù)輸出到數(shù)據(jù)讀取寄存器(未圖示)且隨后輸出到輸入/輸出緩沖器114和數(shù)據(jù)總線116。在寫(xiě)入操作中，以相反路徑將數(shù)據(jù)寫(xiě)入到存儲(chǔ)單元或冗余單元。將數(shù)據(jù)總線116處 的數(shù)據(jù)或位傳輸?shù)捷斎?輸出緩沖器114且接著傳輸?shù)綌?shù)據(jù)寫(xiě)入寄存器(未圖示)。從數(shù) 據(jù)寫(xiě)入寄存器，將數(shù)據(jù)傳輸?shù)阶x取/寫(xiě)入電路122。如果在當(dāng)前列地址與反熔絲高速緩沖 存儲(chǔ)器131中所存儲(chǔ)的編程地址之間沒(méi)有匹配，那么將數(shù)據(jù)傳輸?shù)綌?shù)字線D0到DN且傳 輸?shù)酱鎯?chǔ)單元陣列104中。然而，匹配電路130中所識(shí)別的當(dāng)前列地址之間的匹配指示正存取的列具有壞位。 在此情況下，冗余地址匹配電路130激活冗余列選擇信號(hào)，且將來(lái)自冗余單元陣列106 的冗余單元通過(guò)冗余數(shù)字線DR0到DRX中的一者連接到冗余讀取/寫(xiě)入電路124且接著 連接到讀取/寫(xiě)入電路122以從存儲(chǔ)單元陣列104取代缺陷存儲(chǔ)器單元。隨后將位寫(xiě)入到 冗余單元或冗余單元陣列106的一者中。圖3說(shuō)明根據(jù)本發(fā)明實(shí)施例的缺陷存儲(chǔ)器單元修復(fù)電路和方法。本發(fā)明的各種實(shí)施 例針對(duì)于通過(guò)使用冗余存儲(chǔ)器單元來(lái)修復(fù)缺陷存儲(chǔ)器陣列。所述修復(fù)方法通過(guò)測(cè)試存儲(chǔ) 器裝置的各種存儲(chǔ)器陣列且識(shí)別缺陷存儲(chǔ)器單元來(lái)修復(fù)存儲(chǔ)器裝置的一序列存儲(chǔ)器單 元。存儲(chǔ)器裝置包括非易失性可編程元件，其能夠存儲(chǔ)地址或可用于識(shí)別缺陷存儲(chǔ)器單 元的地址的其它指示符。在一個(gè)實(shí)施例中，可編程元件經(jīng)配置為反熔絲，其具體制作和 功能是所屬領(lǐng)域的技術(shù)人員已知的。修復(fù)方法利用修復(fù)電路103來(lái)接收、保持識(shí)別缺陷存儲(chǔ)器單元的信息并使得各種存 儲(chǔ)器區(qū)塊可利用所述信息。在本發(fā)明的一個(gè)實(shí)施例中，修復(fù)電路103共同定位且可甚至在中心定位。眾所周知，技術(shù)進(jìn)步使得減小了存儲(chǔ)器單元尺寸和基本支持電路(例如， 讀出放大器)的尺寸，而且降低了操作電壓和電流。另外，技術(shù)進(jìn)步使得減小了存儲(chǔ)器 區(qū)塊的各種元件的尺寸。然而，還眾所周知，編程例如反熔絲等可編程元件需要使用較 大電壓和/或電流來(lái)有效改變存儲(chǔ)元件，從而致使存儲(chǔ)元件保持編程狀態(tài)。盡管可編程元 件還可在技術(shù)上發(fā)展到需要降低的電壓/或電流的較小尺寸，但在敏感存儲(chǔ)器區(qū)塊組件附 近設(shè)置較高電位是不理想的。參看圖3，修復(fù)電路103包括一個(gè)或一個(gè)以上反熔絲邏輯區(qū)塊109，其每一者含有一 個(gè)或一個(gè)以上可編程元件(本文描述為反熔絲)。為了編程所述可編程元件，編程反熔絲 邏輯105接收識(shí)別缺陷存儲(chǔ)器單元的地址的編程數(shù)據(jù)107。編程反熔絲邏輯105耦合到 反熔絲邏輯區(qū)塊109且將缺陷存儲(chǔ)器單元地址編程到相應(yīng)可編程元件中。編程反熔絲邏 輯105可被配置為串行加載并行輸出寄存器，其耦合到相應(yīng)反熔絲邏輯區(qū)塊109中的每 一者。本發(fā)明的缺陷存儲(chǔ)器單元修復(fù)方法進(jìn)一步包括將每一反熔絲邏輯區(qū)塊的反熔絲數(shù)據(jù) 分配或傳輸?shù)较鄳?yīng)存儲(chǔ)器區(qū)塊和所述數(shù)據(jù)被施加至的相應(yīng)存儲(chǔ)器陣列。因此，每一反熔 絲邏輯區(qū)塊109借助于串行數(shù)據(jù)總線133耦合到相應(yīng)反熔絲高速緩沖存儲(chǔ)器131，其中 在一個(gè)實(shí)施例中根據(jù)時(shí)鐘1八和/或時(shí)鐘_2 111B來(lái)同時(shí)傳送相應(yīng)反熔絲數(shù)據(jù)。根據(jù)圖3的 示范性說(shuō)明，示范性數(shù)量的四個(gè)反熔絲邏輯區(qū)塊109A到109D被說(shuō)明為經(jīng)由相應(yīng)串行數(shù) 據(jù)總線133A到133D耦合到反熔絲高速緩沖存儲(chǔ)器131A到131D。應(yīng)了解，存在有效利用存儲(chǔ)器裝置上的可用區(qū)域的強(qiáng)大誘因。因此，本發(fā)明的一個(gè) 實(shí)施例將串行數(shù)據(jù)總線133實(shí)施為串行分配線，其中存儲(chǔ)在每一反熔絲邏輯區(qū)塊中的反 熔絲數(shù)據(jù)從并行存儲(chǔ)格式轉(zhuǎn)換為串行輸出格式。非易失性駐存在修復(fù)電路103中的反熔 絲數(shù)據(jù)的分配可在存儲(chǔ)器裝置的啟動(dòng)階段期間(例如在對(duì)存儲(chǔ)器裝置通電之后)分配給 相應(yīng)易失性反熔絲高速緩沖存儲(chǔ)器131。圖4說(shuō)明根據(jù)本發(fā)明實(shí)施例的反熔絲邏輯區(qū)塊和反熔絲高速緩沖存儲(chǔ)器的方框圖。 經(jīng)由編程反熔絲邏輯105 (圖3)的至少一部分105'的編程接口 119-1到119-X來(lái)非易失 性編程所述反熔絲邏輯區(qū)塊109中的每一者。所屬領(lǐng)域的技術(shù)人員了解到，與在存儲(chǔ)器 裝置的常規(guī)數(shù)據(jù)存儲(chǔ)和檢索功能期間所利用的電壓和/或電流相比，編程例如反熔絲等可 編程元件利用大得多的電壓和/或電流。因此，反熔絲113-1到113-X可通常被設(shè)置在最大限度減小且防止較大電壓和/或較 大電流對(duì)存儲(chǔ)器裝置的常規(guī)存儲(chǔ)器元件的有害影響的位置處。因此，本發(fā)明的反熔絲區(qū)塊邏輯區(qū)塊109包括配置有用于非易失性存儲(chǔ)相應(yīng)邏輯狀態(tài)和從存儲(chǔ)元件檢索相應(yīng)邏輯 狀態(tài)的電路和邏輯的反熔絲113。反熔絲113進(jìn)一步經(jīng)配置以檢索邏輯狀態(tài)并根據(jù)并行到 串行傳輸方法來(lái)傳達(dá)它們。具體地說(shuō)，時(shí)鐘1即111同步地對(duì)反熔絲113-1到113-N的 每一者計(jì)時(shí)，直到存儲(chǔ)在反熔絲邏輯區(qū)塊109中的邏輯狀態(tài)的每一者經(jīng)由串行數(shù)據(jù)總線 133從反熔絲邏輯區(qū)塊109串行傳送到相應(yīng)反熔絲高速緩沖存儲(chǔ)器131為止。反熔絲高速緩沖存儲(chǔ)器131經(jīng)配置以在通常鄰近于每一存儲(chǔ)器陣列的匹配電路130 且可由所述匹配電路130存取的位置中提供所存儲(chǔ)值的本地高速緩存。由于反熔絲高速 緩沖存儲(chǔ)器X 131不需要容納高反熔絲編程電壓和/或電流，因而反熔絲高速緩沖存儲(chǔ)器 131可實(shí)施為區(qū)域尺寸制作成類似于周?chē)鎯?chǔ)器區(qū)塊101組件的區(qū)域尺寸的存儲(chǔ)器存儲(chǔ) 元件。另外，由于反熔絲高速緩沖存儲(chǔ)器131包括具有周?chē)鎯?chǔ)器區(qū)塊電路的特征大小 和尺寸的電路和邏輯元件，因而反熔絲高速緩沖存儲(chǔ)器131還可經(jīng)受工藝特征大小減小 和與相關(guān)存儲(chǔ)器單元陣列的集成。本發(fā)明的反熔絲高速緩沖存儲(chǔ)器131可經(jīng)配置以包括設(shè)置為cashe latch—1到cashe latch一N的一連串存儲(chǔ)元件。在圖4的具體說(shuō)明中，展示任意數(shù)量的5個(gè)latches—X且其 對(duì)應(yīng)于相應(yīng)數(shù)量的反熔絲113。不應(yīng)將此類說(shuō)明的數(shù)量視為限制性的。繼續(xù)參看圖4，高 速緩沖存儲(chǔ)器鎖存器115-1到高速緩沖存儲(chǔ)器鎖存器115-5經(jīng)配置以串行加載有經(jīng)由串行 數(shù)據(jù)總線133從非易失性反熔絲邏輯區(qū)塊109接收的反熔絲數(shù)據(jù)。在一個(gè)實(shí)施例中，反 熔絲數(shù)據(jù)由時(shí)鐘2即117串行加載，所述時(shí)鐘2即117將反熔絲數(shù)據(jù)依序輸出到相應(yīng)鎖 存器。 一旦將反熔絲數(shù)據(jù)高速緩存在反熔絲高速緩沖存儲(chǔ)器131的相應(yīng)高速緩沖存儲(chǔ)器 鎖存器115中，所述數(shù)據(jù)便可經(jīng)由高速緩沖存儲(chǔ)器鎖存器輸出125-1到125-5而對(duì)匹配電 路130可用以進(jìn)行地址比較。圖5說(shuō)明根據(jù)本發(fā)明實(shí)施例的反熔絲。如所陳述的，反熔絲113經(jīng)配置以進(jìn)行編程 從而非易失性保持對(duì)應(yīng)于所檢測(cè)缺陷存儲(chǔ)器單元的地址的一部分的經(jīng)編程狀態(tài)。另外， 反熔絲113進(jìn)一步經(jīng)配置以將所存儲(chǔ)邏輯狀態(tài)加載到串行總線上且沿著所述串行總線通 過(guò)反熔絲113串行傳送所述數(shù)據(jù)的其它階段。具體地說(shuō)，反熔絲113包括反熔絲存儲(chǔ)元 件200,其通過(guò)來(lái)自編程反熔絲邏輯部分105'的編程信號(hào)119來(lái)非易失性編程。以實(shí)例方 式而并非限制方式，反熔絲存儲(chǔ)元件200經(jīng)說(shuō)明為反熔絲電容器，但可經(jīng)配置為任何數(shù) 目的可編程裝置，如所屬領(lǐng)域的技術(shù)人員已知的。一旦被非易失性編程，在(例如)存儲(chǔ)器裝置通電狀態(tài)時(shí)，加載信號(hào)202便將反熔 絲存儲(chǔ)元件200的阻抗切換到串行信號(hào)線121上，在一個(gè)實(shí)施例中，所述串行信號(hào)線121由預(yù)充電裝置204上拉。串行信號(hào)線121的所得邏輯電平輸入到第一鎖存器206且由時(shí) 鐘1計(jì)時(shí)以通過(guò)第一通門(mén)210而到達(dá)第二鎖存器208。 一旦反熔絲存儲(chǔ)元件200的邏輯值 "俘獲"在第一通門(mén)210與第二通門(mén)212之間，加載信號(hào)202便將反熔絲存儲(chǔ)元件200的 阻抗與串行信號(hào)線121斷開(kāi)，以允許先前反熔絲(N-l) 113的邏輯電平在時(shí)鐘1的另一 階段上串行傳播通過(guò)第一鎖存器206。時(shí)鐘1的后續(xù)階段還提升第二鎖存器208處保持的 邏輯電平以傳遞到后續(xù)反熔絲(N+l) 113。時(shí)鐘1循環(huán)用于將每一反熔絲數(shù)據(jù)依序傳輸 通過(guò)反熔絲邏輯區(qū)塊109 (圖4)所必需的次數(shù)。圖6說(shuō)明根據(jù)本發(fā)明實(shí)施例的高速緩沖存儲(chǔ)器鎖存器。如所陳述的，高速緩沖存儲(chǔ) 器鎖存器115經(jīng)配置以易失性保持對(duì)應(yīng)于所檢測(cè)缺陷存儲(chǔ)器單元的地址的一部分的編程 狀態(tài)。另外，高速緩沖存儲(chǔ)器鎖存器115進(jìn)一步經(jīng)配置以從串行總線接收所存儲(chǔ)的邏輯 狀態(tài)且沿著高速緩沖存儲(chǔ)器鎖存器的連續(xù)串行階段將反熔絲數(shù)據(jù)串行傳送通過(guò)高速緩沖 存儲(chǔ)器鎖存器115。具體地說(shuō)，高速緩沖存儲(chǔ)器鎖存器115包括第一鎖存器220，其用于從串行信號(hào)線 135接收反熔絲數(shù)據(jù)。串行信號(hào)線135的所得邏輯電平輸入到第一鎖存器220且由時(shí)鐘2 計(jì)時(shí)以通過(guò)第一通門(mén)224而到達(dá)第二鎖存器222。 一旦反熔絲數(shù)據(jù)的邏輯電平"俘獲" 在第一通門(mén)224與第二通門(mén)226之間，便保持所述邏輯電平并將其在高速緩沖存儲(chǔ)器鎖 存器輸出125上輸出作為反熔絲高速緩沖存儲(chǔ)器數(shù)據(jù)，或如果整個(gè)串行序列的反熔絲數(shù) 據(jù)尚未完全加載到反熔絲高速緩沖存儲(chǔ)器131 (圖4)中，那么在時(shí)鐘2的后續(xù)階段上將 邏輯電平轉(zhuǎn)發(fā)到高速緩沖存儲(chǔ)器鎖存器(N+l) 115的后續(xù)者。時(shí)鐘2循環(huán)用于將每一反 熔絲數(shù)據(jù)依序傳輸通過(guò)反熔絲高速緩沖存儲(chǔ)器131 (圖4)所必需的次數(shù)。 一旦將整個(gè)序 列的反熔絲數(shù)據(jù)加載到反熔絲高速緩沖存儲(chǔ)器131的高速緩沖存儲(chǔ)器鎖存器115-1到 115-5，計(jì)時(shí)便停止且匹配電路130便可經(jīng)由高速緩沖存儲(chǔ)器鎖存器輸出125-1到125-5 得到反熔絲數(shù)據(jù)。如圖7所示，如上文所述的存儲(chǔ)器裝置100制作在半導(dǎo)體晶片250上。應(yīng)了解，存 儲(chǔ)器裝置IOO還可制作在各種各樣的其它半導(dǎo)體襯底上。存儲(chǔ)器裝置IOO進(jìn)一步包括至 少一個(gè)存儲(chǔ)器區(qū)塊101和修復(fù)電路103，如上文描述。如圖8所示，電子系統(tǒng)260包括輸入裝置262、輸出裝置264、處理器裝置266和存 儲(chǔ)器裝置268，所述存儲(chǔ)器裝置268并入有存儲(chǔ)器裝置100，如參看本發(fā)明的一個(gè)或一個(gè) 以上實(shí)施例描述的。而且，應(yīng)注意，存儲(chǔ)器裝置IOO可并入到輸入、輸出和處理器裝置 262、 264和266中的任一者中。雖然已經(jīng)參看特定實(shí)施例描述了本發(fā)明，但本發(fā)明不限于這些描述的實(shí)施例。而是， 本發(fā)明僅由所附權(quán)利要求書(shū)限制，所述權(quán)利要求書(shū)在其范圍內(nèi)包括所有根據(jù)所描述的本 發(fā)明原理進(jìn)行操作的等效裝置或方法。
權(quán)利要求
1. 一種修復(fù)存儲(chǔ)器裝置上的一存儲(chǔ)器單元序列的方法，其包含在存儲(chǔ)器裝置上非易失性編程一可編程元件群組以存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存儲(chǔ)器單元的第一地址；易失性存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址的第一高速緩存地址；以及當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，用至少一個(gè)冗余存儲(chǔ)器單元取代所述至少一個(gè)缺陷存儲(chǔ)器單元。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述非易失性編程包括編程反熔絲以存儲(chǔ)指示所 述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址。
3. 根據(jù)權(quán)利要求1所述的方法，其中易失性存儲(chǔ)第一高速緩存地址包括將指示所述至 少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高 速緩沖存儲(chǔ)器。
4. 根據(jù)權(quán)利要求3所述的方法，其中分配所述第一地址進(jìn)一步包括將所述第一地址串 行轉(zhuǎn)發(fā)到所述第一易失性高速緩沖存儲(chǔ)器。
5. 根據(jù)權(quán)利要求l所述的方法，其進(jìn)一步包含在所述存儲(chǔ)器裝置上非易失性編程所述可編程元件群組以存儲(chǔ)指示第二存儲(chǔ)器 單元陣列中的至少另一缺陷存儲(chǔ)器單元的第二地址；易失性存儲(chǔ)對(duì)應(yīng)于指示所述至少另一缺陷存儲(chǔ)器單元的所述第二地址的第二高 速緩存地址；以及當(dāng)?shù)诙鎯?chǔ)器存取對(duì)應(yīng)于所述第二高速緩存地址時(shí)，用至少另一冗余存儲(chǔ)器單元 取代所述至少另一缺陷存儲(chǔ)器單元。
6. 根據(jù)權(quán)利要求5所述的方法，其中存儲(chǔ)所述第一高速緩存地址和存儲(chǔ)所述第二高速 緩存地址包含將所述第一和第二高速緩存地址存儲(chǔ)在所述第一和第二存儲(chǔ)器單元陣列的各自附近處。
7. 根據(jù)權(quán)利要求1所述的方法，其中易失性存儲(chǔ)所述第一高速緩存地址在所述存儲(chǔ)器 裝置啟動(dòng)期間發(fā)生。
8. 根據(jù)權(quán)利要求5所述的方法，其進(jìn)一步包含中心非易失性存儲(chǔ)所述第一和第二地址；以及 空間易失性存儲(chǔ)所述第一和第二高速緩存地址。
9. 一種存儲(chǔ)器裝置修復(fù)電路，其包含多個(gè)反熔絲；編程邏輯，其經(jīng)配置以響應(yīng)于對(duì)應(yīng)于修復(fù)存儲(chǔ)器裝置上的一存儲(chǔ)器單元序列的編 程數(shù)據(jù)而非易失性編程所述多個(gè)反熔絲；以及第一反烙絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一 個(gè)缺陷存儲(chǔ)器單元的第一地址，所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高 速緩沖存儲(chǔ)器。
10. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置修復(fù)電路，其中所述第一反熔絲邏輯進(jìn)一步包括 并行到串行電路，其經(jīng)配置以將所述第一地址串行分配給所述第一易失性高速緩沖 存儲(chǔ)器。
11. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置修復(fù)電路，其進(jìn)一步包含第二反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第二存儲(chǔ)器單元陣列中的至少另 一缺陷存儲(chǔ)器單元的第二地址，所述第二反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少另一缺陷存儲(chǔ)器單元的所述第二地址分配給所述存儲(chǔ)器裝置上的第二易失性高 速緩沖存儲(chǔ)器。
12. 根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置修復(fù)電路，其中所述第一和第二反熔絲邏輯經(jīng)配 置以分別將所述第一和第二地址分配給所述第一和第二存儲(chǔ)器單元陣列的各自附 近處的所述第一和第二易失性高速緩沖存儲(chǔ)器。
13. 根據(jù)權(quán)利要求9所述的存儲(chǔ)器裝置修復(fù)電路，其中所述第一反熔絲邏輯進(jìn)一步經(jīng)配 置以在所述存儲(chǔ)器裝置啟動(dòng)期間將所述第一地址分配給所述第一易失性高速緩沖 存儲(chǔ)器。
14. 根據(jù)權(quán)利要求11所述的存儲(chǔ)器裝置修復(fù)電路，其中所述第一和第二反熔絲邏輯經(jīng)中 心設(shè)置且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖 存儲(chǔ)器。
15. —種存儲(chǔ)器裝置，其包含第一存儲(chǔ)器單元陣列和第一冗余單元陣列；修復(fù)電路，其經(jīng)配置以非易失性存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè) 缺陷存儲(chǔ)器單元的第一地址；第一易失性高速緩沖存儲(chǔ)器，其經(jīng)配置以存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ) 器單元的所述第一地址的第一高速緩存地址，所述修復(fù)電路進(jìn)一步經(jīng)配置以將指示 所述第一存儲(chǔ)器單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的所述第一易失性高速緩沖存儲(chǔ)器；以及匹配電路，其經(jīng)配置以當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，用來(lái) 自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元取代所述第一存儲(chǔ)器單元陣 列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。
16. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器裝置，其中所述修復(fù)電路包括多個(gè)反熔絲；編程邏輯，其經(jīng)配置以響應(yīng)于對(duì)應(yīng)于修復(fù)存儲(chǔ)器裝置上的一存儲(chǔ)器單元序列的編 程數(shù)據(jù)而非易失性編程所述多個(gè)反熔絲；以及第一反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一 個(gè)缺陷存儲(chǔ)器單元的第一地址，所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高 速緩沖存儲(chǔ)器。
17. 根據(jù)權(quán)利要求16所述的存儲(chǔ)器裝置，其中所述第一反熔絲邏輯進(jìn)一步包括并行到 串行電路，其經(jīng)配置以將所述第一地址串行分配給所述第一易失性高速緩沖存儲(chǔ)器。
18. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器裝置，其進(jìn)一步包含第二反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第二存儲(chǔ)器單元陣列中的至少另 一缺陷存儲(chǔ)器單元的第二地址，所述第二反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少另一缺陷存儲(chǔ)器單元的所述第二地址分配給所述存儲(chǔ)器裝置上的第二易失性高 速緩沖存儲(chǔ)器。
19. 根據(jù)權(quán)利要求18所述的存儲(chǔ)器裝置，其中所述第一和第二反熔絲邏輯經(jīng)配置以分 別將所述第一和第二地址分配給所述第一和第二存儲(chǔ)器單元陣列的各自附近處的 所述第一和第二易失性高速緩沖存儲(chǔ)器。
20. 根據(jù)權(quán)利要求16所述的存儲(chǔ)器裝置，其中所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以在 所述存儲(chǔ)器裝置啟動(dòng)期間將所述第一地址分配給所述第一易失性高速緩沖存儲(chǔ)器。
21. 根據(jù)權(quán)利要求18所述的存儲(chǔ)器裝置，其中所述第一和第二反熔絲邏輯經(jīng)中心設(shè)置 且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖存儲(chǔ)器。
22. —種上面制作有半導(dǎo)體存儲(chǔ)器裝置的半導(dǎo)體襯底，所述半導(dǎo)體存儲(chǔ)器裝置包含第一存儲(chǔ)器單元陣列和第一冗余單元陣列；修復(fù)電路，其經(jīng)配置以非易失性存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè) 缺陷存儲(chǔ)器單元的第一地址；第一易失性高速緩沖存儲(chǔ)器，其經(jīng)配置以存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ) 器單元的所述第一地址的第一高速緩存地址，所述修復(fù)電路進(jìn)一步經(jīng)配置以將指示所述第一存儲(chǔ)器單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給 所述存儲(chǔ)器裝置上的所述第一易失性高速緩沖存儲(chǔ)器；以及匹配電路，其經(jīng)配置以當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，用來(lái)自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元來(lái)取代所述第一存儲(chǔ)器單元 陣列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。
23. 根據(jù)權(quán)利要求22所述的半導(dǎo)體襯底，其中所述修復(fù)電路包括多個(gè)反熔絲；編程邏輯，其經(jīng)配置以響應(yīng)于對(duì)應(yīng)于修復(fù)存儲(chǔ)器裝置上的一存儲(chǔ)器單元序列的編 程數(shù)據(jù)而非易失性編程所述多個(gè)反熔絲；以及第一反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第一存儲(chǔ)器單元陣列中的至少一 個(gè)缺陷存儲(chǔ)器單元的第一地址，所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述存儲(chǔ)器裝置上的第一易失性高 速緩沖存儲(chǔ)器。
24. 根據(jù)權(quán)利要求22所述的半導(dǎo)體襯底，其中所述第一反熔絲邏輯進(jìn)一步包括并行到 串行電路，其經(jīng)配置以將所述第一地址串行分配給所述第一易失性高速緩沖存儲(chǔ) 器。
25. 根據(jù)權(quán)利要求22所述的半導(dǎo)體襯底，其進(jìn)一步包含第二反熔絲邏輯，其經(jīng)配置以非易失性存儲(chǔ)指示第二存儲(chǔ)器單元陣列中的至少另 一缺陷存儲(chǔ)器單元的第二地址，所述第二反熔絲邏輯進(jìn)一步經(jīng)配置以將指示所述至 少另一缺陷存儲(chǔ)器單元的所述第二地址分配給所述存儲(chǔ)器裝置上的第二易失性高 速緩沖存儲(chǔ)器。
26. 根據(jù)權(quán)利要求24所述的半導(dǎo)體襯底，其中所述第一和第二反熔絲邏輯經(jīng)配置以分 別將所述第一和第二地址分配給所述第一和第二存儲(chǔ)器單元陣列的各自附近處的 所述第一和第二易失性高速緩沖存儲(chǔ)器。
27. 根據(jù)權(quán)利要求22所述的半導(dǎo)體襯底，其中所述第一反熔絲邏輯進(jìn)一步經(jīng)配置以在 所述存儲(chǔ)器裝置啟動(dòng)期間將所述第一地址分配給所述第一易失性高速緩沖存儲(chǔ)器。
28. 根據(jù)權(quán)利要求24所述的半導(dǎo)體襯底，其中所述第一和第二反熔絲邏輯經(jīng)中心設(shè)置 且所述第一和第二地址在空間上被分配給所述第一和第二易失性高速緩沖存儲(chǔ)器。
29. —種電子系統(tǒng)，其包含輸入裝置、輸出裝置、存儲(chǔ)器裝置和耦合到所述輸入、輸出 和存儲(chǔ)器裝置的處理器裝置，所述輸入、輸出、存儲(chǔ)器和處理器裝置中的至少一者 包括存儲(chǔ)器裝置，所述存儲(chǔ)器裝置包含第一存儲(chǔ)器單元陣列和第一冗余單元陣列；修復(fù)電路，其經(jīng)配置以非易失性存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè) 缺陷存儲(chǔ)器單元的第一地址；第一易失性高速緩沖存儲(chǔ)器，其經(jīng)配置以存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ) 器單元的所述第一地址的第一高速緩存地址，所述修復(fù)電路進(jìn)一步經(jīng)配置以將指示 所述第一存儲(chǔ)器單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給 所述存儲(chǔ)器裝置上的所述第一易失性高速緩沖存儲(chǔ)器；以及匹配電路，其經(jīng)配置以當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，用來(lái)自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元取代所述第一存儲(chǔ)器單元陣 列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。
全文摘要
本發(fā)明提供一種用于修復(fù)半導(dǎo)體存儲(chǔ)器裝置的設(shè)備和方法，其包括第一存儲(chǔ)器單元陣列、第一冗余單元陣列和修復(fù)電路，所述修復(fù)電路經(jīng)配置以非易失性地存儲(chǔ)指示所述第一存儲(chǔ)器單元陣列中的至少一個(gè)缺陷存儲(chǔ)器單元的第一地址。第一易失性高速緩沖存儲(chǔ)器存儲(chǔ)對(duì)應(yīng)于指示所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址的第一高速緩存地址。所述修復(fù)電路將指示所述第一存儲(chǔ)器單元陣列的所述至少一個(gè)缺陷存儲(chǔ)器單元的所述第一地址分配給所述第一易失性高速緩沖存儲(chǔ)器。當(dāng)?shù)谝淮鎯?chǔ)器存取對(duì)應(yīng)于所述第一高速緩存地址時(shí)，匹配電路用來(lái)自所述第一冗余單元陣列的至少一個(gè)冗余存儲(chǔ)器單元來(lái)取代所述第一存儲(chǔ)器單元陣列中的所述至少一個(gè)缺陷存儲(chǔ)器單元。
文檔編號(hào)G11C29/00GK101253576SQ200680032046
公開(kāi)日2008年8月27日 申請(qǐng)日期2006年6月14日 優(yōu)先權(quán)日2005年6月29日
發(fā)明者克里斯·G·馬丁, 布倫特·基斯, 特洛伊·A·曼寧 申請(qǐng)人:美光科技公司