氮化儲存記憶單元的多級操作的制作方法

專利名稱：氮化儲存記憶單元的多級操作的制作方法
技術領域：
本發明是有關于一種氮化儲存記憶單元的多級操作(Multi-level operation in nitride storage memory cell)的方法與系統。
背景技術：
一般而言，使快閃記憶單元具有高密度的方式有二種。其中一種方式是， 例如在堆棧柵極閃存中，主要以電路設計的考量來達到多級操作與控制。其中 另一種方式是，例如在氮化硅只讀存儲器(NROM)、硅-氧化硅-氮化硅-氧化硅-硅(SONOS)存儲器與雙金屬-氧化硅-氮化硅-氧化硅-半導體(TwinMONOS)存儲 器等組件中，使用氮化硅儲存材料以在記憶單元中儲存多級狀態。
圖1是繪示現有氮化硅只讀記憶單元的剖面示意圖。此氮化硅只讀記憶單 元包括一 p型基底150以及一控制柵極180,其中在p型基底150中已形成有 n+型的源極區160與n+型的漏極區170。氮化硅層182配置于二氧化硅層184、 186之間。溝道188形成于氧化硅層184下方，且形成于源極區160與漏極區 170之間。此氮化硅只讀記憶單元可程序化以儲存實際上分離的二位192、 194。
氮化硅只讀記憶單元是利用溝道熱載子注入法(Channel Hot Electron (CHE) Injection)在溝道188中產生熱電子來進行程序化，其中一些熱電子可獲得足夠的 能量以穿過氧化硅層184，而阻陷(trap)在氮化硅層182中。利用替換源極端與 漏極端的作用，可將阻陷電荷移動至靠近源極區160側或漏極區170側的氮化 硅層182中。其中，靠近源極區160側的局部阻陷電荷表示為位192,而靠近漏 極區170側的局部膽陷電荷表示為位194。因此，氮化儲存記憶單元，例如氮化 硅只讀記憶單元，能夠具有一記憶單元儲存二位(2 bit/cell)的密度。
此外，近年來，在儲存組件的氮化硅層中，每一個儲存位置的多級儲存的
結構與技術方面有很大的發展，所發展的儲存組件具有氧化硅-氮化硅-氧化硅
(ONO)結構，其可例如是上述所提及的氮化硅只讀存儲器、硅-氧化硅-氮化硅-氧化硅-硅與雙金屬-氧化硅-氮化硅-氧化硅-半導體等組件其中之一 。
在現有每一個記憶單元儲存一位(l bit/cell)的閃存組件中，為了讀取儲存于 組件中的數據，可感測及傳送存在或不存在的電流為"l"和"0"以代表所儲存的 數據。多級記憶單元組件的數據讀取需利用感測電流的流量或確切的臨界電壓 范圍來進行，而無法僅利用偵測電流存在與否即可進行。每一個確切的臨界電 壓范圍代表一個程序化狀態。舉例來說，在每一個記憶單元儲存二位的記憶單 元中，第一臨界電壓范圍包含電壓小于3.0伏特，其代表程序化狀態OO(或程序 化準位O);第二臨界電壓范圍包含電壓為3.25伏特至3.75伏特之間，其代表程 序化狀態Ol(或程序化準位1);第三臨界電壓范圍包含電壓為4.25伏特至4.75 伏特之間，其代表程序化狀態10(或程序化準位2);第四臨界電壓范圍包含電壓 大于5.0伏特，其代表程序化狀態ll(或程序化準位3)。

發明內容
在本發明的實施例中，揭示了 一種多級氮化儲存記憶單元的程序化方法， 其適于儲存對應多個不同臨界電壓準位的不同的程序化狀態。此方法包括，提 供一可變電阻，以提供多個不同電阻值。而且，將氮化儲存記憶單元的一漏極 端與所選定的電阻值的其中之一連接，而每一電阻值對應這些臨界電壓準位的 其中之一。并且，通過所選定的電阻值的其中之一來施加一程序化電壓至氮化 儲存記憶單元的漏極端，程序化氮化儲存記憶單元，以儲存相對應臨界電壓準 位其中之一 的 一種程序化狀態。
在本發明的另一實施例中，揭示了一種多級快閃存儲元件。此多級快閃存 儲元件包括一氮化儲存記憶單元，以及可提供多個不同電阻值的一可變電阻。 其中，氮化儲存記憶單元的漏極端與所選定的電阻值的其中之一連接，而每一 電阻值對應臨界電壓準位的其中之一 ，且可變電阻可用于使一程序化電壓耦接
至氮化儲存記憶單元的漏極端。
為讓本發明的上述和其它目的、特征和優點能更明顯易懂，下文特舉較佳 實施例，并配合所附圖式，作詳細說明如下。


圖1是繪示現有氮化硅只讀記憶單元的剖面示意圖。
圖2是依照本發明一實施例所繪示的TwinMONOS記憶單元的多級操作的 結構的示意圖。
阻效應對TwinMONOS記憶單元的臨界電壓的不同的關系圖。
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效應在TwinMONOS記憶單元的臨界電壓范圍的不同的關系圖。
圖4A是繪示在進行讀取操作時源極端電阻效應與漏極端電阻效應在 TwinMONOS記憶單元的臨界電壓的不同的關系圖。
圖4B是繪示在進行讀取操作時源極端電阻效應與漏極端電阻效應在 TwinMONOS記憶單元的臨界電壓范圍的不同的關系圖。
圖5A是繪示以一外加的電阻連接至TwinMONOS記憶單元的漏極端的讀 取電流與程序化時間的關系圖。
圖5B是繪示程序化時以一外加的電阻連接至TwinMONOS記憶單元的漏極 端的程序化臨界電壓范圍與程序化時間的關系圖。
圖6A是繪示在抹除操作時以一外加的電阻連接至TwinMONOS記憶單元 的漏極端的讀取電流與抹除時間的關系圖。
圖6B是繪示程序化時以一外加的電阻連接至TwinMONOS記憶單元的漏極 端的程序化臨界電壓與抹除時間的關系圖。
圖7是繪示TwinMONOS記憶單元的多級臨界電壓操作的程序化臨界電壓 分布的關系圖。
圖8是繪示讀取過程中的結構的示意圖。 附圖標號
150、 205: p型基底 160、 210:源極區 170、 220:漏極區 180、 240、 250:控制柵極 182:氮化硅層 184、 186:氧化硅層 188:溝道 190、 194:位 200、 800:結構
202:雙金屬-氧化硅-氮化硅-氧化硅-半導體記憶單元 230:字符柵極
252、 256、 258、 262:氧化層 254、 260:氮化層 270、 810:可變電阻
272、 274、 276、 812、 814、 816:電阻器 278、 820:多任務器
310、 320、 330、 340、 350、 360、 370、 380、 410、 420、 430、 440、 450、 460、 510、 520、 530、 540、 550、 560、 570、 580、 610、 620、 630、 640、 650、 660、 670、 680:曲線
710、 720、 730、 740:臨界電壓范圍
818:直接連結
具體實施例方式
圖2是依照本發明一實施例所繪示的一雙金屬-氧化硅-氮化硅-氧化硅-半導
體(TwinMONOS)記憶單元202的多級操作的結構200的示意圖。TwinMONOS 記憶單元202包括已形成有n+型的源極區210與n+型的漏極區220的一 p型基 底205、字符柵極230，以及分別部分重疊源極區210與漏極區220的控制柵極 240、 250。其中，控制柵極240配置于源極區210與字符柵極230之間，而控 制柵極250配置于漏極區220與字符柵極230之間。
TwinMONOS記憶單元202更包括配置于控制柵極240與基底205之間的 氧化層252、氮化層254與氧化層256,而氧化層252、氮化層254與氧化層256 也延伸至控制柵極240與字符柵極230之間。此外，TwinMONOS記憶單元202 還包括配置于控制4冊極250與基底205之間的氧化層258、氮化層260與氧化層 262，而氧化層258、氮化層260與氧化層262也延伸至控制柵極250與字符柵 極230之間。其中，氧化層252、 256、 258、 262的材質可例如是氧化硅，氮化 層254、 260的材質可例如是氮化硅。控制柵極240、 250的材質可例如是摻雜 多晶硅或非晶硅。
如上述，縮寫"MONOS"代表金屬-氧化硅-氮化硅-氧化硅-半導體，因此 TwinMONOS記憶單元202包括二 MONOS結構，其分別含有二控制柵極240、 250以當做"金屬"部分，在控制柵極240、 250下方有一氧化-氮化-氧化(ONO) 層，以及在ONO層下面有一半導體基底205。
每一個MONOS結構都能夠將電荷以阻陷(trap)方式儲存在氮化層中，而所 儲存的電荷代表儲存數據。在本實施例中，TwinMONOS記憶單元202可在分 別包括有控制柵極240、 250的二 MONOS結構中進行多級數據儲存。在每一個 MONOS結構中，可儲存多種不同的電荷量，且每一電荷量對應不同的臨界電壓 與程序化狀態。在本實施例中，在每一個MONOS結構中可進行程序化，以假 定出對應四種不同程序化狀態的準位(level)。因此，在每一個MONOS結構中可 程序化成二位。
本發明的實施例是包括程序化以及讀取記憶單元的數據的結構與方法，上 述的記憶單元例如是TwinMONOS記憶單元202，或是其它包含氮化儲存層與
以多級操作來儲存多位的記憶單元。
為了在例如TwinMONOS記憶單元202或其它可多級儲存的記憶單元等記 憶單元中，程序化與讀取多程序化狀態，結構200進一步包括一可變電阻(variable resistance)270,其耦接至TwinMONOS記憶單元202的漏極端。可變電阻270 可將多個不同的電阻值的其中之一耦接至TwinMONOS記憶單元202的漏極端。 另外，圖2所示的程序化電壓VPPD或讀取電壓(未繪示)能夠通過可變電阻270 施加至TwinMONOS記憶單元202的漏極端。
在一實施例中，可變電阻270包括一電阻器電路。此電阻器電路包括多個 電阻器272、 274、 276以及一多任務器(multiplexer)278，其中電阻器272、 274、 276具有不同的電阻值且為并聯連接，多任務器278具有用以接收程序化電壓 VPPD或讀取電壓的一輸入(input)以及分別耦接至電阻器272、 274、 276的第一 端的多個輸出(output)。因此，多任務器278能夠被控制以將所選定的其中一個 電阻器耦接至TwinMONOS記憶單元202的漏極端，且施加程序化電壓或讀取 電壓至所選定的電阻器。
除了電阻器272、 274、 276之外，可變電阻270能夠以零電阻(zero magnitude resistance),來直接施加程序化電壓或讀取電壓至漏極端。
請再次參照圖2，電阻器272、 274、 276具有選定以對應多臨界電壓準位(多 臨界電壓范圍)其中之一的一電阻值，其中多臨界電壓準位是對應TwinMONOS 記憶單元202的不同程序化狀態。在一實施例中，將電阻器272與TwinMONOS 記憶單元202的漏極端連接，可達到程序化狀態01。同樣地，將電阻器274與 TwinMONOS記憶單元202的漏極端連接，可達到程序化狀態10,而連接電阻 器276則可達到程序化狀態11。另外，操作狀態00是表示抹除狀態。因此，當 二 MONOS結構的其中之一作為TwinMONOS記憶單元202的漏極端，且連接 至可變電阻270的其中一個電阻器，則在TwinMONOS記憶單元202的二 MONOS結構中可程序化二位。
TwinMONOS記憶單元202的二 MONOS結構其中之一的程序化是必須施
加適當的電壓至字符柵極230、控制柵極240與250、源極區210以及漏極區220。 如上所述，程序化操作包括利用對應預程序化狀態的可變電阻270的電阻值， 來施加程序化電壓至漏極區220。對控制柵極250下方的ONO結構進行程序化 的電壓包括，施加O伏特至源極區210，施加4.7伏特至控制柵極240,施力口1.8 伏特至字符柵極230，施加5.5伏特至控制柵極250，以及施加4.7伏特至漏極 區220。
TwinMONOS記憶單元202的二 MONOS結構其中之一的讀取也是必須施 加適當的電壓至TwinMONOS記憶單元202。讀取操作包括通過可變電阻270 的電阻施加讀取電壓至漏才及區220。讀取4喿作可以一逆讀取4莫式(reverse read mode)來進行操作，其中逆讀取模式是指施加程序化電壓至TwinMONOS記憶單 元202的一端(源極區側或漏極區側)，但施加讀取電壓至TwinMONOS記憶單元 202的另一端。在一實施例中，施加讀取電壓是利用將可變電阻270連接至 TwinMONOS記憶單元202的一端。讀取控制柵極250下方的儲存有程序化狀 態的ONO結構的電壓包括，施加1.5伏特至源極區210，施加4.3伏特至控制柵 極240，施加1.8伏特至字符柵極230,施加1.3伏特至控制柵極250，以及施加 0伏特至漏極區220。
在TwinMONOS記憶單元202中，已儲存有數據的二 MONOS結構的至少 其中之一的抹除操作是必須施加適當的電壓至TwinMONOS記憶單元202。抹 除才喿作包括，通過可變電阻270的電阻施加纟未除電壓至漏;敗區220。 *沐除控制柵 極240、 250下方的儲存有程序化狀態的ONO結構的電壓包括，施加5伏特至 源極區210,施加-3伏特至控制柵極240，施加-2伏特至字符柵極230，施加-3 伏特至控制柵極250，以及施加5伏特至漏極區220。
雖然圖2繪示出可變電阻270具有三個電阻值，但在不脫離本發明的精神 和范圍內，任何熟習此技藝者，也可以其它型式的可變電阻來代替。舉例來說， 具有超過三個電阻值的可變電阻能夠達到更大的儲存密度。
可變電阻與氮化儲存記憶單元(例如TwinMONOS記憶單元202)的漏極端
以及源極端的連接具有四種情況，其分別表示于圖3A、圖3B、圖4A與圖4B 中。圖3A、圖3B、圖4A與圖4B是繪示實際測試數據的關系圖。
圖3A是繪示在進行程序化操作與抹除操作時源極端電阻效應與漏極端電 阻效應對TwinMONOS記憶單元202的臨界電壓的不同的關系圖。曲線310 、 320分別代表當不同電阻值連接至TwinMONOS記憶單元202的漏極端時，程 序化與抹除的臨界電壓。另一方面，曲線330、 340分別代表當不同電阻值連 接至TwinMONOS記憶單元202的源極端時，程序化與抹除的臨界電壓。在圖 3A中，縱坐標是表示，分別施加1.8伏特(Vwg)、 4.3伏特(Vcgov)與l.S伏特(V) 至TwinMONOS記憶單元202的字符柵極230、控制柵極240與漏極端時的臨 界電壓值。
可變電阻270連接至TwinMONOS記憶單元202的漏極端時，當可變電阻 的電阻值增加，則會降低程序化速度。除此之外，當電阻值增加時，程序化臨 界電壓310會降低，而增加至較大的電阻值時，例如50K歐姆，抹除臨界電壓 320也會跟著降低。 一般來說，不論連接至TwinMONOS記憶單元202的電阻 值的大小，抹除臨界電壓320應維持不變。然而，由圖中可知，由于TwinMONOS 記憶單元202的漏極端與源極端的初始狀態不同，因此會造成抹除臨界電壓320 的降低。
相反地，連接不同電阻至TwinMONOS記憶單元202的源極端時，當電阻 值增加，程序化速度實質上并不會改變。除此之外，當電阻值增加時，程序化 臨界電壓330并不會有^f艮大的改變。另外，當電阻值增加時，由于基體效應(body effect)的影響，抹除臨界電壓340增加的量很小，約0.3伏特左右。因為在不同 電阻值的情況下程序化臨界電壓330大致上維持不變，所以無法提供記憶單元 的多級操作有足夠大的制程窗(window)。
效應在TwinMONOS記憶單元202的臨界電壓范圍的不同的關系圖。曲線350、 360分別代表當不同電阻值連接至TwinMONOS記憶單元202的漏極端時，程
序化與4末除的臨界電壓。另一方面，曲線370、 380分別代表當不同電阻值連 接至TwinMONOS記憶單元202的源極端時，程序化與抹除的臨界電壓。在圖 3B中，縱坐標是表示計算最大臨界電壓與最小臨界電壓的差(difference)的臨界 電壓值(臨界電壓范圍)。
請參照圖3B,在程序化與抹除過程中不同電阻值連接至TwinMONOS記憶 單元202的漏極端，當電阻值增加時，程序化臨界電壓范圍350通常會降低， 而抹除臨界電壓范圍360不會因不同的電阻值而有很大的改變。
相反地，在程序化與抹除過程中，不同電阻值連接至TwinMONOS記憶單 元202的源極端，當電阻值增加時，程序化臨界電壓范圍370通常會增加，而 抹除臨界電壓范圍380會隨著電阻值的增加而增加。因為每一個臨界電壓范圍 代表一種程序化狀態，所以當程序化與抹除臨界電壓范圍隨著電阻值增加而增 加時，會難以判定出多級操作的不同程序化狀態。
圖4A與圖4B是繪示在讀取操作過程中，可變電阻與TwinMONOS記憶單 元202的漏極端以及源極端的連接的二種種情況。
圖4A是繪示在進行讀取操作時源極端電阻效應與漏極端電阻效應在 TwinMONOS記憶單元202的臨界電壓的不同的關系圖。曲線410代表當不同 電阻值連接至TwinMONOS記憶單元202的源極端與漏極端時，讀取的臨界電 壓。曲線420代表當不同電阻值連接至TwinMONOS記憶單元202的漏極端時， 讀取的臨界電壓。曲線430代表當不同電阻值連接至TwinMONOS記憶單元202 的源極端時，讀取的臨界電壓。在圖4A中，縱坐標是表示分別施加1.8伏特 (Vwg)、 4.3伏特(Vcgov)與1.5伏特(V)至TwinMONOS記憶單元202的字符柵極 230、控制柵極240與漏極端時的臨界電壓值。
請參照圖4A,在讀取過程中，當不同電阻連接至TwinMONOS記憶單元 202的源極端時，讀取臨界電壓430會隨著電阻值改變而改變。同時，連接另一 電阻至TwinMONOS記憶單元202的漏極端，并不會影響源極端電阻效應。因 此，當電阻值改變時，讀取臨界電壓410會以相同方式隨讀取臨界電壓430改
變而變化。
相反地，在讀取過程中，當不同電阻只連接至TwinMONOS記憶單元202 的漏極端時，讀取臨界電壓420并不會隨電阻值增加而改變。上述特征是可理 解的，因為一個臨界電壓可代表一個程序化狀態，其在進行讀取操作時應維持不變。
圖4B是《會示在進行讀取操作時源極端電阻效應與漏極端電阻效應在 TwinMONOS記憶單元202的臨界電壓范圍的不同的關系圖。曲線440代表當 電阻值連接至TwinMONOS記憶單元202的兩端時，進行讀取操作的臨界電壓。 曲線450代表當不同電阻值連接至TwinMONOS記憶單元202的漏極端時，進 行讀取操作的臨界電壓。曲線460代表當不同電阻值連接至TwinMONOS記憶 單元202的源極端時，進行讀取操作的臨界電壓。在圖4B中，縱坐標是表示計 算最大臨界電壓與最小臨界電壓的差的臨界電壓值(臨界電壓范圍)。
請參照圖4B，在讀取過程中，當不同電阻連接至TwinMONOS記憶單元202 的源極端，讀取臨界電壓460會隨著電阻值改變而改變。連接一不同電阻至 TwinMONOS記憶單元202的漏4及端，并不會影響源^L端電阻效應。因此，當 電阻值政變時，讀取臨界電壓440會以相同方式隨讀取臨界電壓460改變而變 化。
相反地，在讀取過程中，不同電阻連接至TwinMONOS記憶單元202的漏 極端，讀取臨界電壓450不會隨著電阻值增加而改變。如同先前所述，上述特 征是可理解的，因為程序化狀態在讀取搡作時應維持不變。
因此，對于進行多級記憶單元操作而言，相較于連接電阻至源極端，在程
5B、圖6A、圖6B進一步繪示一外加的可變電阻連接至TwinMONOS記憶單元 202的漏極端的影響。圖5A、圖5B、圖6A、圖6B是繪示實際測試數據的關系 圖。
圖5A是繪示以一外加的電阻連接至TwinMONOS記憶單元202的漏極端
的讀取電流與程序化時間的關系圖。在TwinMONOS記憶單元202的程序化與 讀取過程中，會施加多個電阻值。在本發明的實施例中，讀取電流會對應一臨 界電壓，為此技藝者所熟知。曲線510是表示，直接施加一電壓至TwinMONOS
間下的讀取電流。曲線520是表示通過連4妄1K歐姆的電阻施加一電壓至 TwinMONOS記憶單元202的漏極端時的讀取電流。曲線530是表示通過連接 5K歐姆的電阻施加一電壓至TwinMONOS記憶單元202的漏極端時的讀取電 流。曲線540是表示通過連接20K歐姆的電阻施加一電壓至TwinMONOS記憶 單元202的漏極端時的讀取電流。在圖5A中，縱坐標是表示分別施加1.8伏特 (Vwg)、 1.3伏特(Vcgse)、 4.3伏特(Vcgov)與1.5伏特(V)至TwinMONOS記憶單 元202的字符柵極230、控制柵極250、控制柵極240與漏極端時的臨界電壓值。 在程序化與讀取過程中皆會施加電壓。
請參照圖5A,在多級程序化過程中，當不同電阻在程序化過程中連接至 TwinMONOS記憶單元202的漏極端時，讀取電流會不同。這是因為對多級記 憶單元操作而言，較佳的準位分離是必須的。在此實施例中，在程序化時間到 達第一準位(約1 (as)之后，讀取電流510會低于讀取電流520，而讀取電流520 低于讀取電流530、 540。另外，讀取電流530與讀取電流540會維持相同，直 至程序化時間到達第二準位(約10 ps)。當程序化時間超過第二準位，在不同電 阻值的不同讀取電流之間的分離是清晰的，如圖5A所示。換句話說，依據電流 準位或臨界電壓范圍，可明確的讀取或感測程序化狀態。
圖5B是繪示程序化時以一外加的電阻連接至TwinMONOS記憶單元202 的漏極端的程序化臨界電壓范圍與程序化時間的關系圖。曲線550是表示，直 接施加一電壓至TwinMONOS記憶單元202的漏極端而沒有任何中間電阻連接 至漏極端時，在不同程序化時間下的程序化臨界電壓范圍。曲線560是表示通 過連接1K歐姆的電阻施加一電壓至TwinMONOS記憶單元202的漏極端時的 程序化臨界電壓范圍。曲線570是表示通過連接5K歐姆的電阻施加一電壓至
TwinMONOS記憶單元202的漏極端時的程序化臨界電壓范圍。曲線580是表 示通過連接20K歐姆的電阻施加一電壓至TwinMONOS記憶單元202的漏極端 時的程序化臨界電壓范圍。圖中的縱坐標是表示計算最大臨界電壓與最小臨界 電壓的差的臨界電壓值(臨界電壓范圍)。
請參照圖5B，在多級程序化過程中，當不同電阻在程序化過程中連接至 TwinMONOS記憶單元202的漏極端時，臨界電壓范圍會不同。在此實施例中， 在程序化時間到達第一準位(約1 ps)之后，臨界電壓范圍550會大于臨界電壓范 圍560,而臨界電壓范圍560大于臨界電壓范圍570、 580。如圖所示，臨界電 壓范圍570、 580會維持相同，直至程序化時間到達第二準位(約10ps)。當程序 化時間超過第二準位，在不同電阻值的不同臨界電壓范圍之間的分離是清晰的， 如圖5B所示。因此，圖5A、圖5B可證明依據電流準位或臨界電壓范圍，可明 確的讀取程序化狀態。
圖6A是繪示在抹除搡作時以一外加的電阻連接至TwinMONOS記憶單元 202的漏極端的讀取電流與抹除時間的關系圖。在本發明的實施例中，讀取電流 會對應一臨界電壓，為此技藝者所熟知。曲線610是表示，直接施加一電壓至 TwinMONOS記憶單元202的漏極端而沒有任何中間電阻連接至漏極端時，在 不同程序化時間下的讀取電流。曲線620是表示通過連接1K歐姆的電阻施加一 電壓至TwinMONOS記憶單元202的漏極端時的讀取電流。曲線630是表示通 過連接5K歐姆的電阻施加一電壓至TwinMONOS記憶單元202的漏極端時的 讀取電流。曲640是表示通過連接20K歐姆的電阻施加一電壓至TwinMONOS 記憶單元202的漏極端時的讀取電流。在圖6A中，縱坐標是表示分別施加1.8 伏特(Vwg)、 1.3伏特(Vcgse)、 4.3伏特(Vcgov)與1.5伏特(V)至TwinMONOS記 憶單元202的字符柵極230、控制柵極250、控制柵極240與漏極端時的臨界電 壓值。在程序化與讀取過程中皆會施加電壓。
請參照圖6A,讀取電流會隨著抹除時間增加而增加。然而，不論連接至 TwinMONOS記憶單元202的漏極端的電阻值大小，讀取電流會以相同方式增
加。換句話說，電阻值的大小并不會對抹除操作造成任何影響。
圖6B是繪示程序化時以一外加的電阻連接至TwinMONOS記憶單元202 的漏極端的程序化臨界電壓與抹除時間的關系圖。曲線650是表示，直接施加 一電壓至TwinMONOS記憶單元202的漏極端而沒有任何中間電阻連接至漏極 端時，在不同程序化時間下的抹除臨界電壓。曲線660是表示通過連接1K歐姆 的電阻施加一電壓至TwinMONOS記憶單元202的漏極端時的抹除臨界電壓。 曲線670是表示通過連接5K歐姆的電阻施加一電壓至TwinMONOS記憶單元 202的漏極端時的抹除臨界電壓。曲線680是表示通過連接20K歐姆的電阻施 加一電壓至TwinMONOS記憶單元202的漏極端時的抹除臨界電壓。在圖6B 中，縱坐標是表示分別施加1.8伏特(Vwg)、 、 4.3伏特(Vcgov)與1.5伏特(V)至 TwinMONOS記憶單元202的字符柵極230、控制柵極240與漏極端時的臨界電 壓值。
請參照圖6B，臨界電壓會隨著抹除時間增加而降低。然而，不論連接至 TwinMONOS記憶單元202的漏極端的電阻值大小，臨界電壓會以相同方式降 低。換句話說，電阻值的大小并不會對抹除操作造成任何影響。
雖然在上述的多個實施例中，使用了特定電阻值，例如0、 1K歐姆、5K歐 姆與20K歐姆，但在不脫離本發明的精神和范圍內，任何熟習此技藝者皆可以 用其它的電阻值來代替。
圖7是繪示TwinMONOS記憶單元202的多級臨界電壓操作的程序化臨界 電壓分布的關系圖。臨界電壓范圍710是表示抹除狀態，而臨界電壓范圍720、 730、 740分別是表示程序化狀態1、 2、 3。在這些程序化狀態中，程序化狀態1 在相對低電壓準位下具有最小的臨界電壓范圍，程序化狀態3在相對高電壓準 位下具有最大的臨界電壓范圍。如圖所示，程序化狀態的分離是足以進行精確 的多級程序化與讀取操作。
圖8是繪示讀取過程中的結構800的示意圖。如圖所示，直接連結818的 讀取操作是用以得到大讀取電流。可變電阻810耦接至TwinMONOS記憶單元
202的漏極端，且可變電阻810能提供多個不同電阻直。利用可變電阻810可施 加程序化電壓VPPD或讀取電壓至漏極測。在一實施例中，可變電阻810包括 一電阻器電路，此電阻器電路包括多個電阻器812、 814與816、無電阻的直接 連結818,以及多任務器820。電阻器812、 814、 816具有不同電阻，且以并聯 方式連接彼此與無電阻的直接連結818。多任務器820具有用以接收程序化電壓 VPPD或讀取電壓的一輸入以及分別耦接至電阻器812、 814、 816以及直接連結 812、 814的第一端的多個輸出。因此，可變電阻810能夠通過可變電阻270利 用額外提供直接連結818來提供。
在讀取過程中，若多任務器820與電阻器812、 814、 816任一個連接，則 讀取電流的操作較為簡易，但為低讀取電流。然而，若多任務器820與直接連 結818連接，則讀取電流的操作較復雜，但為高讀取電流。
在不脫離本發明的精神和范圍內，任何熟習此技藝者，也可將本發明應用 在NROM與SONOS例如等氮化儲存記憶單元中。
如先前所揭示的技術，MONOS與NROM型式的記憶單元的程序化是利用 溝道熱載子注入法來進行。在不脫離本發明的精神和范圍內，任何熟習此技藝 者，也可以其它結構與方法進行程序化與讀取操作。同樣地，在本發明的其它 實施例中，也可以其它結構與方法進行抹除操作。舉例來說，可以帶對帶穿隧 熱栽子注入法(Band-To-Band Tunneling Hot-Hole Injection, BTBHHI)來進行抹除 操作。
雖然本發明已以較佳實施例揭示如上，然其并非用以限定本發明，任何熟 習此技藝者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因 此本發明的保護范圍當視的權利要求所界定者為準。
權利要求
1.一種多級氮化儲存記憶單元的程序化方法，適于儲存對應多種不同臨界電壓準位的不同程序化狀態，該方法包括提供一可變電阻，以提供多數個不同電阻值；將所述的氮化儲存記憶單元的一漏極端與所選定的所述的電阻值的其中之一連接，而每一所述的電阻值對應所述的臨界電壓準位的其中之一；以及通過所選定的所述的電阻值的其中之一來施加一程序化電壓至所述的氮化儲存記憶單元的所述的漏極端，程序化該氮化儲存記憶單元，以儲存相對應所述的臨界電壓準位其中之一的一種程序化狀態。
2. 如權利要求1所述的多級氮化儲存記憶單元的程序化方法，其中該氮化儲 存記憶單元包括，氮化硅只讀記憶單元、硅-氧化硅-氮化硅-氧化硅-硅記憶單元 與雙金屬-氧化硅-氮化硅-氧化硅-半導體記憶單元其中之一。
3. 如權利要求1所述的多級氮化儲存記憶單元的程序化方法，其中可控制所 述的可變電阻以提供一零電阻。
4. 如權利要求1所述的多級氮化儲存記憶單元的程序化方法，其中所提供的 可變電阻，包括提供具有所述的電阻值的多數個電阻器，且所述的電阻器并聯連接；以及 提供一多任務器，該多任務器具有接受程序化電壓的一輸入以及分別耦接至每一所述的電阻器的 一第 一端的多數個輸出，其中所述的多任務器可控制所選定的所述的電阻器的其中之一連接至所述的氮化儲存記憶單元的所述的漏極端。
5. 如權利要求4所述的多級氮化儲存記憶單元的程序化方法，其中每一所述 的電阻器對應所述的臨界電壓準位的其中之一，且每一所述的電阻器具有一預 定量。
6. —種多級快閃存儲元件，包括 一氮化儲存記憶單元；以及 可提供多數個不同電阻值的一可變電阻，其中所述的氮化儲存記憶單元的一漏極端與所選定的所述的電阻值的其中 之一連接，而每一所述的電阻值對應所述的臨界電壓準位的其中之一，且所述 的可變電阻可用于使一程序化電壓耦接至所述的氮化儲存記憶單元的所述的漏 極端。
7. 如權利要求6所述的多級快閃存儲元件，所述的氮化儲存記憶單元包括， 氮化硅只讀記憶單元、硅-氧化硅-氮化硅-氧化硅-硅記憶單元與雙金屬-氧化硅-氮化硅-氧化硅-半導體記憶單元的其中之一。
8. 如權利要求6所述的多級快閃存儲元件，其中可控制所述的可變電阻以提 供一零電阻。
9. 如權利要求6所述的多級快閃存儲元件，其中所述的可變電阻包括一電阻 器電路，該電阻器電路包括提供具有所述的電阻值的多數個電阻器，且所述的電阻器并聯連接；以及 提供一多任務器，該多任務器具有接受程序化電壓的一輸入以及分別耦接至每一所述的電阻器的一第 一端的多數個輸出，其中所述的多任務器可控制所選定的所述的電阻器的其中之一連接至所述的氮化^f^存記憶單元的所述的漏極端。
10. 如權利要求9所述的多級快閃存儲元件，其中每一所述的電阻器對應所 述的臨界電壓準位的其中之一，且每一所述的電阻器具有一預定值。
全文摘要
一種多級氮化儲存記憶單元的程序化方法，適于儲存對應多個不同臨界電壓準位的不同的程序化狀態。此方法為，提供一可變電阻，以提供多個不同電阻值。而且，將氮化儲存記憶單元的一漏極端與所選定的電阻值的其中之一連接，而每一電阻值對應這些臨界電壓準位的其中之一。并且，通過所選定的電阻值的其中之一來施加一程序化電壓至氮化儲存記憶單元的漏極端，程序化氮化儲存記憶單元，以儲存相對應臨界電壓準位其中之一的一種程序化狀態。
文檔編號G11C11/56GK101110266SQ20061014312
公開日2008年1月23日 申請日期2006年11月1日 優先權日2006年7月20日
發明者莊子慶, 廖修漢, 楊宇國, 陳柏安 申請人:華邦電子股份有限公司