專利名稱：輸出具有隨機計數值的計數信號的計數器的制作方法
技術領域：
本發明總地涉及一種半導體器件，且更具體地涉及一種計數器。
發明內容
一般而言，計數器一般用作一種用于測量半導體存儲器件內的特定操作時間(例如，DRAM的刷新周期)的器件，或者一種用于生成具有從初始值逐漸增加的位值的信號的器件(例如，半導體存儲器件的地址發生器)。
在現有技術計數器中，當執行計數操作時，累積的計數值逐漸增加或減少。例如，圖1中示出由4位計數器輸出的計數信號COUNT的時序圖，該計數器同時執行計數操作。參見圖1，當現有技術計數器執行計數操作時，計數信號COUNT的位B0到B3的邏輯值改變如下表。
表1
同時，隨著半導體器件的制造技術的發展，已經開發了具有各種操作性能的半導體器件。因此，存在根據半導體器件的操作性能使計數器的計數操作多樣化的需求。
發明內容
本發明的一個實施例是其提供一種可通過輸出具有隨機計數值的計數信號而執行半導體器件的各種操作的計數器。
根據本發明的一方面的計數器包括時鐘發生器和計數電路。時鐘發生器基于輸入時鐘信號生成具有不同相位的第一和第二時鐘信號。響應第一和第二時鐘信號，計數電路執行計數操作并且輸出具有隨機計數值的計數信號。
根據本發明的另一方面的計數器包括第一反相器和計數電路。第一反相器將輸入信號取反并且輸出經取反的輸入信號。計數電路響應輸入信號和經取反的輸入信號執行計數操作，并且輸出具有隨機計數值的計數信號。計數信號包括第一和第二位。計數電路包括第一觸發器，其響應輸入信號而接收輸出信號并且輸出第一位；以及第二觸發器，其響應經取反的輸入信號而接收第一位并且輸出第二位和具有與第二位的邏輯值相對的邏輯值的輸出信號。
根據本發明再另一方面的計數器包括時鐘發生器和計數電路。時鐘發生器基于輸入時鐘信號生成具有不同相位的第一和第二時鐘信號。響應第一和第二時鐘信號，計數電路執行計數操作并且輸出具有隨機計數值的計數信號。計數信號包括第一到第四位。計數電路包括第一反相器，將第一時鐘信號取反并且輸出經取反的第一時鐘信號；第二反相器，將第二時鐘信號取反并且輸出經取反的第二時鐘信號；第一觸發器，響應第一時鐘信號而接收第一輸出信號并且輸出第一位；第二觸發器，響應經取反的第一時鐘信號而接收第一位并且輸出第三位和具有與第三位的邏輯值相對的邏輯值的第一輸出信號；第三觸發器，響應第二時鐘信號而接收第二輸出信號并且輸出第二位；以及第四觸發器，響應經取反的第二時鐘信號而接收第二位并且輸出第四位和具有與第四位的邏輯值相對的邏輯值的第二輸出信號。
通過當結合附圖考慮時參考下面的詳細說明，本發明的更完整理解及其許多伴隨的優點將由于其被更好理解而容易地顯而易見，圖中類似的參考符號指示相同或類似的部件，其中圖1是時序圖，圖示了由相關技術中的計數器生成的計數信號的位；圖2是根據本發明的一實施例的計數器的電路圖；圖3是與圖2中所示的時鐘發生器的操作相關的信號的時序圖；圖4和5是圖2中所示的觸發器的詳細電路圖；圖6是與圖2中所示的計數器的操作相關的信號的時序圖；圖7是根據本發明的另一實施例的計數器的電路圖；以及圖8是根據本發明的再另一實施例的計數器的電路圖。
具體實施例方式
現在將參照附圖結合某些示范性實施例詳細描述本發明。
圖2是根據本發明的一實施例的計數器的電路圖。
參見圖2，計數器100包括時鐘發生器110和計數電路120。
時鐘發生器110基于輸入時鐘信號CLK生成具有不同相位的時鐘信號CLK1和CLK2。更詳細地，時鐘發生器110包括反相器111和D觸發器112和113。反相器111將輸入時鐘信號CLK取反并且輸出經取反的輸入時鐘信號CLKB。D觸發器112通過時鐘輸入端子CK接收輸入時鐘信號CLK，通過輸入端子D接收輸出信號OUT1，并且通過輸出端子Q輸出時鐘信號CLK1。D觸發器113通過時鐘輸入端子CK接收經取反的輸入時鐘信號CLKB，通過輸入端子D接收時鐘信號CLK1，并且通過輸出端子Q輸出時鐘信號CLK2，以及輸出具有與時鐘信號CLK2的邏輯值相對的邏輯值的輸出信號OUT1。響應清除信號CLR，D觸發器113被重置。
計數電路120響應時鐘信號CLK1、CLK2而執行計數操作并且輸出具有隨機計數值的計數信號CNT。在本實施例中，將描述其中計數信號CNT是4位(即，計數信號CNT包括位W1到W4)的一實例。計數電路120包括反相器121和122以及觸發器123到126。反相器121將時鐘信號CLK1取反并且輸出經取反的時鐘信號CLK1B。反相器122將時鐘信號CLK2取反并且輸出經取反的時鐘信號CLK2B。觸發器123響應時鐘信號CLK而接收輸出信號OUT2并且輸出位W1。觸發器124響應經取反的時鐘信號CLK1B而接收位W1，并且輸出位W3和具有與位W3的邏輯值相對的邏輯值的輸出信號OUT2。觸發器125響應時鐘信號CLK2而接收輸出信號OUT3并且輸出位W2。觸發器126響應經取反的時鐘信號CLK2B而接收位W2，并且輸出位W4和具有與位W4的邏輯值相對的邏輯值的輸出信號OUT3。
計數器100可以還包括時鐘恢復電路130。時鐘恢復電路130包括XOR門131到133。響應位W1和W3，XOR門131輸出經恢復的時鐘信號CLK1′。優選地，經恢復的時鐘信號CLK1′可以具有與時鐘信號CLK1的相位相同的相位。響應位W2、W4，XOR門132輸出經恢復的時鐘信號CLK2′。優選地，經恢復的時鐘信號CLK2′可以具有與時鐘信號CLK2的相位相同的相位。響應經恢復的時鐘信號CLK1′、CLK2′，XOR門133輸出經恢復的輸入時鐘信號CLK′。
圖3是與圖2中所示的時鐘發生器的操作相關的信號的時序圖。
參見圖3，時鐘信號CLK1被同步到時鐘信號CLK的上升沿，并且時鐘信號CLK2被同步到時鐘信號CLK的下降沿，因此時鐘信號CLK1和時鐘信號CLK2的邏輯值被改變。從圖3中可以看到，時鐘信號CLK1、CLK2的邏輯值的改變類似′10′→′11′→′01′→′00′。
圖4是圖2中的112所示的觸發器的詳細電路圖。圖2中的觸發器123和125具有與觸發器112相同的構造和操作。因此，下面將觸發器112作為實例來描述以避免重復。
觸發器112包括反相器141、142和146，鎖存電路143和145以及開關電路144。反相器141將輸入時鐘信號CLK取反，并將經取反的輸入時鐘信號CLKB輸出到反相器142、鎖存電路143和145以及開關電路144。反相器141可以使用包括PMOS晶體管P1和NMOS晶體管N1的CMOS反相器來實施。反相器141的構造和操作是本領域普通技術人員公知的并且因此將不描述。
反相器142響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB將從觸發器113接收的輸出信號OUT1取反，并且輸出經取反的輸出信號OUT1B。優選地，當時鐘信號CLK為邏輯低時，反相器142將輸出信號OUT1取反，并且輸出經取反的輸出信號OUT1B。反相器142包括PMOS晶體管P2、P3和NMOS晶體管N2和N3。PMOS晶體管P2具有內部電壓VDD輸入到其的源和輸出信號OUT1輸入到其的柵。響應輸出信號OUT1，PMOS晶體管P2被接通或關斷。PMOS晶體管P3具有連接到PMOS晶體管P2的漏的源、輸入時鐘信號CLK輸入到其的柵以及連接到節點D1的漏。響應時鐘信號CLK，PMOS晶體管P3被接通或關斷。NMOS晶體管N2具有連接到節點D1的漏和經取反的時鐘信號CLKB輸入到其的柵。響應經取反的時鐘信號CLKB，NMOS晶體管N2被接通或關斷。NMOS晶體管N3具有連接到NMOS晶體管N2的源的漏、輸出信號OUT1輸入到其的柵以及地電壓VSS輸入到其的源。響應輸出信號OUT1，NMOS晶體管N3被接通或關斷。
響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB，鎖存電路143鎖存經取反的輸出信號OUT1B并且輸出鎖存信號LAT1。鎖存電路143包括連接到節點D1和D2的反相器147和148。更詳細地，節點D1連接到反相器147的輸出端子和反相器148的輸入端子，并且節點D2連接到反相器147的輸入端子和反相器148的輸出端子。反相器147包括PMOS晶體管P4、P5以及NMOS晶體管N4和N5。PMOS晶體管P4和P5以及NMOS晶體管N4和N5與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的結構和操作，并且因此將不描述。反相器147響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而操作。反相器148將經取反的輸出信號OUT1B取反并且將經取反的信號作為鎖存信號LAT1輸出到節點D2。
開關電路144連接在鎖存電路143和145之間，并且響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而將鎖存信號LAT1傳遞到鎖存電路145。開關電路144包括PMOS晶體管P7和NMOS晶體管N7。PMOS晶體管P7連接在節點D2和D3之間，并且響應經取反的輸入時鐘信號CLKB而接通或關斷。NMOS晶體管N7連接在節點D2和D3之間，并且響應輸入時鐘信號CLK而接通或關斷。優選地，當輸入時鐘信號CLK為邏輯高時，開關電路144輸出鎖存信號LAT1到鎖存電路145。
鎖存電路145響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而鎖存從開關電路144接收的鎖存信號LAT1并且輸出鎖存信號LAT2。鎖存電路145包括連接到節點D3和D4的反相器149和150。更詳細地，節點D3連接到反相器149的輸出端子和反相器150的輸入端子，并且節點D4連接到反相器149的輸入端子和反相器150的輸出端子。
反相器149包括PMOS晶體管P8和P9以及NMOS晶體管N8和N9。PMOS晶體管P8和P9以及NMOS晶體管N8和N9與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構造和操作，并且因此將不描述。反相器149響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而操作。反相器150將鎖存信號LAT1取反并且將經取反的信號作為鎖存信號LAT2輸出到節點D4。反相器146將鎖存信號LAT2取反并且將經取反的信號作為時鐘信號CLK1輸出。反相器146包括PMOS晶體管P11和NMOS晶體管N11。
圖5是圖2中的113所示的觸發器的詳細電路圖。圖2中的觸發器124和126具有與觸發器113相同的構造和操作。因此，為了簡化描述，僅將觸發器113的構造和操作作為實例描述。
觸發器113包括反相器161、162、163、167和168，鎖存電路164和166，開關電路165和重置電路169。
反相器161將經取反的輸入時鐘信號CLKB取反，并且將輸入時鐘信號CLK分別輸出到反相器163、鎖存電路164和166以及開關電路165。反相器161包括PMOS晶體管P21和NMOS晶體管N21。
反相器162將清除信號CLR取反并且輸出經取反的清除信號CLRB。反相器162包括PMOS晶體管P22和NMOS晶體管N22。
反相器163響應經取反的輸入時鐘信號CLKB和輸入時鐘信號CLK將時鐘信號CLK1取反，并且輸出經取反的時鐘信號CLK1B。反相器163包括PMOS晶體管P23和P24以及NMOS晶體管N23和N24。PMOS晶體管P23和P24以及NMOS晶體管N23和N24具有與PMOS晶體管P2和P3以及NMOS晶體管N2和N3相同的構造和操作，并且因此將不描述。
鎖存電路164響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB鎖存經取反的時鐘信號CLK1B并且輸出鎖存信號LAT11。鎖存電路164包括連接到節點D11和D12的反相器171和172。更詳細地，節點D11連接到反相器171的輸出端子和反相器172的輸入端子，并且節點D12連接到反相器171的輸入端子和反相器172的輸出端子。反相器171包括PMOS晶體管P25和P26以及NMOS晶體管N25和N26。PMOS晶體管P25和P26以及NMOS晶體管N25和N26與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構造和操作。反相器171響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而操作。反相器172將經取反的時鐘信號CLK1B取反并且將經取反的信號作為鎖存信號LAT11輸出到節點D12。
開關電路165連接在鎖存電路164和166之間，并且響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而將鎖存信號LAT11輸出到鎖存電路166的輸入節點D13。開關電路165包括PMOS晶體管P28和NMOS晶體管N28。PMOS晶體管P28連接在節點D12和D13之間，并且響應輸入時鐘信號CLK而接通或關斷。NMOS晶體管N28連接在節點D12、D13之間，并且響應經取反的輸入時鐘信號CLKB而接通或關斷。優選地，當輸入時鐘信號CLK為邏輯低時，開關電路165輸出鎖存信號LAT11到輸入節點D13。
鎖存電路166響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB鎖存通過輸入節點D13從開關電路165接收的鎖存信號LAT11，并且輸出鎖存信號LAT12。鎖存電路166包括連接到節點D13和D14的反相器173和174。更詳細地，節點D13連接到反相器173的輸出端子和反相器174的輸入端子，并且節點D14連接到反相器173的輸入端子和反相器174的輸出端子。反相器173包括PMOS晶體管P29和P30以及NMOS晶體管N29和N30。PMOS晶體管P29和P30以及NMOS晶體管N29和N30與PMOS晶體管P2和P3以及NMOS晶體管N2和N3具有相同的構造和操作，并且因此為了簡化將不描述。反相器173響應輸入時鐘信號CLK和經取反的輸入時鐘信號CLKB而操作。反相器174將鎖存信號LAT11取反并且將經取反的信號作為鎖存信號LAT12輸出到節點D14。
反相器167將鎖存信號LAT12取反并且輸出經取反的信號作為時鐘信號CLK2。反相器167包括PMOS晶體管P11和NMOS晶體管N11。
反相器168將通過節點D13從開關電路165接收的鎖存信號LAT11取反，并且輸出經取反的信號作為輸出信號OUT1。反相器168包括PMOS晶體管P33和NMOS晶體管N33。
響應經取反的清除信號CLRB，重置電路169將節點D13放電到地電壓VSS，從而重置鎖存電路166。重置電路169可以使用NMOS晶體管來實施。在此情形中，當經取反的清除信號CLRB為邏輯高時，重置電路169將節點D13放電到地電壓VSS。
下面將參照圖6描述計數器100的操作。
如果在設置期間清除信號CLR初始地變為邏輯低，則響應清除信號CLR，時鐘發生器110的D觸發器113和計數電路120的觸發器124和126被重置。結果，D觸發器113、124和126分別將輸出信號OUT1、OUT2和OUT3輸出為邏輯高。之后，如果時鐘信號CLK1被切換，則時鐘發生器110的D觸發器112在時鐘信號CLK的每個上升沿切換時鐘信號CLK1。另外，D觸發器113在時鐘信號CLK的每個下降沿分別切換時鐘信號CLK2和輸出信號OUT1。
更詳細地，在時鐘信號CLK的第一上升沿，D觸發器112接收輸出信號OUT1并且將時鐘信號CLK1輸出為邏輯高。另外，在時鐘信號CLK的第一下降沿，D觸發器113接收時鐘信號CLK1并且將時鐘信號CLK2輸出為邏輯高并且將輸出信號OUT1輸出為邏輯低。之后，在時鐘信號CLK的第二上升沿，D觸發器112接收輸出信號OUT1并且將時鐘信號CLK1輸出為邏輯低。另外，在時鐘信號CLK的第二下降沿，D觸發器113接收時鐘信號CLK1，并且將時鐘信號CLK2輸出為邏輯低并且將輸出信號OUT1輸出為邏輯高。
之后，每當時鐘信號CLK1切換時，D觸發器112和113就重復上面提到的操作過程。結果，當時鐘信號CLK切換時，時鐘信號CLK1、CLK2的邏輯值連續地改變類似′10′→′11′→′01′→′00′→′10′…。
計數電路120的反相器121和122分別將時鐘信號CLK1和CLK2取反，并且分別輸出經取反的時鐘信號CLK1B和CLK2B。計數電路120的D觸發器123到126以與D觸發器112和113相似的方式操作。D觸發器123在時鐘信號CLK1的每個上升(riding)沿切換計數信號CNT的位W1，并且D觸發器124在經取反的時鐘信號CLK1B的每個上升沿切換計數信號CNT的位W2。
另外，D觸發器125在時鐘信號CLK2的每個上升(riding)沿切換計數信號CNT的位W3，并且D觸發器126在經取反的時鐘信號CLK2B的每個上升(riding)沿切換計數信號CNT的位W4。因此，計數信號CNT的位W1到W4的邏輯值和計數值被隨機地改變，如下表中所示。
表2
同時，輸入到計數器100的輸入時鐘信號CLK可以由時鐘恢復電路130所恢復。響應位W1和W3，時鐘恢復電路130的XOR門131輸出經恢復的時鐘信號CLK1′。響應位W2和W4，時鐘恢復電路130的XOR門132輸出經恢復的時鐘信號CLK2′。響應經恢復的時鐘信號CLK1′和CLK2′，時鐘恢復電路130的XOR門133輸出經恢復的輸入時鐘信號CLK′。輸入時鐘信號CLK與時鐘信號CLK1和CLK2之間的關系可以以下面的邏輯運算等式來表達。
等式1CLK＝CLK1 XOR CLK2，CLK1＝CLK XOR CLK2，CLK2＝CLK XOR CLK1另外，輸入時鐘信號CLK與位W1到W4之間的關系可以以下面的邏輯運算等式來表達。
等式2CLK＝W1 XOR W2 XOR W3 XOR W4，W1＝CLK XOR W2 XOR W3 XOR W4，W2＝CLK XOR W1 XOR W3 XOR W4，W3＝CLK XOR W1 XOR W2 XOR W4，W4＝CLK XOR W1 XOR W2 XOR W3圖7是根據本發明的另一實施例的計數器的電路圖。
參見圖7，計數器200包括時鐘發生器210、計數電路220和時鐘恢復電路230。
時鐘發生器210基于輸入時鐘信號CLK輸出時鐘信號CLK1和CLK2。時鐘發生器210包括反相器211和D觸發器212和213。反相器211以及D觸發器212和213具有與反相器111以及D觸發器112和113相同的構造和操作，并且將不描述。
響應時鐘信號CLK1和CLK2，計數電路220執行計數操作并且輸出具有隨機計數值的計數信號CNT。在本實施例中，將其中計數信號CNT是8位(即計數信號CNT包括位W11到W18)的實例作為實例來描述。計數電路220包括計數單元240和250。
響應從時鐘發生器210接收的時鐘信號CLK1和CLK2，計數單元240執行計數操作并且輸出內部信號C1到C4。計數單元240包括反相器241_和242以及D觸發器243到246。反相器241_和242以及D觸發器243到246具有與反相器121_和122以及D觸發器123到126相同的構造和操作，并且將不描述。
計數單元250包括輸出單元260_和270。響應內部信號C1_和C3，輸出單元260輸出位W11、W13、W15和W17。輸出單元260包括反相器261_和262以及D觸發器263到266。反相器261_和262分別將內部信號C1_和C3取反，并且分別輸出經取反的內部信號C1B_和C3B。響應內部信號C1，D觸發器263輸出位W11。在內部信號C1的每個上升(riding)沿，D觸發器263切換位W11。響應經取反的內部信號C1B，D觸發器264輸出位W13。在經取反的內部信號C1B的每個上升(riding)沿，D觸發器264切換位W13。響應內部信號C3，D觸發器265輸出位W15。在內部信號C3的每個上升(riding)沿，D觸發器265切換位W15。響應經取反的內部信號C3B，D觸發器266輸出位W17。在經取反的內部信號C3B的每個上升(riding)沿，D觸發器266切換位W17。D觸發器263到266具有與D觸發器123到126相同的構造和操作，并且因此將不描述。
響應內部信號C2_和C4，輸出單元270輸出位W12、W14、W16和W18。輸出單元270包括反相器271_和272以及D觸發器273到276。反相器271_和272分別將內部信號C2_和C4取反，并且分別輸出經取反的內部信號C2B_和C4B。響應內部信號C2，D觸發器273輸出位W12。在內部信號C2的每個上升沿，D觸發器273切換位W12。響應經取反的內部信號C2B，D觸發器274輸出位W14。在經取反的內部信號C2B的每個上升(riding)沿，D觸發器274切換位W14。響應內部信號C4，D觸發器275輸出位W16。在內部信號C4的每個上升(riding)沿，D觸發器275切換位W16。響應經取反的內部信號C4B，D觸發器276輸出位W18。在經取反的內部信號C4B的每個上升(riding)沿，D觸發器276切換位W18。D觸發器273到276具有與D觸發器123到126相同的構造和操作，并且因此將不描述。
因此，計數信號CNT的位W11到W18的邏輯值和計數值如下表中所示地隨機改變。
表3
在表3中，“A”表示當位W18是最低有效位時的計數值，且“B”表示當位W1是最低有效位時的計數值。
同時，計數器200還可以包括時鐘恢復電路230。時鐘恢復電路230包括恢復電路280、290。恢復電路280包括XOR門281到284。響應位W11、W13，XOR門281輸出經恢復的內部信號C1′。響應位W15、W17，XOR門282輸出經恢復的內部信號C3′。響應位W12、W14，XOR門283輸出經恢復的內部信號C2′。響應位W16_和W18，XOR門284輸出經恢復的內部信號C4′。優選地，經恢復的內部信號C1′到C4′具有與內部信號C1到C4相同的相位。
恢復電路290包括XOR門291到293。響應經恢復的內部信號C1′、C3′，XOR門291輸出經恢復的時鐘信號CLK1′。響應經恢復的內部信號C2′、C4′，XOR門292輸出經恢復的時鐘信號CLK2′。響應經恢復的時鐘信號CLK1′、CLK2′，XOR門293輸出經恢復的輸入時鐘信號CLK′。
圖8是根據本發明的再另一實施例的計數器的電路圖。圖8中示出一計數器，其輸出2位(即位W21、W22)計數信號CNT。
參見圖8，計數器300包括反相器310和計數電路320。反相器310將輸入信號IN取反并且輸出經取反的輸入信號INB。計數電路320響應輸入信號IN和經取反的輸入信號INB而執行計數操作并且輸出具有隨機計數值的計數信號CNT。計數信號CNT的位W21_和W22的時序圖類似于圖3中所示的時鐘信號CLK1_和CLK2的時序圖，并且輸入信號IN的時序圖類似于圖3中所示的輸入時鐘信號CLK的時序圖。計數電路320包括D觸發器321_和322。D觸發器321_和322具有與D觸發器112_和113相同的構造和操作，并且因此將不描述。
在上面提到的實施例中，已經描述了輸出2位、8位和16位計數信號CNT的計數器300、100和200。但是通過改變計數器的結構可以以各種方式改變計數信號CNT的位的數目。優選地，由計數器300產生的除計數信號CNT之外的計數信號CNT的位值可以設置為2N(N是大于1的自然數)。例如，在將生成32位計數信號CNT的情形中，兩個D觸發器可以進一步分別連接到圖7所示的計數電路220的D觸發器263到266和273到276的輸出端子。
如上所述，根據本發明的計數器可以輸出具有隨機計數值的計數信號。因此，應用該計數器的半導體器件可以執行各種操作。
盡管已經結合當前認為是實際的示范性實施例描述了本發明，應該理解本發明不限于所公開的實施例，而相反地，本發明旨在覆蓋包括在所附權利要求的精神和范圍內的各種修改和等效設置。
權利要求
1.一種n位計數器，其中n是大于0的整數，所述計數器包括時鐘發生器，基于輸入時鐘信號生成具有不同相位的第一和第二時鐘信號；以及計數電路，響應所述第一和第二時鐘信號而執行計數操作并且輸出計數信號，其中在所述輸入時鐘的每2n個周期以非連續的、非單調增加或減少的方式輸出從零(0)到2n減一(1)的每個值。
2.如權利要求1的計數器，其中所述時鐘發生器包括第一反相器，將所述輸入時鐘信號取反并且輸出經取反的輸入時鐘信號；第一觸發器，其響應所述輸入時鐘信號而接收第二觸發器的輸出信號并且輸出所述第一時鐘信號；以及第二觸發器，其響應所述經取反的輸入時鐘信號而接收所述第一時鐘信號并且輸出所述第二時鐘信號和具有與所述第二時鐘信號的邏輯值相對的邏輯值的輸出信號。
3.如權利要求2的計數器，其中所述第一觸發器包括D觸發器，其通過時鐘輸入端子接收所述輸入時鐘信號，通過D輸入端子接收所述第二觸發器的輸出信號，并且通過所述輸出端子輸出所述第一時鐘信號。
4.如權利要求2的計數器，其中所述第一觸發器包括第二反相器，響應所述輸入時鐘信號和經取反的輸入時鐘信號而將所述第二觸發器的輸出信號取反并且輸出經取反的輸出信號；第一鎖存電路，響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而鎖存所述經取反的輸出信號并且輸出第一鎖存信號；第二鎖存電路，響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而鎖存所述第一鎖存信號并且輸出第二鎖存信號；開關電路，連接在所述第一鎖存電路和所述第二鎖存電路之間，用于響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而將所述第一鎖存信號傳遞到所述第二鎖存電路；第三反相器，將所述輸入時鐘信號取反，并且將所述經取反的輸入時鐘信號輸出到所述第二反相器、所述第一鎖存電路、所述第二鎖存電路和所述開關電路；以及第四反相器，將所述第二鎖存信號取反，并且輸出經取反的信號作為所述第一時鐘信號。
5.如權利要求2的計數器，其中所述第二觸發器包括D觸發器，其通過時鐘輸入端子接收所述經取反的輸入時鐘信號，通過D輸入端子接收所述第一時鐘信號，通過所述第一輸出端子輸出所述第二時鐘信號，并且通過所述第二輸出端子輸出所述輸出信號，其中響應通過清除輸入端子接收的清除信號，所述D觸發器被重置。
6.如權利要求2的計數器，其中所述第二觸發器包括第二反相器，響應所述經取反的輸入時鐘信號和輸入時鐘信號而將所述第一時鐘信號取反并且輸出經取反的第一時鐘信號；第一鎖存電路，響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而鎖存所述經取反的第一時鐘信號并且輸出第一鎖存信號；第二鎖存電路，響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而鎖存所述第一鎖存信號并且輸出第二鎖存信號；開關電路，連接在所述第一鎖存電路和所述第二鎖存電路的輸入節點之間，用于響應所述輸入時鐘信號和所述經取反的輸入時鐘信號而將所述第一鎖存信號傳遞到所述輸入節點；第三反相器，將所述經取反的輸入時鐘信號取反，并且將所述輸入時鐘信號輸出到所述第二反相器、所述第一鎖存電路、所述第二鎖存電路和所述開關電路；第四反相器，將所述第二鎖存信號取反，并且輸出經取反的信號作為所述第二時鐘信號；以及第五反相器，將通過所述輸入節點從所述開關電路接收的所述第一鎖存信號取反，并且輸出經取反的信號作為所述輸出信號。
7.如權利要求6的計數器，其中所述第二觸發器還包括第六反相器，將清除信號取反并且輸出經取反的清除信號；以及重置電路，響應所述經取反的清除信號將所述輸入節點放電到地電壓并且重置所述第二鎖存電路。
8.如權利要求1的計數器，其中所述計數器是輸出第一到第四位的四(4)位計數器，并且所述計數電路包括第一反相器，將所述第一時鐘信號取反并且輸出經取反的第一時鐘信號；第二反相器，將所述第二時鐘信號取反并且輸出經取反的第二時鐘信號；第一觸發器，響應所述第一時鐘信號而接收第一輸出信號并且輸出所述第一位；第二觸發器，響應所述經取反的第一時鐘信號而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對的邏輯值的所述第一輸出信號；第三觸發器，響應所述第二時鐘信號而接收第二輸出信號并且輸出所述第二位；以及第四觸發器，響應所述經取反的第二時鐘信號而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對的邏輯值的所述第二輸出信號。
9.如權利要求8的計數器，其中所述第一觸發器包括D觸發器，其通過時鐘輸入端子接收所述第一時鐘信號，通過D輸入端子接收所述第一輸出信號，并且通過輸出端子輸出所述第一位。
10.如權利要求8的計數器，其中所述第二觸發器包括D觸發器，其通過時鐘輸入端子接收所述經取反的第一時鐘信號，通過D輸入端子接收所述第一位，通過第一輸出端子輸出所述第三位，并且通過第二輸出端子輸出所述第一輸出信號。
11.如權利要求8的計數器，其中所述第三觸發器包括D觸發器，其通過所述時鐘輸入端子接收所述第二時鐘信號，通過D輸入端子接收所述第二輸出信號，并且通過輸出端子輸出所述第二位。
12.如權利要求8的計數器，其中所述第四觸發器包括D觸發器，其通過時鐘輸入端子接收所述經取反的第二時鐘信號，通過D輸入端子接收所述第二位，通過第一輸出端子輸出所述第四位，并且通過第二輸出端子輸出具有與所述第四位的邏輯值相對的邏輯值的所述第二輸出信號。
13.如權利要求8的計數器，其中響應清除信號，所述第二和第四觸發器被清除。
14.如權利要求8的計數器還包括時鐘恢復電路，其基于所述第一到第四位恢復所述輸入時鐘信號和所述第一和第二時鐘信號。
15.如權利要求14的計數器，其中所述時鐘恢復電路包括第一XOR門，響應所述第一位和所述第三位而輸出經恢復的第一時鐘信號；第二XOR門，響應所述第二位和所述第四位而輸出經恢復的第二時鐘信號；以及第三XOR門，響應所述經恢復的第一時鐘信號和所述經恢復的第二時鐘信號而輸出經恢復的輸入時鐘信號。
16.如權利要求1的計數器，其中所述計數器是輸出第一到第八位的八(8)位計數器，并且所述計數電路包括第一計數單元，響應所述第一和第二時鐘信號而執行計數操作并且輸出第一到第四內部信號；以及第二計數單元，響應所述第一到第四內部信號而執行計數操作并且輸出所述第一到第八位。
17.如權利要求16的計數器，其中所述第一計數單元包括第一反相器，將所述第一時鐘信號取反并且輸出經取反的第一時鐘信號；第二反相器，將所述第二時鐘信號取反并且輸出經取反的第二時鐘信號；第一觸發器，響應所述第一時鐘信號而接收第一輸出信號并且輸出所述第一內部信號；第二觸發器，響應所述經取反的第一時鐘信號而接收所述第一內部信號并且輸出所述第三內部信號和具有與所述第三內部信號的邏輯值相對的邏輯值的所述第一輸出信號；第三觸發器，響應所述第二時鐘信號而接收第二輸出信號并且輸出所述第二內部信號；以及第四觸發器，響應所述經取反的第二時鐘信號而接收所述第二內部信號并且輸出所述第四內部信號和具有與所述第四內部信號的邏輯值相對的邏輯值的所述第二輸出信號。
18.如權利要求17的計數器，其中響應清除信號，所述第二和第四觸發器被分別重置。
19.如權利要求16的計數器，其中所述第二計數單元包括第一輸出單元，其響應所述第一和第三內部信號輸出所述第一、第三、第五和第七位；以及第二輸出單元，其響應所述第二和第四內部信號輸出所述第二、第四、第六和第八位。
20.如權利要求19的計數器，其中所述第一輸出單元包括第一反相器，將所述第一內部信號取反并且輸出經取反的第一內部信號；第二反相器，將所述第三內部信號取反并且輸出經取反的第三內部信號；第一觸發器，響應所述第一內部信號而接收第一輸出信號并且輸出所述第一位；第二觸發器，響應所述經取反的第一內部信號而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對的邏輯值的所述第一輸出信號；第三觸發器，響應所述第三內部信號而接收第二輸出信號并且輸出所述第五位；以及第四觸發器，響應所述經取反的第三內部信號而接收所述第五位并且輸出所述第七位和具有與所述第七位的邏輯值相對的邏輯值的所述第二輸出信號。
21.如權利要求20的計數器，其中響應清除信號，所述第二和第四觸發器被重置。
22.如權利要求19的計數器，其中所述第二輸出單元包括第一反相器，將所述第二內部信號取反并且輸出經取反的第二內部信號；第二反相器，將所述第四內部信號取反并且輸出經取反的第四內部信號；第一觸發器，響應所述第二內部信號而接收第一輸出信號并且輸出所述第二位；第二觸發器，響應所述經取反的第二內部信號而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對的邏輯值的所述第一輸出信號；第三觸發器，響應所述第四內部信號而接收第二輸出信號并且輸出所述第六位；以及第四觸發器，響應所述經取反的第四內部信號而接收所述第六位并且輸出所述第八位和具有與所述第八位的邏輯值相對的邏輯值的所述第二輸出信號。
23.如權利要求22的計數器，其中響應清除信號，所述第二和第四觸發器被分別重置。
24.如權利要求16的計數器，還包括時鐘恢復電路，其基于所述第一到第八位恢復所述第一到第四內部信號、所述第一和第二時鐘信號以及所述輸入時鐘信號。
25.如權利要求24的計數器，其中所述時鐘恢復電路包括第一恢復電路，其基于所述第一到第八位恢復所述第一到第四內部信號；以及第二恢復電路，其基于所述第一到第四內部信號恢復所述第一和第二時鐘信號以及所述輸入時鐘信號。
26.如權利要求25的計數器，其中所述第一恢復電路包括第一XOR門，響應所述第一位和所述第三位而輸出經恢復的第一內部信號；第二XOR門，響應所述第二位和所述第四位而輸出經恢復的第二內部信號；第三XOR門，響應所述第五位和所述第七位而輸出經恢復的第三內部信號；以及第四XOR門，響應所述第六位和所述第八位而輸出經恢復的第四內部信號。
27.如權利要求25的計數器，其中所述第二恢復電路包括第一XOR門，響應所述第一內部信號和所述第三內部信號而輸出經恢復的第一時鐘信號；第二XOR門，響應所述第二內部信號和所述第四內部信號而輸出經恢復的第二時鐘信號；以及第三XOR門，響應所述經恢復的第一時鐘信號和所述經恢復的第二時鐘信號而輸出經恢復的輸入時鐘信號。
28.如權利要求1的計數器，其中所述計數信號包括2k(K是大于1的自然數)位，并且所述計數電路包括第一計數單元，響應所述第一和第二時鐘信號而執行計數操作并且輸出第一到第四內部信號；第二計數單元，響應所述第一到第四內部信號而執行計數操作并且輸出所述第一到2k位。
29.一種二位計數器，包括第一反相器，將輸入信號取反并且輸出經取反的輸入信號；以及計數電路，響應所述輸入信號和所述經取反的輸入信號而執行計數操作，并且響應所述第一和第二時鐘信號而輸出計數信號，其中以非連續的、非單調增加或減少的方式在所述輸入時鐘的每4個周期輸出從零(0)到四(4)的每個值，所述計數電路包括第一觸發器，響應所述輸入信號而接收輸出信號并且輸出所述第一位；以及第二觸發器，響應所述經取反的輸入信號而接收所述第一位并且輸出所述第二位和具有與所述第二位的邏輯值相對的邏輯值的所述輸出信號。
30.一種四位計數器，包括時鐘發生器，基于輸入時鐘信號生成具有不同相位的第一和第二時鐘信號；以及計數電路，響應所述第一和第二時鐘信號而執行計數操作并且輸出計數信號，其中以非連續的、非單調增加或減少的方式在所述輸入時鐘的每2n個周期輸出從零(0)到2n減一(1)的每個值，所述計數電路包括第一反相器，將所述第一時鐘信號取反并且輸出經取反的第一時鐘信號；第二反相器，將所述第二時鐘信號取反并且輸出經取反的第二時鐘信號；第一觸發器，響應所述第一時鐘信號而接收第一輸出信號并且輸出所述第一位；第二觸發器，響應所述經取反的第一時鐘信號而接收所述第一位并且輸出所述第三位和具有與所述第三位的邏輯值相對的邏輯值的所述第一輸出信號；第三觸發器，響應所述第二時鐘信號而接收第二輸出信號并且輸出所述第二位；以及第四觸發器，響應所述經取反的第二時鐘信號而接收所述第二位并且輸出所述第四位和具有與所述第四位的邏輯值相對的邏輯值的所述第二輸出信號。
全文摘要
一種輸出具有隨機計數值的計數信號的計數器。該計數器包括時鐘發生器和計數電路。該時鐘發生器基于輸入時鐘信號生成具有不同相位的第一和第二時鐘信號。響應該第一和第二時鐘信號，該計數電路執行計數操作并且輸出具有隨機計數值的計數信號。該計數器可以輸出具有隨機計數值的計數信號。因此，應用該計數器的半導體器件可以執行各種操作。
文檔編號G11C7/10GK101072027SQ200610099359
公開日2007年11月14日 申請日期2006年7月17日 優先權日2006年5月12日
發明者金炳烈 申請人:海力士半導體有限公司