專利名稱：一種降低ddr接口端接傳輸線電流的方法
技術領域：
本發明涉及一種降低端接傳輸線電流的方法，尤其是一種利用冗余編碼降低DDR接口端接傳輸線電流的方法。
背景技術：
DDR(Double Data Rate，雙倍數據速率)技術，即在時鐘的上升沿和下降沿都傳送數據，能在保持時鐘速率不變的情況下將數據傳送速率提高一倍，因此DDR接口廣泛用于芯片之間的互連，如ASIC(專用集成電路)和SDRAM之間的接口，或ASIC和SSRAM之間的接口。DDR接口使用SSTL電平或HSTL電平。
SSTL電平使用2.5V或1.8V電源電壓，在傳輸線的兩端采用端接電阻連到VTT即芯片電源電壓上。VTT是電源電壓的一半。HSTL電平使用1.8V或1.5V電源電壓，在傳輸線的兩端采用端接電阻連到VTT上。VTT是電源電壓的一半。HSTL和SSTL電平的連接關系如圖1所示。
兩個芯片之間用N根數據線互連，驅動芯片有N個輸出管腳，分別用50歐姆的傳輸線連到接收芯片的N個輸入管腳。在傳輸線的兩端，用50歐姆的端接電阻連到VTT即端接電壓。VTT是VCC的1/2。一般用專用電源芯片來給VTT供電。對于大多數使用DDR的SDRAM系統，VCC是2.5V而VTT是1.25V。
一般來說，每根數據線與VTT之間的電流為VTT/50歐姆＝(VCC/2)/50歐姆＝(2.5V/2)/50歐姆＝25毫安。
當數據線為高電平時，從數據線向VTT流入25毫安；當數據線為低電平時，從VTT向數據線流出25毫安。而當所有數據線都同時為高電平時，流入VTT的電流最大，為N*25毫安。而當所有數據線都同時為低電平時，從VTT流出的電流最大，也為N*25毫安。
例如，當N＝64時，VTT的最大電流為64*25毫安＝1.6安培。對于VTT電源模塊來說，需要具備吸收1.6安培和提供1.6安培的電流能力。當數據總線同時翻轉時，VCC和VTT的電流發生突變，VCC電流突變值可達1.6安培；VTT電流突變值可達3.2安培。電流突變太大會引起SSN噪音，而SSN噪音導致電源退耦處理困難，以及數據總線速率受到限制。并且過大的VTT電流增加了VTT電源的制作成本。另外VTT電源電流過大，也帶來了可靠性下降和電源部分熱設計難度加大等問題。
發明內容
本發明的目的是針對現有技術的缺陷，提供一種降低DDR接口端接傳輸線電流的方法，可以降低DDR接口端接傳輸線電流，避免產生SSN噪音，增加了接口數據傳輸的可靠性。
為實現上述目的，本發明提供了一種降低DDR接口端接傳輸線電流的方法，其中包括如下步驟S1、將DDR接口的數據線分為多個第一數據線組，所述多個第一數據線組的數據線數目相同并且連接到同一個編碼電路；S2、編碼電路按照所述第一數據線組的數據線的數目進行編碼，生成第一編碼數據；S3、編碼電路按照與其連接的第二數據線組數據線的數目進行編碼，生成第二編碼數據，并從該第二編碼數據中選出與所述第一編碼數據一一對應的第三編碼數據，該第三編碼數據中0和1的個數相同或者相差一；S4、該第二數據線組僅向譯碼電路傳輸所述第三編碼數據；S5、所述譯碼電路根據第三編碼數據與第一編碼數據的對應關系，向第三數據線組傳輸第一編碼數據。
所述步驟S3和S4中的第二數據線組的數據線多于所述第一數據線組，并且所述第二數據線組通過端接電阻和端接傳輸線與端接電源連接。所述步驟S3中，所述第二數據線組的數據線為偶數個時，所述第三編碼數據中0和1的個數相同，第二數據線組的數據線為奇數個時，所述第三編碼數據中每個編碼數據中0和1的個數相差一。所述步驟S5中的第三數據線組與第一數據線組的數據線數目相同。所述步驟4中第一數據線組傳輸數據時，第一數據線組的數據線為高電平時，對應第一編碼數據為1，第一數據線組的數據線為低電平時，對應第一數據編碼為0。所述步驟S4中第二數據線組的數據線對應第三編碼數據為1時，該傳輸數據的數據線為高電平，從該數據線向端接傳輸線流出電流，數據線對應第三編碼數據為0時，該傳輸數據的數據線為低電平，從端接傳輸線向該數據線流入電流。所述步驟S5中第三數據線組的數據線對應第一編碼數據為1時，該傳輸數據的數據線為高電平，數據線對應第一編碼數據為0時，該傳輸數據的數據線為低電平。
因此，本發明利用冗余編碼，使得第二傳輸線組的數據線傳輸的第三編碼數據高電平和低電平相同或者差一，可以降低DDR接口端接傳輸線電流，利于改善SSN噪音，有利于電源退耦處理簡化，有利于總線速率的提高，提高可靠性和降低成本。
下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
圖1為現有的STL和SSTL的電平的連接關系示意圖；圖2為現有的DDR接口的示意圖；圖3為本發明一種降低DDR接口端接傳輸線電流的方法的流程圖；圖4為本發明一種降低DDR接口端接傳輸線電流的方法所使用的DDR的接口示意圖。
具體實施例方式
本發明利用冗余編碼，使得傳輸線上的高低電壓平均，從而降低DDR接口端接傳輸線電流。
本發明一種降低DDR接口端接傳輸線電流的方法包括如下步驟
S1、將DDR接口的數據線分為多個第一數據線組，所述多個第一數據線組的數據線數目相同并且連接到同一個編碼電路；S2、編碼電路按照所述第一數據線組的數據線的數目進行編碼，生成第一編碼數據；S3、編碼電路按照與其連接的第二數據線組數據線的數目進行編碼，生成第二編碼數據，并從該第二編碼數據中選出與所述第一編碼數據一一對應的第三編碼數據，該第三編碼數據中0和1的個數相同或者相差一；S4、該第二數據線組僅向譯碼電路傳輸所述第三編碼數據；S5、所述譯碼電路根據第三編碼數據與第一編碼數據的對應關系，向第三數據線組傳輸第一編碼數據。
如圖3所示，為本發明一種降低DDR接口端接傳輸線電流的方法的另一實施例詳細流程圖；步驟101，將DDR接口的64數據線分為16個第一數據線組；參見圖4所示，每個第一數據線組1具有4根數據線根10，并且連接一個編碼電路4，編碼電路后連接第二數據線組2，每個第二數據線組具有5根數據線20，數據線20的兩端通過端接電阻6和端接傳輸線70與端接電源(VTT)7相連接，每個第二數據線組2連接有一個譯碼電路5，并且譯碼電路5后連接第三數據線組3，每個第三數據線組3與第一數據線組1相同具有4根數據線30；步驟202，編碼電路按照第一數據線組的數據線的根數“4”進行編碼，生成第一編碼數據，參見表1所示，共有16個編碼；
表1，第一編碼數據和第二編碼數據的對應關系步驟103，編碼電路按照與其連接的第二數據線組數據線的根數“5”進行編碼，生成第二編碼數據，共有32個編碼，并從該第二編碼數據中選擇出與第一編碼數據一一對應的16個第三編碼數據，參見表1所示，該第三編碼數據中每個編碼數據的0和1的個數相差一；第二數據線組數據線的個數一定比第一數據線組多，如果第二數據線組的根數為偶數時，選擇出的第三編碼數據中0和1的個數相同，第二數據線組的根數為奇數時，選擇出的第三編碼數據中每個編碼數據0和1的個數相差一；步驟104，該編碼電路將第一數據線組傳輸的數據，根據第一編碼數據與第三編碼數據的對應關系，從第二數據線組按照第三編碼數據進行數據傳輸；該第二數據線組通過端接電阻和端接傳輸線與端接電源傳輸電流；第一數據線組傳輸數據時，第一數據線組的數據線為高電平時，對應第一編碼數據為1，數據線為低電平時，對應第一數據編碼為0；第二數據線組的數據線對應第三編碼數據為1時，該傳輸數據的數據線為高電平，從該數據線向端接傳輸線流出電流，對應第三編碼數據為0時，該傳輸數據的數據線為低電平，從端接傳輸線向該數據線流入電流；因為第三數據中每組只有1個“1”或“0”是不平衡的，16組最多有16個“1”或“0”是不平衡的，只有這16個不平衡的線才與VTT交換電流，其余的線的電流彼此抵消，那么VTT的凈電流是16*25毫安＝0.4安培，對比現有技術產生的1.6安培，可以看出本發明大幅度降低了對VTT電源的電流要求，并且本發明的電路從芯片電源VCC上吸取的電流跳變值僅有0.4安培；從VTT上吸取的電流跳變值僅有0.8安培，對比于編碼前的1.6安培和3.2安培，本發明也將改善VTT和VCC電源的SSN噪音，有利于電源退耦處理的簡化和速率的提高；步驟105，第二數據組連接的譯碼電路將第二數據線組傳輸的數據，根據第三編碼數據與第一編碼數據的對應關系，從與譯碼電路連接的第三數據線組按照第一編碼數據進行數據傳輸；第三數據線組的數據線對應第一編碼數據為1時，該傳輸數據的數據線為高電平，對應第一編碼數據為0時，該傳輸數據的數據線為低電平。
當然隊第一數據線的分組和編碼方式不限于上述的一種，而且可以把64根線分成8組，每組8根線，然后第二數據線組每組9或10根線。等等。
應用本發明所描述的技術方法，可以降低DDR接口端接傳輸線電流，利于改善VTT和VCC電源的SSN噪音，有利于電源退耦處理簡化，有利于總線速率的提高。也可以降低DDR接口VTT電源設計難度，提高這部分電路的可靠性和降低成本。
最后所應說明的是，以上實施例僅用以說明本發明的技術方案而非限制，盡管參照較佳實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或者等同替換，而不脫離本發明技術方案的精神和范圍。
權利要求
1.一種降低DDR接口端接傳輸線電流的方法，其特征在于包括如下步驟S1、將DDR接口的數據線分為多個第一數據線組，所述多個第一數據線組的數據線數目相同并且連接到同一個編碼電路；S2、編碼電路按照所述第一數據線組的數據線的數目進行編碼，生成第一編碼數據；S3、編碼電路按照與其連接的第二數據線組數據線的數目進行編碼，生成第二編碼數據，并從該第二編碼數據中選出與所述第一編碼數據一一對應的第三編碼數據，該第三編碼數據中0和1的個數相同或者相差一；S4、該第二數據線組僅向譯碼電路傳輸所述第三編碼數據；S5、所述譯碼電路根據第三編碼數據與第一編碼數據的對應關系，向第三數據線組傳輸第一編碼數據。
2.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S3和S4中的第二數據線組的數據線多于所述第一數據線組，并且所述第二數據線組通過端接電阻和端接傳輸線與端接電源連接。
3.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S3中，所述第二數據線組的數據線為偶數個時，所述第三編碼數據中0和1的個數相同，第二數據線組的數據線為奇數個時，所述第三編碼數據中每個編碼數據中0和1的個數相差一。
4.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟中S5的第三數據線組與第一數據線組的數據線數目相同。
5.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第一數據線組傳輸數據時，第一數據線組的數據線為高電平時，對應第一編碼數據為1。
6.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第一數據線組傳輸數據時，第一數據線組的數據線為低電平時，對應第一數據編碼為0。
7.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第二數據線組的數據線對應第三編碼數據為1時，該傳輸數據的數據線為高電平，從該數據線向端接傳輸線流出電流。
8.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S4中第二數據線組的數據線對應第三編碼數據為0時，該傳輸數據的數據線為低電平，從端接傳輸線向該數據線流入電流。
9.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S5中第三數據線組的數據線對應第一編碼數據為1時，該傳輸數據的數據線為高電平。
10.根據權利要求1所述的降低DDR接口端接傳輸線電流的方法，其特征在于，所述步驟S5中第三數據線組的數據線對應第一編碼數據為0時，該傳輸數據的數據線為低電平。
全文摘要
本發明涉及一種降低DDR接口端接傳輸線電流的方法，包括將DDR接口的數據線分為多個第一數據線組，并且連接編碼電路；編碼電路按照第一數據線組數據線的根數進行編碼，生成第一編碼數據，按照與其連接的第二數據線組數據線的根數進行編碼，生成第二編碼數據，從該數據中選擇出與第一編碼數據對應的第三編碼數據，第一數據線組傳輸的數據，根據第一與第三編碼數據的對應關系從第二數據線組按照第三編碼數據進行傳輸；譯碼電路將第二數據線組傳輸的數據，根據第三與第一編碼數據的對應關系從的第三數據線組按照第一編碼數據進行數據傳輸。本發明利用冗余編碼使第二傳輸線組的高電平和低電平相同或差一，從而降低DDR接口端接傳輸線電流。
文檔編號G11C7/10GK101047020SQ20061008290
公開日2007年10月3日 申請日期2006年6月19日 優先權日2006年6月19日
發明者臧大軍 申請人:華為技術有限公司