支持虛擬頁存儲的非易失性存儲器件及其編程方法

專利名稱：支持虛擬頁存儲的非易失性存儲器件及其編程方法
技術領域：
本發明涉及集成電路存儲器件，尤其涉及非易失性存儲器件和編程非易失性存儲器件的方法。
背景技術：
一類非易失性存儲器件包括電可擦除可編程只讀存儲器(EEPROM)，它可以用于許多應用中(包括嵌入式應用和大容量存儲應用中)。在典型的嵌入式應用中，例如在可能需要快速隨機存取讀取時間的個人計算機或移動電話中，EEPROM器件可以用于提供代碼存儲。典型的大容量存貯器應用包括需要大容量和低成本的存儲卡應用。
一類EEPROM器件包括NAND型閃存，它可以提供替代其它形式非易失性存儲器的高容量和低成本。圖1圖解其中具有多個NAND型串的常規閃存陣列10。這些NAND型串中的每一個包括多個EEPROM單元，它們與相應偶和奇位線(BL0_e、BL0_o、...、BLn_e、BLn_o)相關聯。這些位線連接到其中具有多個緩沖器電路(PB0、...、PBn)的頁緩沖器12。每個EEPROM單元包括浮動柵電極和控制柵電極，其電連接到相應字線(WL0、WL1、...WLn)。通過在讀取和編程操作期間驅動串選擇線(SSL)到邏輯1電壓來存取每個NAND串。每個NAND串還包括相應的地選擇晶體管，它電連接到地選擇線(GSL)。
如圖1B所示，在圖1A中的閃存陣列10中的EEPROM單元可以是支持單個編程狀態的單元。僅支持單個編程狀態的EEPROM單元通常稱為單級單元(SLC)。特別地，SLC可以支持擦除狀態(可以當作邏輯1存儲值)和編程狀態(可以當作邏輯0存儲值)。當擦除時，SLC可以具有負閾值(Vth)(如-3V＜Vth＜-1V)，并且當編程時，具有正閾值(如1V＜Vth＜3V)。如圖1C所示，通過設置位線BL到邏輯0值(如，0伏)，將編程電壓(Vpgm)施加到所選擇的EEPROM單元，并且將通過電壓(Vpass)施加到串中未選擇的EEPROM來獲得編程狀態。此外，在編程期間通過將正電壓(如電源電壓Vdd)施加到串選擇線(SSL)并將地電壓(如，0伏)施加到地選擇線(GSL)可以使NAND串有效。
此外，通過對選擇的單元執行讀取操作可以檢測EEPROM單元的編程狀態或擦除狀態。如圖1D所示，當選擇的單元處于擦除狀態，并且選擇的字線電壓(如，0伏)大于所選單元的閾值電壓時，NAND串將操作來放電預充電的位線BL。然而，當所選單元處于編程狀態時，由于所選字線電壓(如，0伏)小于所選單元的閾值電壓，并且所選單元保持“關”，因此對應的NAND串將向預充電的位線B2提供開路。在Jung et al.名為A 3.3 Volt Single PowerSupply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash MemoryTechnology，@ IEEE Journal of Solid-State Circuits，Vol.32，No.11，pp.1748-1757，November(1997)的文章中公開了NAND型閃存的其它方面，其公開援引于此以供參考。
支持多編程狀態的EEPROM單元通常稱為多級單元(MLC)。如圖2所示，支持擦除狀態和三個不同編程狀態的MLC操作來每單元存儲兩個數據位。在Takeuchi et al.名為A Multipage Cell Architecture for High-SpeedProgramming Multilevel NAND Flash Memories，@ IEEE Journal of Solid StateCircuits，Vol.33No.8，pp.1228-1238，August(1998)的文章中公開了每單元具有兩個數據位的MLC的這些和其它方面。美國專利No.5862074和5768188還公開了在NAND型配置中布置的多級EEPROM的方面，它們的公開援引于此以供參考。
圖3A-3B圖解三態EEPROM單元對如何可以支持3位編程。在圖3A中，MLC圖解為支持擦除狀態和兩個可能的編程狀態。本領域技術人員將理解，通過在讀取操作期間將第一參考電壓VR1施加到所選擇的EEPROM單元的控制電極可以將擦除狀態與兩個可能的編程狀態區分開。該第一參考電壓VR1應該設置到在擦除的單元的最大可接受閾值電壓(示為V0)和編程為狀態1的單元的最小可接受閾值電壓(示為V1)之間的電平上。相似地，通過在讀取操作期間將第二參考電壓VR2施加到所選擇的EEPROM單元，可以將第二編程狀態(狀態2)與擦除狀態和第一編程狀態區分開。該第二參考電壓VR2應該設置到在編程為狀態1的單元的最大可接受閾值電壓(示為V0)和編程為狀態2的單元的最小可接受閾值電壓(示為V2)之間的電平上。如圖3B所示，存儲器的同一物理行中的兩個相鄰的3級EEPROM單元可以編程為8個可能狀態之一((111)、(110)、...、(001)、(000))來支持每單元對3位數據。在Tanaka et al.名為A 3.4-Mbyte/sec Programming 3-LevelNAND Flash Memory Saving 40％Die Size Per Bit，@ 1997 Symposium onVLSI Circuits Digest of Technical Papers，Section 9.3，pp.65-66(1997)的文章中中公開了3狀態EEPROM單元的附加方面。然而，由于單個單元故障通常導致在對應對中的兩個單元的3位數據出現差錯，因此在圖3B的對配置中使用3狀態EEPROM單元可能需要復雜的差錯檢測和校正電路。

發明內容
本發明的實施例包括使用奇態存儲單元支持虛擬頁存儲的非易失性存儲器件及編程非易失性存儲器件的方法。在某些實施例中，提供在其中具有非易失性存儲器陣列的集成電路器件。該存儲器陣列包括至少兩個非易失性奇態存儲單元，它們作為相應物理存儲單元獨立運行，并且整體作為單個的虛擬存儲單元運行。還配置該存儲器陣列，使得對于包含在虛擬存儲單元中的數據的所有值，僅以單個參考電壓來驗證虛擬存儲單元的編程。存儲器陣列還可以配置為閃存陣列，并且通過評估與虛擬存儲單元相關的任何物理存儲單元是否編程為高過單個參考電壓的閾值來進行虛擬存儲單元的讀取操作。
本發明其它實施例包括其中具有至少一個第一和第二塊三態存儲單元的閃存陣列。這些存儲單元塊中的每個可以包含多頁存儲單元。這些第一和第二塊三態存儲單元分別作為第一和第二塊物理存儲單元獨立運行，并且整體作為虛擬存儲單元塊運行。第一塊存儲單元可以包括EEPROM單元的多個NAND串。在某些實施例中，EEPROM單元的多個NAND串中的每一個包括不支持虛擬單元編程的至少一個SLC EEPROM單元。
本發明的另一些實施例包括操作閃存器件的方法。這些方法包括通過從NAND型EEPROM陣列初始讀取第一和第二數據頁、然后使用修改的數據重寫第一和第二數據頁來用第三數據頁編程NAND型EEPROM陣列。該重寫操作將NAND型EEPROM陣列中的三頁數據編碼到EEPROM單元的兩頁中。
額外的操作方法包括將第三頁閃存數據編碼到第一和第二頁閃存數據中，由此產生第一和第二頁編碼的閃存數據。然后用第一頁編碼的閃存數據編程閃存器件中的第一頁閃存單元。此外用第二頁編碼的閃存數據編程閃存器件中的第二頁閃存單元。然后可以響應于分別從第一和第二頁閃存單元中讀取第一和第二頁編碼的閃存數據來產生第三頁閃存數據。


圖1A是在其中具有EEPROM單元的NAND型串的常規非易失性存儲器件的電示意圖。
圖1B是圖解根據現有技術的擦除和編程的EEPROM單元的相對閾值電壓的圖。
圖1C是顯示編程偏置條件的EEPROM單元的NAND型串的電示意圖。
圖1D圖解根據現有技術的在從擦除的EEPROM單元和編程的EEPROM單元讀取數據的操作期間在NAND型串中的電流流動。
圖2是圖解根據現有技術的四狀態EEPROM單元的相對閾值電壓的圖。
圖3A是圖解根據現有技術的三態EEPROM單元的相對閾值電壓的圖。
圖3B圖解當在存儲器的相同行中配對時，支持3位數據的兩個相鄰的三態EEPROM單元的閾值電壓分布。
圖4A是根據本發明實施例的支持虛擬頁編程的EEPROM單元的上和下NAND型串的電示意圖。
圖4B是根據本發明實施例的NAND型EEPROM器件的電示意圖。
圖4C是圖解根據本發明實施例的用于編程三態EEPROM單元的操作的圖。
圖4D是圖解根據本發明實施例的用于編程三態EEPROM單元的操作的圖。
圖4E是圖解根據本發明實施例的用于編程EEPROM單元的“虛擬”頁的流程圖。
圖5A圖解根據本發明實施例用于編程虛擬EEPROM單元的操作。
圖5B是圖解根據本發明實施例的從三態EEPROM單元讀取數據的操作的流程圖。
圖5C是圖解根據本發明實施例的從三態EEPROM單元讀取數據的操作的流程圖。
具體實施例方式
將參照附圖在這里全面描述本發明，在附圖中顯示了本發明優選實施例。然而，本發明可以以許多不同形式實現，并且不應該理解為限制到這里闡述的實施例。提供這些實施例以便本公開更加透徹和完整，并且將本發明的范圍完全提供給本領域技術人員。相同的幅圖標記指相同的元件，并且由相同的附圖字母指代其中相同的信號線和信號。還可以同步信號和/或對其進行較小的邏輯運算(如，反相)，而不考慮不同的信號。
參照圖4A，圖解了像包括一對NAND型串那樣的一單列EEPROM單元40a。該對NAND型串包括上NAND型串(它可以屬于包含多個單元頁的上塊EEPROM單元)，和下NAND型串(它可以屬于包含多個單元頁的下塊EEPROM單元)。上和下NAND型串連接到公共源線CSL。上NAND型串包括具有連接到上串選擇線SSLU的柵極端的NMOS晶體管和具有連接到上地選擇線GSLU的柵極端的NMOS晶體管。上NAND型串還包括多個三態EEPROM單元。這些三態EEPROM單元具有連接到相應字線的控制柵極，字線與非易失性存儲器的多個頁PAGE1、PAGE3、...、PAGE39相關。還提供與PAGE41和PAGE43相關的SLC EEPROM單元對。這些SLC EEPROM單元可以在虛擬頁編程和讀取操作的地址空間之外。同樣地，下NAND型串包括具有連接到下串選擇線SSLL的柵極端的NMOS晶體管和具有連接到下地選擇線GSLL的柵極端的NMOS晶體管。下NAND型串還包括多個三態EEPROM單元。這些三態EEPROM單元具有連接到相應字線的控制柵極，字線與非易失性存儲器的多個頁PAGE0、PAGE2、...、PAGE38相關。還提供與PAGE40和PAGE42相關的一對SLC EEPROM單元。正如在下面關于圖4B-4E和5A-5C更全面地描述的那樣，關于存儲器的下塊的PAGE0、PAGE2、...、PAGE38的EEPROM單元和關于存儲器的上塊的PAGE 1、PAGE3、...、PAGE39的EEPROM單元可以整體形成非易失性存儲器的多個“虛擬”頁。這些“虛擬”頁圖示為VPAGE44、VPAGE45、...、VPAGE63。因此，EEPROM單元的列40a圖示為支持64頁非易失性存儲器的一列。本發明的實施例不限于存儲器的任何特定容量、頁寬或NAND串長度。
圖4B圖解根據本發明實施例的EEPROM器件40b。EEPROM器件40b包括具有上和下存儲器塊的非易失性存儲器陣列、頁緩沖器和數據輸入/輸出電路。特別地，EEPROM器件40b圖示為支持非易失性存儲器的2N個“物理”頁(如，行)和非易失性存儲器的N個“虛擬”頁的8列器件，但是僅招致支持2N頁SLC EEPROM單元的常規非易失性存儲器的存儲器陣列布局的占地(即，面積損失)。
圖4C圖解以順序方式編程對應一對三態EEPROM單元的操作，其中在對中的下單元之前編程對中的上單元。該編程順序可以相反。為了在這里進行說明，上單元可以是與圖4B中的字線WLU<0>和位線BL<0>相關的EEPROM單元，并且下單元可以是與圖4B中的字線WLL<0>和位線BL<0>相關的EEPROM單元。如圖4C所示，將“物理”數據的兩位編程為1/1不引起對中的上和下單元的閾值電壓的任何變化。因此，對中的上和下單元的閾值電壓保持在它們的原始“擦除”電平(即，Vth＜VR1，其中VR1是第一參考電壓)。將“物理”數據的兩位編程為1/0不引起上單元的閾值電壓的任何變化，但是使下單元的閾值電壓增加到VR1和VR2之間的電平。同樣地，將“物理”數據的兩位編程為0/1使上單元的閾值電壓增加到VR1和VR2之間的電平，但是不引起下單元的閾值電壓的任何變化。最后，如圖所示，將“物理”數據的兩位編程為0/0使上和下單元的閾值電壓增加到VR1和VR2之間的電平。上單元的編程和讀取操作獨立于下單元的編程和讀取操作，反之亦然。
圖4D圖解在根據圖4C使用2位“物理”數據編程對應一對三態EEPROM單元之后，使用第三位“虛擬”數據編程該對的操作。這些編程操作包括情況(a)-(h)。在情況(a)中，“虛擬”編程操作不要求單元對的閾值電壓發生任何變化來獲得3位數據(1/1/1)。在作為特定情況(S)的情況(b)中，“虛擬”編程操作要求對中的上和下單元的閾值電壓都增加到高于VR2(即，Vth＞VR2，其中VR2是第二參考電壓)來獲得3位數據(1/1/0)。在情況(c)中，“虛擬”編程操作不要求單元對的閾值電壓的任何額外的變化來獲得3位數據(1/0/1)。在情況(d)中，“虛擬”編程操作要求對中下單元的閾值電壓增加到高于VR2來獲得3位數據(1/0/0)。在情況(e)中，“虛擬”編程操作不要求單元對的閾值電壓的任何額外的變化來獲得3位數據(0/1/1)。在情況(f)中，“虛擬”編程操作要求對中上單元的閾值電壓增加到高于VR2來獲得3位數據(0/1/0)。在情況(g)中，“虛擬”編程操作不要求單元對的閾值電壓的任何額外的變化來獲得3位數據(0/0/1)。最后，在情況(h)中，虛擬”編程操作要求對中上單元的閾值電壓增加到高于VR2來獲得3位數據(0/0/0)。
特別地，每個虛擬頁編程操作包括從具有上和下塊的多頁存儲器陣列中的對應上和下物理頁中的多個讀取操作。如方框102所示，使用普通SLC讀取操作可以讀取存儲器陣列的上頁中的EEPROM單元。該SLC讀取操作包括將在存儲器陣列中的上塊中的所選擇的字線設置為第一參考電壓VR1。由附圖字母A1標識該上頁讀取數據。然后，在方框104，使用普通SLC讀取操作可以讀取數據的對應下頁。該SLC讀取操作包括將在存儲器陣列中的下塊中的所選擇的字線設置為第一參考電壓VR1。由附圖字母A2標識該下頁讀取數據。
然后將虛擬數據頁(這里稱為第三頁數據A3)編程進存儲陣列的“虛擬”頁，這是通過使用該第三頁數據A3編碼上頁“物理”數據A1和下頁“物理”數據A2來進行的。數據的虛擬頁編程到存儲器陣列的“虛擬”頁。這些編碼操作導致“編碼的”上單元數據A1*和“編碼的”下單元數據A2*的產生。如圖5B所示，這些編碼操作是非破壞性的，這表示可以從A1*直接解碼A1，并且可以從A2*直接解碼A2。通過參照圖4D和5A更加完全地圖解這些編碼操作，例如在其中第一頁數據A1<7:0>等于<10110001>，第二頁數據A2<7:0>等于<01110110>，并且第三頁數據A3<7:0>等于<10001010>的情況下A1<7:0>＝<10110001>
A2<7:0>＝<01110110>；和A3<7:0>＝<10001010>
□(編碼)A1*<7:0>＝<10PSS00P01>；和A2*<7:0>＝<01SS0110P>。
在該實例中，在A1*<7:0>和A2*<7:0>中的上標“P”指示進一步編程來將閾值電壓升高到高于VR2，并且“S”指示圖4D所示的特定情況(b)，其中對中的下和上單元進一步編程到具有高于VR2的閾值電壓。因此，其中上述事例說明在EEPROM器件40b的第六列(6)中的一對EEPROM單元被編程來支持3位數據(0/1/0)(即，A1<6>＝0，A2<6>＝1和A3<6>＝0)，這對應于圖4D的情況(f)。EEPROM器件40b的第零列(0)中的另一對EEPROM單元被編程來支持3位數據(1/0/0)(即，A1<0>＝1，A2<0>＝0和A3<0>＝0)，這對應于圖4D的情況(d)。
再次參照圖4E和圖5A，一旦響應于從上和下頁數據A1和A2的讀取操作來產生編碼的數據A1*和A2*(方框102-104)，就使用編碼的數據A1*編程與A1相關的EEPROM單元的對應上頁，然后以第二參考電壓VR2驗證(方框106和108)。然后，使用編碼的數據A2*編程與A2相關的EEPROM單元的對應下頁，然后以第二參考電壓VR2驗證(方框110和112)。在本發明的另一實施例中，該上和下編程順序可以相反。
圖5B圖解用于從EEPROM單元的所選擇的頁中讀取“物理”數據的操作200。該“物理”數據對應于圖5A所示的三位數據的BIT1和BIT2。這些讀取操作200包括執行從非易失性存儲器陣列的對應上頁和下頁的特定情況讀取操作。如方框202和204所示，該特定情況讀取操作包括分別以第二參考電壓VR2設置所選擇的字線來用于上和下塊中的上和下頁，同時以VREAD同步設置未選擇的字線。如方框206所示，然后做出檢查來確定連接到上和下塊的任何對應位線是否放電。在方框210，如果檢查導致否定答案，這表示存在特定情況(即，BIT1/BIT2/BIT3＝1/1/0)，然后用于對應的物理單元的讀取數據等于邏輯1值。然而在方框208，如果檢查導致肯定的答案，則使用設置到第一參考電壓VR1的所選擇的字線對所選擇的單元執行普通SLC讀取。在方框212，從頁緩沖器輸出所選擇的物理頁的讀取數據。因此，在方框202-204，對于以上實例，所選擇的上頁的特定情況讀取(使用A1*<7:0>＝<10PSS00P01>編程)將導致下列第一位線條件BL1<7:0>＝<00110000>，這指示A1<5:4>＝<11>。相反在方框208，所選擇的上頁的普通SLC讀取(使用A1*<7:0>＝<10110001>編程)將導致下列第二位線條件BL2<7:0>＝<01111110>。在方框212，這些第一和第二位線條件(BL1<7:0>＝<00110000>和BL2<7:0>＝<01111110>)在頁緩沖器中組合，由此產生A1<7:0>的值(<10110001>)。由于存在特定情況編程，通過反轉與第二位線條件相關的每個位來產生A1值，經受由第一位線條件設置的約束(要求A1<5:4>＝<11>)。
圖5C圖解用于從EEPROM單元的一對頁中讀取“虛擬”數據的操作300。在方框302和304，上塊的所選擇的和未選擇的字線分別設置到VR2和VREAD，來檢測在所選擇的上頁中的任何單元是否滿足圖4D標識的情況(b)、情況(f)或情況(h)條件。因此，在方框306，對于上述實例(使用A1*<7:0>＝<10PSS00P01>編程)，該讀取操作將導致下面的第三位線條件BL3<7:0>＝<01110100>，它存儲在頁緩沖器的第一鎖存器中。然后在方框308和310，下塊的所選擇的和未選擇的字線分別設置到VR2和VREAD，來檢測在所選擇的下頁中的任何單元是否滿足圖4D標識的情況(b)或情況(d)條件。因此在方框312，對于上述實例(使用A2*<7:0>＝<01SS0110P>編程)，該讀取操作將導致下列第四位線條件BL4<7:0>＝<00110001>，它存儲在頁緩沖器的第二鎖存器中。
在方框314，逐位地將第一和第二鎖存中數據進行比較BL3<7:0>＝<01110100>
BL4<7:0>＝<00110001>
由于在方框316，僅僅BL3<5:4>＝BL4<5:4>＝<11>，A3<5:4>＝<00>。在方框318，對剩余位執行NOR操作來獲得A3<7:6:3:0>＝<10；1010>。然后在方框320，從頁緩沖器輸出該數據。在本發明的其他實施例中，頁緩沖器可以執行另外的操作來解決上述讀取操作。
圖4D所示的上述編程操作說明本發明的實施例如何相對不受響應于閾值電壓錯誤引起的多位差錯的影響。例如，如果在讀取時，情況(a)所示的編程狀態被錯誤地反映為情況(c)或情況(e)狀態，則正確的3位數據1/1/1在讀取中將錯誤地反映為1/0/1(表示在A2中的單個位錯誤)，或0/1/1(表示在A1中的單個位錯誤)。同樣地，如果在讀取時，情況(g)所示的編程狀態被錯誤地反映為情況(c)、情況(e)或情況(h)狀態，則正確的3位數據0/0/1在讀取中將錯誤地反映為1/0/1(表示在A1中的單個位錯誤)，0/1/1(表示在A2中的單個位錯誤)或0/0/0(表示在A3中的單個位錯誤)。在圖4D中所示的其他編程狀態中也是一樣的。
在附圖和說明書中，公開了本發明典型的優選實施例，雖然采用了特定術語，但是它們僅用于通用和描述的目的，并且不意欲限制，在所附權利要求中闡明本發明的范圍。
權利要求
1.一種集成電路器件，包括其中具有至少第一和第二塊三態非易失性存儲單元的存儲器陣列，所述第一和第二塊存儲單元被配置來分別獨立支持第一和第二數據塊，并且進一步被配置來整體支持被編碼到第一和第二數據塊上的第三數據塊。
2.如權利要求1所述的集成電路器件，其中所述存儲器陣列被配置使得對于包含在第三數據塊中的數據的所有值，僅以單個參考電壓驗證第三數據塊的編程。
3.一種集成電路器件，包括其中具有至少兩個非易失性奇態存儲單元的存儲器陣列，其中所述奇態存儲單元被配置來作為相應物理存儲單元獨立運行，并且整體作為單個虛擬存儲單元運行。
4.如權利要求3所述的集成電路器件，其中所述存儲器陣列被配置使得對于包含在虛擬存儲單元中的數據的所有值，僅以單個參考電壓來驗證虛擬存儲單元的編程。
5.如權利要求4所述的集成電路器件，其中所述存儲器陣列是閃存陣列，被配置來通過評估與虛擬存儲單元相關的任何物理存儲單元是否被編程為高過單個參考電壓的閾值來進行虛擬存儲單元的讀取。
6.一種閃存陣列，包括第一和第二塊三態存儲單元，其被配置來分別作為第一和第二塊物理存儲單元獨立運行，并且整體作為一塊虛擬存儲單元運行。
7.如權利要求6所述的閃存陣列，其中所述第一塊存儲單元包括EEPROM單元的多個NAND串。
8.如權利要求7所述的閃存陣列，其中EEPROM單元的多個NAND串中的每一個包括至少一個SLC EEPROM單元。
9.一種操作閃存器件的方法，包括步驟通過從NAND型EEPROM陣列讀取第一和第二數據頁、然后使用其中編碼三個數據頁的修改數據重寫第一和第二數據頁，來用第三數據頁編程NAND型EEPROM陣列。
10.如權利要求9的方法，其中在所述編程步驟之后是從NAND型EEPROM陣列的兩頁中讀取3頁數據的步驟。
11.如權利要求10的方法，其中EEPROM單元是三態EEPROM單元。
12.一種操作閃存器件的方法，包括步驟將第三頁閃存數據編碼到第一和第二頁閃存數據中，由此產生第一和第二頁編碼的閃存數據；用第一頁編碼的閃存數據編程閃存器件中的第一頁閃存單元；用第二頁編碼的閃存數據編程閃存器件中的第二頁閃存單元；和響應于分別從第一和第二頁閃存單元中讀取第一和第二頁編碼的閃存數據，產生第三頁閃存數據。
13.如權利要求12所述的方法，其中在所述編碼步驟之前是從第一和第二頁閃存單元分別讀取第一和第二頁閃存數據的步驟。
14.如權利要求12所述的方法，其中在所述用第一頁編碼的閃存數據編程第一頁閃存單元的步驟之后，是響應于從第一頁閃存單元讀取第一頁編碼的閃存數據來產生第一頁閃存數據的步驟。
15.如權利要求12所述的方法，其中在所述用第二頁編碼的閃存數據編程第二頁閃存單元的步驟之后，是響應于從第二頁閃存單元讀取第二頁編碼的閃存數據來產生第二頁閃存數據的步驟。
16.一種集成電路器件，包括NAND型閃存陣列，其中包括至少第一和第二N頁的EEPROM單元塊，第一和第二N頁的EEPROM單元塊被配置來作為N頁的EEPROM單元物理塊獨立運行，并且整體作為N頁的EEPROM單元虛擬塊運行。
17.一種操作閃存器件的方法，包括步驟從存儲器陣列的第一頁EEPROM單元中讀取第一數據頁；從存儲器陣列的第二頁EEPROM單元中讀取第二數據頁；和通過分別從第一和第二頁EEPROM單元中將第一和第二數據頁讀取到頁緩沖器、并且將頁緩沖器中的第一和第二數據頁解碼為第三數據頁，來從存儲器陣列中讀取第三數據頁。
18.如權利要求17所述的方法，其中第一和第二頁EEPROM單元處于不同的多頁EEPROM單元塊中。
19.如權利要求17所述的方法，其中在讀取第一數據頁和第二數據頁之前讀取第三數據頁。
20.一種非易失性半導體存儲器件，包括包含多個存儲器串的存儲單元陣列，在存儲器串中電可擦除和可編程存儲單元串聯，每個所述存儲器串具有至少一個其中存儲奇數個閾值電壓狀態的存儲單元；電連接到串的多條位線；和連接到串中相應單元的多條字線，其中通過使能選擇多于一條字線來執行從奇態單元讀取并編程數據位。
21.如權利要求20所述的非易失性半導體存儲器件，其中以兩個單元為單位操作奇態存儲單元。
22.如權利要求21所述的非易失性半導體存儲器件，其中存儲單元串包括十一個三態單元和一個兩態單元。
23.如權利要求22所述的非易失性半導體存儲器件，其中兩態單元連接到靠近位線的串的一端。
24.如權利要求21所述的非易失性半導體存儲器件，其中存儲單元串包括22個三態單元和兩個兩態單元。
25.如權利要求24所述的非易失性半導體存儲器件，其中至少一個兩態單元連接到靠近位線的串的一端。
26.一種非易失性半導體存儲器件，包括包含多個存儲器串的存儲單元陣列，在存儲器串中電可擦除和可編程存儲單元串聯，每個所述存儲器串具有至少一個其中存儲奇數個閾值電壓狀態的存儲單元；電連接到串的多條位線；和連接到串中相應單元的多條字線，其中通過激活位線來執行從奇態單元讀取并編程數據位。
27.如權利要求26所述的非易失性半導體存儲器件，其中存儲單元是存儲單元是三態單元。
28.如權利要求26所述的非易失性半導體存儲器件，其中以兩個單元為單位操作奇態存儲單元。
29.如權利要求27所述的非易失性半導體存儲器件，其中存儲單元包括十一個三態單元和一個兩態單元。
30.如權利要求29所述的非易失性半導體存儲器件，其中兩態單元連接到靠近位線的串的一端。
31.如權利要求27所述的非易失性半導體存儲器件，其中存儲單元串包括22個三態單元和兩個兩態單元。
32.如權利要求31所述的非易失性半導體存儲器件，其中至少一個兩態單元連接到靠近位線的串的一端。
33.一種閃存陣列，包括包括多個存儲器塊的存儲單元陣列，每個存儲器塊包括多個存儲器串和多條位線，每條位線連接到第一存儲器串和第二存儲器串，其中三態存儲單元的第一存儲器串和第二存儲器串分別作為第一和第二頁塊獨立運行，并且整體作為第三頁塊虛擬存儲單元運行。
34.如權利要求33所述的閃存陣列，其中所述第一頁塊存儲單元包括EEPROM單元的多個NAND串。
35.如權利要求34所述的閃存陣列，其中EEPROM單元的多個NAND串中的每一個包括至少一個SLC EEPROM單元。
全文摘要
非易失性存儲器陣列其中包括第一和第二塊三態存儲單元。這些第一和第二塊被配置來分別作為第一和第二塊物理存儲單元獨立運行，并且整體作為另一塊虛擬存儲單元運行。可以獨立地讀取第一和第二塊存儲單元和另一塊虛擬存儲單元來提供總共三塊讀取數據。
文檔編號G11C16/10GK1855304SQ20061005951
公開日2006年11月1日 申請日期2006年3月10日 優先權日2005年4月27日
發明者黃相元 申請人:三星電子株式會社