專利名稱：適用于低電壓的高線性度cmos模擬開關的制作方法
技術領域：
本發明屬于集成電路技術領域，具體涉及一種適用于低電壓的高線性度CMOS模擬開關。
背景技術：
在當今混合信號集成電路設計領域中，開關電容電路正扮演著極其重要的角色。過去，電路中往往會使用電阻，但在CMOS工藝里很難精確控制的電阻阻值，因此電路的精度會受到很大制約。相比之下，實現精確的電容則較為容易，因此開關電容電路可以獲得更高的精度。此外，開關電容電路利用了電荷存儲原理，故具有更大的動態范圍和更好的溫度特性。憑借其自身的諸多優點，開關電容電路已被廣泛的應用于音頻調制、無線收發機的基帶信號處理等系統中。就具體電路而言，主要為模/數、數/模轉換器和各種濾波器。
但隨著集成電路的發展，簡單的開關電容電路的問題漸漸體現出來。圖1顯示了一個簡單的開關電容電路，當時鐘Ck為高電平(電源電壓Vdd)時，可以推導出開關1的導通電阻表達式如下RON=1μnCoxWL(Vdd-Vin-VTHN)]]>其中，RON為開關導通電阻，μn為電子遷移率，Cox為單位面積的柵氧化層電容，W/L為MOS管的寬長比，Vin為輸入信號，VTHN為MOS管閾值電壓。從表達式可以看出兩個主要的問題首先，輸入信號的最高電平必須低于MOS管柵極電壓一個閾值電壓(VTHN)才可以使開關導通，在電源電壓不斷降低的今天，這會嚴重影響到輸入信號的擺幅；其次，開關的導通電阻會隨著MOS管柵-源電壓(Vdd-Vin)和閾值電壓VTHN而變化，這直接影響到整個電路的線性度，使其不能滿足當今高精度電路的要求。如何解決這兩個問題，已成為開關電容電路的一個重要研究方向。
解決此問題的一個比較有效的方法是利用圖2所示的技術，此技術早已在國外提出，具體可見H.Pan，M.Segami，M.Choi，J.Cao，and A.Abidi，″A 3.3-V 12-b 50-MS/sA/D Converter in 0.6-um CMOS with over 80-dB SFDR，″IEEE J.Solid-State Circuits，vol.35，NO.12，pp.1769-1780，Dec.2001。如圖2所示，此電路由參考電阻3～4、恒流源5、運算放大器6、復制采樣開關7、升壓電路8～13、采樣開關14組成。其中電阻4的阻值遠大于電阻3的阻值，因此在節點15所得的分壓值近似等于輸入信號Vin。橫流源5將復制采樣開關7偏置在飽和區，由于運算放大器6和復制采樣開關7形成負反饋，因此節點16和節點15的電壓相同，都等于輸入信號Vin。由于復制采樣開關7的電流恒定，根據電流公式可知它的柵-源電壓也基本恒定，所以節點17的電壓始終比節點16(即Vin)高一個固定的值。最后將節點17的電壓經過一個升壓電路8～13提升一個固定電壓后作為采樣開關14柵端的控制電壓，就可以使得14管的柵-源電壓基本固定，從而消除了其變化所引入的非線性。同時，由于7管和14管的源端都等于Vin，因此它們具有相同的源一體偏襯電壓，由下式可知它們的閾值電壓相等，從而消除了閾值電壓變化引入的非線性。其中升壓電路8～13具體采用了圖3所示的結構，圖3中的Vin連接圖2中的節點17，圖3中的Vg連接圖2中的節點18。
VTHN=VTH0+γsub[2|Φf|+VSB-2|Φf|]]]>這里，VTHO為本征閾值電壓，γsub為體效應系數，Φf為表面勢，VSB為源體電勢差。然而從圖2中可以看出，節點17的電壓始終要比節點16的電壓(即Vin)高一個閾值電壓，由于運算放大器6的輸出擺幅有限，16點的電壓被嚴重限制，使得使用大擺幅輸入信號成為了不可能。隨著當今電源電壓不斷的降低，這個問題日益嚴重。因此，如何在保證開關線性度的同時增加開關的輸入信號擺幅，已成為一個亟待解決的問題。
發明內容
本發明的目的在于提出了一種適用于低電壓的高線性度CMOS模擬開關，以克服現有模擬開關擺幅較小的不足，滿足當今低電壓、高精度電路對模擬開關的嚴格要求。
本發明提出的新型模擬開關是適用于低電壓的高線性度CMOS模擬開關，由3個分壓電阻、1個運算放大器、1個復制采樣開關、1個采樣開關、1個偽采樣開關、2個升壓電路組成。由運算放大器和復制采樣開關形成負反饋電路，從而為復制采樣開關復制出與采樣開關相同的閾值電壓。再將復制采樣開關的柵電壓作為采樣開關的控制信號，以消除采樣開關導通電阻隨輸入信號和閾值電壓的變化，從而大大提高了采樣開關的線性度。同時利用2個升壓電路，消除了運放輸出擺幅對電路功能的限制，實現了低電壓下的正常工作。
本發明的具體電路結構見圖4所示。由分壓電阻36～38、復制采樣開關39、采樣開關40、偽采樣開關41、升壓電路一、升壓電路二、運算放大器56組成，分壓電阻37和38形成從輸入信號端到地之間的分壓，分壓輸出連接到運算放大器56的正輸入端。復制采樣管39的漏端連接到輸入信號端，柵端連接到升壓電路一、升壓電路二的共同輸出端節點61，源端連接到運算放大器56的負輸入端。分壓電阻36的一端連接到復制采樣開關39的源端，另一端連接到地。
升壓電路一由受時鐘Φ1控制的開關43、45和47、受反向時鐘Φ2控制的開關42、46、48經電路連接組成。升壓電路二由受時鐘Φ1控制的開關49、53和55，受反向時鐘Φ2控制的開關50、52和54經電路連接構成，升壓電路一和升壓電路二均為常規升壓電路，具體電路結構見圖5所示。升壓電路一中，Vin連接到圖4中運算放大器56的輸出端，Vg連接到圖4中采樣開關40的柵端，Vout連接到圖4中復制采樣開關39的柵端。升壓電路二中，Vin連接到圖4中運算放大器56的輸出端，Vg連接到圖4中偽采樣開關41的柵端，Vout連接到圖4中復制采樣開關39的柵端。采樣開關40的漏端連接到輸入信號端，柵端連接到升壓電路一的輸出端節點58，源端連接到采樣輸出端。偽采樣開關41的漏端、源端短接在一起后連接到輸入信號端，柵端連接到升壓電路二的輸出端節點62。
本發明中，電阻36和38具有相同的阻值，并大于電阻37的阻值。升壓電路一利用兩相時鐘Φ1、Φ2控制。其中升壓電路二利用相反的兩相時鐘Φ2、Ф1控制。其中復制采樣開關39、偽采樣開關41應該和采樣開關40具有相同的尺寸。下面將具體說明其工作原理。
升壓電路一和升壓電路二的作用僅僅是將運放56的輸出提升一個電壓Vdd，并不引入其他的影響，故運算放大器56和復制采樣開關39(采用NMOS管)形成負反饋，所以節點59和節點60的電平相等。由于電阻37遠遠小于電阻36和38，所以在節點60的分壓基本等于輸入信號Vin，那么節點59的電平也基本等于輸入信號Vin。因此復制采樣開關39的漏-源電壓將非常小，管子工作在深線性區，這與采樣開關40(采用NMOS管)的工作狀態是一致的。通過調節電阻36、37、38的阻值，可以讓39管和40管的漏-源電壓基本相等。由于它們的漏端都接著Vin，因此它們的源端電位相等，即擁有相同的源-體偏襯電壓VSB，故而擁有相等的閾值電壓。
由于節點59和節點60的電平等于Vin，且電阻36和38相等，所以復制采樣開關39的導通電阻等于電阻37。那么由下面的推導可以得到節點61的電位。所以將節點61的電壓作為采樣開關40的控制信號，就可以讓采樣開關40RON,M39=1μnCoxWL(V61-Vin-VTHN)=R37→V61=Vin+VTHN+1μnCoxWLR37]]>的導通電阻與Vin和VTHN都無關(見下式)，從而實現了很高的線性度。由于升壓電路一和升壓電路二的存在，使得運算放大器56的輸出擺幅大大提高，從而可以實現很高的輸入信號擺幅，適合于低電壓模式下的工作。
RON,M40=1μnCoxWL(Vin+VTHN+1μnCoxWLR37-Vin-VTHN)=1μnCoxWL(1μnCoxWLR37)=R37]]>這里，RON，M39，RON，M40分別表示MOS管30和31的導通電阻，R20、R32分別表示電阻20、32的阻值，其余符號含義同前。
圖1為采樣開關原理圖。
圖2為傳統高線性度開關電路圖。
圖3為傳統高線性度開關中的電壓提升電路圖。
圖4為本發明提出的適用于低電壓的高線性度CMOS模擬開關結構圖。
圖5為本發明中所使用的電壓提升電路圖。
標號說明1、7、14、19、22、25、27、29、31、32、33、34、39、40、41、63、66、69、71、73、75、76、77、78為NMOS管，28、30、72、74、79為PMOS管，2、10、20、23、26、44、51、64、67、70、為電容，3、4、36、37、38為電阻，5為電流源，6、56為運算放大器，21、24、65、68為反向器，8、12、43、45、47、49、53、55為時鐘Φ1控制的開關，9、11、13、42、46、48、50、52、54為反相時鐘Φ2控制的開關，57、58、59、60、61為節點。
具體實施例方式
下面結合附圖進一步描述本發明。
在圖4中，電阻36和38具有相同的阻值，并遠大于電阻37的阻值。輸入信號Vin經過電阻37、38分壓后，在節點60產生一個近似等于Vin的信號，作為運算放大器56正端的輸入。運算放大器56和復制采樣開關39組成負反饋電路，使得節點59的電壓等于節點60的電壓，即近似等于輸入信號Vin，因此復制采樣開關39工作在深線性區，與采樣開關40的狀態一致。通過調節電阻36、37、38的阻值，可以讓復制采樣開關39和采樣開關40的漏-源電壓基本相等。由于它們的漏端都接Vin，則源電位相等，即有相同的體效應，從而具有相同的閾值電壓VTHN。由于節點43和節點44的電平等于Vin，且電阻20和22相等，可得晶體管23的導通電阻RON，M23等于電阻37的阻值，由此可以推導出節點61的電壓如下。最后再把節點61的電壓作為采樣開關40柵端V61=Vin+VTHN+1μnCoxWLR37]]>
(節點58)的控制電壓，則可以計算出40管的導通電阻將與輸入信號和閾值電壓電壓無關(見下式)，因此可以達到很高的線性度。
RON,M40=1μnCoxWL(Vin+VTHN+1μuCoxWLR37+Vin-VTHN)=1μnCoxWL(1μnCoxWLR37)=R37]]>下面再對本開關的低電壓工作原理加以闡述。在本開關中，使用了兩個升壓電路。其中升壓電路一在兩相時鐘Φ1、Φ2下工作，而升壓電路二在相反的兩相時鐘Φ2、Ф1下工作。它們的目的都是將節點57的電位提升一個固定值Vdd，從而實現電路在低電壓下正常工作。如果沒有這兩個電壓提升電路，當輸入信號Vin接近Vdd時，節點61的電壓也會跟隨Vin接近Vdd，那么節點57的電平將會超出Vdd。而運放的輸出擺幅卻不可能超出Vdd，因此電路的工作會受到運放輸出擺幅的限制。當加入電壓提升電路以后，節點61的電壓即使超出Vdd，也不會導致節點57的電壓超出運放的輸出擺幅。因此電路仍然可以正常工作。從圖3中可以看到，當時鐘Φ2有效時，采樣開關54導通，偽采樣開關41截止；當時鐘Φ1有效時，采樣開關40截止，偽采樣開關41導通。無論在那個時鐘相位下，運放都有恒定的負載，更保證了電路的正常工作。在實際使用中，升壓電路采用圖5的結構，它是從圖3的電路改進而來。對于升壓電路一，應將圖5中的Vin接到圖4中的57節點，將圖5中的Vout接到圖4中的61節點，將圖5中的Vg接到圖4中的58節點。對于升壓電路二，應將圖5中的Vin接到圖4中的57節點，將圖5中的Vout接到圖4中的61節點，將圖5中的Vg接到圖4中的58節點。
權利要求
1.一種適用于低電壓的高線性度CMOS模擬開關，其特征在于由分壓電阻(36、37、38)、復制采樣開關(39)、采樣開關(40)、偽采樣開關(41)、升壓電路一、升壓電路二、運算放大器(56)經電路連接構成；其中，分壓電阻(37)和(38)形成從輸入信號端到地之間的分壓，分壓輸出連接到運算放大器(56)的正輸入端；復制采樣管(39)的漏端連接到輸入信號端，柵端連接到升壓電路一和升壓電路二的共同輸出端節點(61)，源端連接到運算放大器(56)的負輸入端；分壓電阻(36)的一端連接到復制采樣開關(39)的源端，另一端連接到地。
2.根據權利要求1所述的適用于低電壓的高線性度CMOS模擬開關，其特征在于電壓提升電路一的Vin連接到運算放大器(56)的輸出端，Vg連接到采樣開關(40)的柵端，Vout連接到復制采樣開關(39)的柵端。
3.根據權利要求1所述的適用于低電壓的高線性度CMOS模擬開關，其特征在于電壓提升電路二的Vin連接到運算放大器(56)的輸出端，Vg連接到偽采樣開關(41)的柵端，Vout連接到復制采樣開關(39)的柵端。
4.根據權利要求1所述的適用于低電壓的高線性度CMOS模擬開關，其特征在于采樣開關(40)的漏端連接到輸入信號端，柵端連接到升壓電路一的輸出端節點(58)，源端連接到采樣輸出端。
5.根據權利要求1所述的適用于低電壓的高線性度CMOS模擬開關，其特征在于偽采樣開關(41)的漏端、源端短接在一起后連接到輸入信號端，柵端連接到升壓電路二的輸出端節點(62)。
全文摘要
本發明屬集成電路技術領域，具體為一種適用于低電壓的高線性度CMOS模擬采樣開關。它由3個分壓電阻、1個運算放大器、1個復制采樣開關、1個采樣開關、1個偽采樣開關、2個升壓電路組成。由運算放大器和復制采樣開關形成負反饋電路，從而為復制采樣開關復制出與采樣開關相同的閾值電壓。再將復制采樣開關的柵電壓作為采樣開關的控制信號，以消除采樣開關導通電阻隨輸入信號和閾值電壓的變化，從而大大提高了采樣開關的線性度。同時利用2個升壓電路，消除了運放輸出擺幅對電路功能的限制，實現了低電壓下的正常工作。
文檔編號G11C27/00GK1901372SQ200610029169
公開日2007年1月24日 申請日期2006年7月20日 優先權日2006年7月20日
發明者彭云峰, 嚴偉, 周鋒 申請人:復旦大學