專利名稱：用于閾值寬度控制的多級ono快閃編程演算法的制作方法
技術領域：
本發明是關于存儲裝置及類似裝置，特別是關于一種對閃存裝置 中具多級數據狀態(multi-level data states)之存儲單元之扇區(sectors of cells))進行編程(programming)的方法。
背景技術：
現有的眾多不同種類及型態之存儲能夠儲存計算機及相似種類之 系統之數據。例如，隨機存取存儲(RAM)、動態隨機存取存儲(DRAM)、 靜態隨機存取存儲(SRAM)、只讀存儲器(ROM)、可編程只讀存儲器 (PROM)、電性可編程只讀存儲器(EPROM)、電性可抹除可編程只讀存 儲器(EEPROM)以及閃存(flashmemory)，目前皆可用于數據儲存。
各種存儲皆有其獨特之優點與缺點。例如，動態隨機存取存儲 (DRAM)與靜態隨機存取存儲(SRAM)均允許逐次抹除一個位的數據， 惟其會隨電源之關閉而喪失其儲存之數據。電性可抹除可編程只讀存 儲器(EEPROM)雖然不需要額外之外接裝置即可容易地抹除數據，卻有 數據儲存密度較低、速度慢及高成本等缺點。反觀，EPROM雖然較便 宜、密度較高，但是不易抹除。
因為閃存兼備EPROM與EEPROM兩者之優點，即前者之高密度 及低成本，與后者之電性可抹除功能，所以閃存已成為一種備受歡迎 之存儲。閃存可被重寫，且無需電源即能保留其數據，因而屬于非揮 發性存儲。閃存被應用于許多可攜式電子產品，例如手機、可攜式 計算機及語音錄音機等，亦見諸許多大型電子系統，例如汽車、飛 機及工業控制系統等等。
閃存一般是由許多存儲單元(memory cdls)所構成的，并以單一位 為數據儲存與讀取之單位。存儲單元一般是以熱電子注入法(hot electron injection)進行編程，并藉由 Fowler-Nordheim 穿隧 (Fowler-Nordheim tunneling)或其它機制而抹除。半導體業的研發項目
一向是包羅萬象，其中之一是半導體業一直渴望并致力讓半導體芯片
具有更高的裝置縮緊密度(device packing densities)及擁有更多的存儲 單元。同樣地，提升裝置速度與效能，以讓體積更小的存儲裝置儲存 更多的數據，亦是半導體業的另一項研發主題。
閃存單元組成可單獨尋址(individuallyaddressable)之單元或群組， 該單元或群組是藉由地址譯碼電路(address decoding circuitry)而被存 取，以執行讀取、編程(program)或抹除操作。 一般而言，個別存儲單 元通常包括適于儲存位數據之半導體結構、適當之譯碼及選定群組電 路、及為運作中之存儲單元提供電壓之電路。
抹除、編程及讀取等操作通常是藉由對存儲單元之某些終端施加 適量電壓而完成。在執行抹除或寫入操作的過程中，施加電壓以清除 電荷或將電荷儲存于該儲存單元。在執行讀取操作的過程中，施加適 量電壓以使電流在該存儲單元中流動，其中，該電流之電流量反映該 存儲單元所儲存數據之值。該存儲裝置包含合適之電路，該電路能感 測己產生之存儲單元電流，以判斷已儲存于該處之數據。之后，將該 已儲存之數據提供予該存儲裝置之數據總線終端，以供存在于采用該 存儲裝置之系統中之其它裝置存取。
編程電路控制存儲單元之位是藉由對字線(wordline)發出訊號(該 字線是扮演控制閘(control gate)角色)，及藉由改變位線連接(bitline connections)使得該位是藉由源極與漏極連接所儲存。采用像熱電子注 入法之類的合適機制來編程存儲單元通常會增大存儲單元的閾值電壓 (threshold voltage)。在操作時，是利用具有編程(寫入)、讀取或抹除功 能之外圍譯碼器及控制電路，并透過與個別閃存單元相對應之位線及 字線，對個別閃存單元進行尋址。抹除操作如同全面操作(blanket operation)般執行，其中，陣列(array)或扇區(sector)內的所有存儲單元 可同時被抹除，且通常在存儲單元內產生較低的閾值電壓。
更詳而言之，藉由合適之機制(例如，熱電子注入法)可對單一位的 閃存單元進行編程。以熱電子注入法進行編程，牽涉到對控制閘施加 較高之電壓、把源極接地，以及將漏極連接至高于源極的預定電位。 當所產生之電場夠強，則電子會累積足夠能量而從源極注入于ONO閃 存之氮化物層。由于陷獲電子(trappedelectrons)的緣故，存儲單元的閾
值電壓增大。陷獲電子所引起之該存儲單元閾值電壓(以致于信道電導
(channel conductance))之變化，正是能夠針對存儲單元進行編程的原因。
半導體業的研發主題并不少，其中之一是半導體業一直希望能夠 縮小裝置的尺寸，以讓半導體芯片具有更高之裝置縮緊密度。同樣地， 半導體業之另一研發項目是提升裝置速度與效能，以讓體積更小的存 儲裝置儲存更多的數據。據此，除了別的功能以外，業界持續地努力 以增大能夠擠在半導體晶圓(或晶粒(die))上的存儲單元數量。
舉例而言，另一類閃存是雙面ONO閃存，它能將多個位儲存至單 一存儲單元。依據這種技術， 一個存儲單元主要分成兩個相同的(鏡射 的(mirrored))或互補的(complementaiy)區域，每一個區域都規劃成儲存 有兩個獨立位的其中一個。每一雙面ONO閃存單元就像傳統的存儲單 元一樣，具有柵極、源極以及漏極。然而，不像傳統疊閘(stackedgate) 存儲單元的源極必定連接至電性源極(electric source),且其漏極必定連 接至電性漏極(electrical drain),個別的雙面ONO閃存單元能具有在操 作期間反向(reversed)之源極與漏極之連接以容許兩個位的儲存。
在虛擬接地架構(virtual ground type architecture)中，雙面ONO閃 存單元設有半導體基板，該半導體基板具有導電位線。該半導體基板 上形成被稱為「電荷陷獲介電質層」(charge-trapping dielectric layer)的 多層儲存層。 一般而言，該電荷陷獲介電質層可由三層獨立層所構成， 即第一絕緣層、電荷陷獲層及第二絕緣層。位線是大體上垂直字線而 形成于該電荷陷獲介電質層上。藉由對具有控制閘功能的字線發出訊 號，并且改變位線連接使得以一種排列方式連接起來的源極與漏極儲 存一個位，而以另一排列方式連接起來的源極與漏極則儲存互補位 (complementarybit),就可以讓編程電路控制每一存儲單元的兩個位。
然而，就該雙面ONO閃存架構而言，其擁擠度也會使某些不良現 象常常發生。例如，在信道縮短且位靠攏的情況下，就更不容易把儲 存在電荷陷獲層內的兩個位或電荷分開。在這種情況下，位于位上的 電荷會互相影響或干擾，以致更難處理該位，并且更容易出錯。這種 相互依賴性或位之間的相互影響有時候被稱為互補位干擾 (complementary bit disturb, CBD)。
Vt分布(Vt distributions)必須維持在一較小范圍，以便根據相關Vt
電平準確地讀取并判斷數據狀態。然而，即使采用閃存架構，仍然無
法絕對保證雙面ONO快閃及多級閃存單元編程之可靠性及準確度，其
中，尤其會影響上述編程可靠性及準確度之因素，主要是因維持較小
范圍之Vt分布之困難度。此外，即使能夠將每一層級的分布范圍都縮 小，除非能夠快速、有效、可靠地把存儲單元扇區編程至可接受的范 圍內，否則是無法獲得競爭優勢。
基于上述考量，有必要提出一種改良的方法以供快速、有效地編 程扇區或陣列內的多級閃存單元，同時維持CBD控制以縮窄已編程之 位狀態之Vt分布范圍。
發明內容
以下扼要說明本發明，期能厘清本發明某些方面之基本概念。本 概論之主要目的，并非要對本發明作全面性綜述，亦非要識別本發明 之主要或關鍵特征或界定本發明之范疇。本概論僅僅以簡化的方式提 出本發明一個或以上之概念，期能拋磚引玉，有利于后續之詳細說明。
本發明是藉由交互式編禾呈算》去(interactive program algorithm)而對 多級閃存位(multi-level flash memory bits, MLB)的字線進行編程，其中， 該多級閃存位是具有對應三個或更多個之閾值電壓值的三個或更多個 之數據層級或數據狀態，該交互式編程算法是在兩個編程階段內編程 存儲單元的該字線，該兩個編程階段是包括粗編程階段及精編程階段。 該三個或更多個之數據層級或數據狀態包含空白層級或抹除狀態，以 及兩個或更多個之已編程層級(programmed levd)。此外，本發明的方 法也適用于具有一個或多個之實體位(physicalbit)的存儲單元。
于一實施例中，沿著字線選擇待編程至相同編程模式(progmm pattern)或多種模式之存儲單元位對(bit-pairs)(例如，每一存儲單元都具 有兩個實體位或互補位的雙面ONO閃存單元)。首先為每一字線選擇 多組樣本位來代表每一可能編程層級(譬如，L2(兩個樣本)、L3(三個樣 本)、L4(四個樣本)…Ln(n個樣本))。接著，編程每一組樣本位，以確 定相對應之最低漏極電壓，其中，是以該相對應之最低漏極電壓首次 編程每一組的位。每一編程層級(如L2的Fvdl、 L3的Fvd2、 L4的 Fvd3…Ln+l的Fvdn)之上述快位(fast-bit)漏極電壓(Fvd)基本上提供所
需之Vt的字線特定編程特性化給該字線(WL)上之核心(core)之其余位。 之后，在粗編程階段(rough programming phase),使用從相對于該 快位漏極電壓Vd(Fvd)(例如，有小于、等于或大于Fvd的固定偏移(fixed offset))的點開始之漏極電壓，對沿著字線之核心存儲單元進行編程。 根據施加存儲單元之連續編程脈沖的預定Vd、 Vg分布曲線(profile)(例 如，每一脈寬約150ns至2ps的編程脈沖之步進幅度是約50mV至 200mV)，持續執行編程操作，直到編程操作完成。以這種方式輪流編 程互補位對之位，直到各位的Vt分別達到其粗Vt閾值值(Vt-threshold level),其中該粗Vt閾值值是有小于最終目標閾值電壓(如小于目標Vt， 約150至450mV;)的偏移。
在精編程階段(fme programming phase),利用連續編程脈沖之另一 預定Vd、 Vg分布曲線，對字線之MLB存儲單元執行進一步的編程操 作，直到達到最終目標閾值電壓。于本發明之另一實施態樣中，可進 一步設定編程脈沖之Vd、 Vg分布曲線，以因應存在于位對內之各種 編程模式組合可能。例如，具有四個層級的雙面ONO閃存單元是會有 16種可能狀態(states)、位對組合或編程模式(例如，11、 12、 21、 13、 31、 14、 41、 22、 23、 32、 24、 42、 33、 34、 43以及44)。如此一來， 每一字線之存儲單元皆被特性化(chamcterization)及粗編程，然后被精 編程至一數據狀態，以達成較精確之Vt分布，并補償互補位干擾之影 響。
本發明的多級位MLB閃存單元可包括單一實體位，該單一實體位 可被編程至對應于三種或更多種之數據狀態之三種或更多種層級。或 者，MLB存儲單元可包括雙面ONO快閃或鏡射位(mirror-bit)存儲單元， 其中，該雙面ONO快閃或鏡射位存儲單元具有兩個不同的位，該兩個 位可分別被編程至多種層級，例如四種層級，而得到16種可能狀態。 可適當地采用本方法于各種閃存結構中，包含單面或雙面ONO快閃 EEPROM及其它可被電性編程之單一或多位存儲架構，且任何上述存 儲單元或類似存儲單元均屬本發明之范疇。
于本發明之另一實施態樣中，藉由對應于存儲單元位對的編程模 式之查詢表判斷柵極電壓及漏極電壓的編程分布曲線(programming profile)。于本發明之又一實施態樣中，對漏極電壓與柵極電壓兩者擇
一保持固定，而該其它的電壓遵循該編程分布曲線。
本發明提供一種方法，藉以花最短的編程時間，對MLB之陣列的 字線進行編程，以產生控制良好的范圍狹窄(narrow)的Vt分布，且同 時維持CBD控制。
為達成上揭及其它目的，后述之說明及所附之圖式詳細說明本發 明之例示特征及實施方式。該說明及所附之圖式僅指出本發明之一種 或多種實施態樣方式之其中數項。藉由后述之詳細說明及所附之圖式， 熟習此技藝之人士可輕易地了解本發明之其它特征、優點、及新穎性。
圖1為雙面ONO閃存單元的字線部分之示意圖2為雙面ONO閃存單元之斷面圖，其中，該雙面ONO閃存單 元之各位可被儲存于多種層級；
圖3是根據本發明之一實施態樣之具有四個層級的多級存儲單元 之Vt分布圖，其可應用于圖2中之雙面ONO閃存單元；
圖4圖是根據本發明之一實施態樣之對MLB存儲單元的字線進行 編程的例示方法之流程圖，其中，該方法包含可對存儲單元進行交互 式編程之兩段式算法及樣本位特性化；
圖4B至圖4D是流程圖，藉以進一步說明根據圖4A的編程方法 對MLB存儲單元的字線進行編程之例示方法之各步驟之細節；
圖5是顯示依據本發明的方法之雙面ONO閃存單元之可能編程模 式組合之圖表，其中，該雙面ONO閃存單元內的每一位皆可被儲存于 四種不同的數據層級，而各編程位皆被編程至非空白層級(anon-blank level);以及
圖6至圖11為例示漏極與柵極電壓分布曲線圖，其中，藉由如圖 4A至圖4D所描述之本發明之兩段式編程算法，對如圖1至圖3所描 述的多級存儲單元的字線產生動態漏極電壓，并進行粗編程及精編程。
具體實施例方式
以下是藉由特定的具體實例說明本發明之實施方式，熟悉此技藝 之人士可由本說明書所揭示之內容輕易地了解本發明之其它優點與功
效。本發明亦可藉由其它不同的具體實例加以施行或應用，本說明書 中的各項細節亦可基于不同觀點與應用，在不悖離本發明之精神下進 行各種修飾與變更。
存儲裝置密度之改善會轉化成存儲容量之增大。就存儲裝置之制 造成本及市場性而言，其主要考量因素為密度，亦為容量。密度及容 量皆直接取決于用來把信息之位儲存在半導體芯片上之實體資源之多
寡。例如，藉由縮小特征尺寸(feature size)使既定尺寸之芯片能夠容納 更多存儲單元，從而達到較高的密度。另一種增大密度及減少制造成 本之技術是多級存儲單元技術。
多級存儲單元藉由增大可能的與存儲單元關聯的邏輯狀態或數據 狀態之數量而增大存儲單元密度，因而允許單一存儲單元儲存相當于 多于一個數據位數據。已實現之一種方式是采用多種(就存儲單元層級 或狀態而言，是指三種或更多種)閾值電壓(Vt)電平，其中，該多種閾 值電壓(Vt)電平是相對應于每一存儲單元之多種數據狀態。這一點，正 是本發明與采用兩種狀態與電平之習知閃存單元技術不同之處。因此， 在一個例子中，單一之雙面ONO閃存單元可具有兩個實體位的數據， 其每一實體位皆可儲存四種或更多種與四種邏輯狀態相對應之Vt電 平。然而，任何試圖針對具有多級之存儲單元維持控制良好、范圍狹 小的Vt電平的努力，都牽涉層出不窮的新難題，其中尤以數據位數量 較多之情況為甚。
基于上述趨勢，對多級存儲單元進行準確的抹除、編程、及判斷 其層級，乃越發困難，尤其對于所期望之較高之位容量之單一存儲單 元。據此，為了節省編程操作時間及耗電量，實有必要快速、有效地 編程多級存儲單元。此外，需要將所述存儲單元編程至受到良好控制 之范圍狹窄的編程Vt分布(緊密地配置位)。隨著裝置外型(features)小 型化及存儲單元密度不斷提高，上述裝置要求及問題是非常可能會增 大。
如上所述，由于包含雙面ONO快閃型存儲單元構造在內之上述高 密度架構，位上之電荷會互相不良地影響(contaminate)或干擾，即所謂 互補位干擾(complementary bit disturb, CBD)。由于相互依賴性或位之間 的相互影響，越來越不容易處理該位，并且更容易出錯。因此，在這
種環境下，若想有效地編程上述雙面ONO閃存及多級存儲單元，就必
須設法把上述CBD效應減至最小。
據此，本發明之一目的為提供一種方法，藉以對合適的MLB閃存 單元的字線進行編程，以符合上述各項要求，同時提供改良的Vt編程 分布(program distribution)、速度層級、耐久性、可靠性、且將CBD 效應減至最小。
根據本發明，可使用多級編程算法于對多級閃存單元MLB之陣列 之字符編程至理想的位對模式，其中，每字符有，例如，8、 16或32 個位。例如，本發明的編程算法可應用于兩種或更多種的編程階段。 在第一個編程階段或粗編程階段，該編程算法把互補位的字線之位粗 編程至小于目標Vt的預定偏移(粗編程Vt)。為了維持對互補位的CBD 控制，字線的所有位在柵極及漏極電壓(VgandVd)的預定分布曲線接 收編程脈沖，而該柵極及漏極電壓是連續地、輪流地施加于字符的位 線部分。 一旦字線的各個位都被編程至該粗編程Vt，己被編程之位就 被讀取驗證(read verified)至該粗編程Vt并從字線上被取消選擇 (deselected)以避免過度編程(over-programming)，同時，編程操作會繼 續進行，以將其它未編程之位編程至理想Vt。
在最后一個編程階段或精編程階段，該編程算法較佳地使用柵極 及漏極電壓之較小編程脈沖循環(itemtion)，以更加精細地把各個位編 程至各別所期望的編程層級的最后或目標Vt。 一旦各個位被編程至與 最后位的數據狀態相對應之該最后目標Vt(例如，更大的Vt)時，該已 被編程之位就會從字線再一次被取消選擇以避免過度編程。較佳地， 該算法選擇柵極及漏極電壓編程分布曲線，其能夠最有效地減少一開 始就被選擇給字線的位對編程模式的CBD效應。該算法比一些習知單 —階段(single phase)方法更有效地控制Vt分布。該方法可適當地執行 于各式各樣之閃存架構，包含單面或雙面ONO快閃EEPROM及其它 可被電性編程之上述單一或多位存儲架構，且任何上述存儲單元或類 似存儲單元均屬本發明之范疇。
首先參考圖1，其為雙面ONO快閃核心存儲單元100的字線一部 分之示意圖，該雙面ONO快閃核心存儲單元100可例如包括于多級閃 存單元之陣列之至少一部分。該電路以示意之方式顯示例如虛擬接地
型實施中之存儲單元101至104之群組。該存儲單元101至104分別 連接至字線106，該字線106則具有控制閘功能，且該存儲單元101 至104成對地共享位線。例如，如該實施例所示，該存儲單元101具 有關聯位線108與109;該存儲單元102具有關聯位線109與110;該 存儲單元103具有關聯位線110與111;及該存儲單元104具有關聯位 線111與112。如此一來，該存儲單元101與102共享該位線109、該 存儲單元102與103共享該位線110、及該存儲單元103與104共享該 位線111。
依字線電壓及位線連接而定，該存儲單元101至104能夠在位置 115至122寫入、讀取及抹除位。例如，讀取位置115的位(例如，存 儲單元101的"A"位)，除了取決于施加在字線106上之電壓，亦藉由 將漏極連接至位線109及將源極連接至位線108而達成。同樣地，讀 取位置116的位(例如，存儲單元101的"B"位)，是藉由將漏極連接至 位線108及將源極連接至位線109而達成。藉由設置于該位線與該字 線之間的電荷陷獲介電質層130，至少在某種程度上可儲存多個位。該 電荷陷獲介電質層130包含多個絕緣層132、 136(例如，由氧化物為基 礎之材料所構成)，而電荷陷獲層134(例如，由氮化物為基礎之材料所 構成)被該多個絕緣層132、 136夾在中間。該電荷陷獲介電質層130 因層層堆桟而常被視為ONO層(oxide-nitride-oxide layers的簡稱)。
該ONO層130能夠使不同的位儲存于多種狀態或層級。例如，根 據在編程期間該控制閘或字線106施加至該存儲單元101至104之電 壓，位置115至122可儲存有不同數量的電荷。該不同數量的電荷可 對應于例如不同的位狀態或層級。舉例而言，若每一位位置115至122 能儲存有四種不同的電荷層級或數據層級(例如，1、 2、 3及4)，則每 一雙位(two-bit)存儲單元101至104能有16種不同組合的儲存數據(例 如，l國l、 1-2、 1-3、 1-4、 2誦1、 2-2、 2-3、 2-4、 3-1、 3-2、 3國3、 3誦4、 4國1、 4-2、 4-3及4國4)。
圖2為雙面ONO閃存單元200之斷面圖，其顯示該存儲單元能夠 在位位置206與208儲存不同程度(degree)的電荷。該存儲單元200可 例如對應于圖1所示之該存儲單元101至104。該存儲單元200包含電 荷陷獲介電質層(ONO層)210，而該電荷陷獲介電質層(ONO層)210則
包括夾在兩介電質層216、 218之間的電荷陷獲層212。該電荷陷獲層 212是由一種或多種之非導電物質(如氮化物為基礎之材料)所形成。同 樣地，該介電質層216、 218是由一種或多種之電性絕緣物質(如氧化物 為基礎之材料)所形成。
該電荷陷獲ONO層210是在基板220上形成，而該基板220則可 由例如硅或一些其它半導體材料所形成。可選擇性地在該基板220中 摻入(doped)像硼之類的p-型摻雜物(dopant)，以改變其電性性質。在上 述例子中，該基板220內己埋置位線或位線擴散區(bitline diffiisions)， 其中，該位線擴散區包含第一位線擴散區222及第二位線擴散區224。 該位線擴散區222與224可由例如植入(implanted)n-型慘雜物所形成， 亦可對應于圖1中之位線108至112。該基板的第一與第二位線擴散區 222與224(例如，源/漏極延伸區(S/D extensions)或深源/漏極區域(deep S/D regions))之間定義有信道228。
柵極230是設置在該ONO層210之上介電質層216上。該柵極 230可由例如多晶硅(polysilicon)材料所形成，并可慘入像磷之類的n誦 型雜質(impurity)，以改變其電性行為。舉例而言，該柵極230可相對 應于圖1中之該字線106。該柵極230使電壓能夠施加至該存儲單元 200，以視該位線擴散區222、 224的電性連接而定，而將各電荷儲存 在該存儲單元200的位置206、 208中。
一般而言，該雙面ONO閃存單元200為對稱的，因此該位線擴散 區222與224在作為作用(acting)源極與漏極時可互換(interchangeable)。 因此，為了執行與右位位置208有關的編程，第一位線擴散區222可 作為源極而第二位線擴散區224可作為漏極。同樣地，為了執行與左 位位置206有關的編程，第二位線擴散區224可作為源極而第一位線 擴散區222可作為漏極。藉由在該柵極230與作用漏極區域之間施加 電壓，并將作用源極區域接地，便可以編程該存儲單元200。
當編程該存儲單元200時，通常該作用漏極區域的偏壓會高于該 作用源極的電位。由于該柵極偏壓(gatebias)的緣故，該電荷陷獲層212 會出現強電場。由于一種稱為「熱電子注入」的現象的緣故，電子從 該作用源極區域出發，穿越下介電質層218，而被陷獲于該電荷陷獲層 212之位置206或208。可理解，藉由將該作用源極與漏極逆向連接，
并對該控制柵極230再次施加偏壓，便能將第二位編程至該可替換之
位置208或206。
舉例而言，藉由對該柵極230施加編程電壓、對該第二位線擴散 區222(其為該在位位置206之作用漏極)施加漏極電壓，可編程該左位 位置206。作為該左位位置206之作用源極之該第一位線擴散區224 可接地或施加不同的電壓電平之偏壓。上述所施加之電壓既產生通過 該介電質層216、 218及該電荷陷獲層212之縱向(verticle)電場，也在 從該第一位線擴散區222至該第二位線擴散區224之間之該信道228 之長度產生橫向(lateral)電場。在給定電壓下，該信道228反向(invert), 藉以將電子趕出該作用源極(在本例中是該第一位線擴散區224)并朝向 該作用漏極(在本例中是該第二位線擴散區222)加速前進。
該電子沿著該信道228之長度移動的同時獲得能量，且一經累積 足夠能量后，該電子便跳過該下介電質層218的電位障(potential barrier) 并進入該電荷陷獲層212而被陷獲。在本安排中，有最大機率發生電 子跳過該電位障的地方，是鄰近該第一位線擴散區222之位于該左位 位置206之區域，因該第一位線擴散區222己累積最多能量之故。該 加速前進之電子也稱為熱電子； 一旦該熱電子被注入于該電荷陷獲層 212，便會一直停留在為該左位所指定之一般區域附近。由于該電荷陷 獲層212之低導電性及該低橫向電場的緣故，該陷獲電子通常保持局 部化。編程該右位位置208之方式亦雷同，惟其視該第一位線擴散區 224為作用漏極，又視該第二位線擴散區222為作用源極。
至于讀取操作，在該存儲單元200的作用漏極與作用源極之間施 加特定偏壓。該存儲單元之作用漏極為位線，其可以位群組(group)或 字符群組的方式被連接至其它存儲單元之漏極。然后，對該存儲單元 200之該柵極230(例如，該字線)施加偏壓，以使電流從該作用漏極流 到該作用源極。最后，測量電流以判斷已儲存在該存儲單元200中的 數據值。舉例而言，若該電流高于特定閾值，則視該位為未編程 (unprogrammed)或邏輯1;若該電流低于特定閾值，則視該位為已編程 (progmmmed)或邏輯0。藉由反向操作該作用漏極及該作用源極之該第 一及第二位線擴散區222、 224，可讀取第二位。
可理解的一件事是，若用以編程該存儲單元200之該左位位置206
及該右位位置208之電壓有所增大或持續更久，則能夠增大或以其它 方式改變儲存于所述位置之電子數目或電荷數量。如此一來，該存儲 單元200便足以儲存額外的數據。例如，不同數量的電荷能夠對應于 不同編程層級。在上述的例子中，例如可以認為該左位位置206及該 右位位置208皆有四種不同的狀態或層級，即l、 2、 3及4，其中，各 層級對應于不同情況，層級l(Ll)代表該位置是空白或未編程之情況， 而層級2、 3及4 (分別是L2、 L3及L4)分別代表增大的電荷儲存量。 至于該左位位置206，舉例而言，層級2可代表少量儲存電荷240，而 層級3及4則可分別代表遞增的大量儲存電荷242、 244。如上所述， 本技術亦稱為多級存儲單元技術，對增大密度及減少制造成本極有裨
多級存儲單元藉由增大與存儲單元關聯的可能邏輯狀態或數據狀 態而增大有效存儲單元密度，并因而允許單一存儲單元儲存相當于多 于一個數據位的數據。藉由采用多種(就存儲單元層級及狀態而言，是 指三種或更多種)閾值電壓(vt)電平而執行上述操作，其中，該多種閾 值電壓(vt)電平是相對應于每一存儲單元之多種數據狀態。這一點與采
用兩種狀態或兩種層級的習知閃存單元技術不同。因此，在上述例子
中，具有兩個實體位單一個雙面OONO閃存單元可儲存與四種邏輯狀 態相對應之四個Vt電平。
舉例而言，圖3顯示根據本發明之一實施態樣之具四層級的MLB 存儲單元之無符號(unsigned)Vt分布300。該Vt分布300代表存儲位閾 值電壓之四離散群體(discrete populations)。將每一閾值電壓群體之Vt 值范圍分成四離散層級，即層級L1、 L2、 L3及L4。各Vt群體之每一 層級(例如，Ll、 L2、 L3及L4)復有相對應的目標閾值電壓，例如，Vtl、 Vt2、Vt3及Vt4。如圖所示，為簡化編程操作及讀取驗證(read verification) 起見，各層級的目標閾值電壓可設定為該層級的Vt上限或Vt下限之 其中一者。例如，若選擇Ll為四層級裝置之抹除狀態，偵測到低于 Vtl之電壓讀取則表示被抹除或未編程狀態；偵測到高于Vt2但低于 Vt3之電壓Vt則表示層級L2;偵測到高于Vt3但低于Vt4之電壓Vt 則表示層級L3;及偵測到高于Vt4之電壓Vt則表示層級L4。
然而，使用者可視所需而任意為圖3中之各層級指定對應之二進
制(binary)狀態(例如，Ll-ll、L2-10、L3il及L4=00，或L1=00、L2=01、 L3=10及L4=ll)。與該分布300關聯的該四層級MLB存儲單元可包括 單一實體位，其中，該單一實體位可被編程至兩種或更多種之層級(以 及空白層級)，或者該四層級MLB存儲單元亦可包括具有兩個截然不 同的位的雙面ONO閃存單元，該兩個位可分別具備多種層級，例如四 種層級，而可能出現16種或更多種之二位狀態之可能組合。
本發明的方法適合實施于具有任何數量之層級及正Vt值及負Vt 值分布之組合之MLB存儲裝置。舉例而言，于圖3中，不論VtO或 Vtl、 Vt4、或另一Vt限度作為該存儲單元之零電壓電位或另一參考電 位，本發明的方法同樣地適用。雖然該例子似乎意味著該Ll層級是對 應于該抹除情況，但是該LI或L4層級或任何其它層級是可以代表該 抹除狀態。此外，舉例而言，目標閾值電壓Vt2、 Vt3、及Vt4亦可具 有像Vt2-1.5V、 Vt3=2.1V、及Vt4-2.7V之類的值。
若把如圖3所示之四個層級應用于圖1及圖2中之該雙面ONO閃 存單元位納入考慮，則可采用本發明的方法將最初被抹除至L1數據狀 態之存儲單元位編程至中階或粗閾值電壓值(例如，Vr2、 Vr3、或Vr4)， 該中階或粗閾值電壓值略低于，例如，目標閾值電壓Vt2、 Vt3、或Vt4， 其如所期望的對應于在第一或粗編程階段操作中的該數據狀態L2、L3、 及L4。如圖3所示，該粗閾值電壓值(例如，Vr2、 Vr3、 Vr4)分別有低 于該目標閾值電壓Vt2、 Vt3、及Vt4的預定偏移值(例如，150mV至
450mV)的偏移(例如，^口Xd4)。在此第一粗編程階段中，對沿著字線 所選擇的位對施加脈沖以編程至共享編程模式，如2-4(于左位是L2， 而于右位則是L4)或任何其它模式的組合。依據連續的施加至存儲單元 的編程脈沖的預定Vd及Vg分布曲線(例如，每一脈寬(pulse width)約 150ns至2jis的編程脈沖之步進幅度是約50mV至200mV)，施加脈沖。 以上述方式輪流編程互補位對的位，直至該位對的每一位的Vt達到低 于最終目標閾值電壓的各別粗Vt值偏移(例如，約150mV至450mV)。
接下來，在第二或精編程階段，同樣地采用本方法，利用連續的 編程脈沖之另一Vd及Vg分布曲線，將存儲單元的位精編程至對應于 目標位模式或所需「編程模式」之最終目標閾值電壓(詳如下)。
本發明之一 目的即在于使彼此靠近的群體邊界層級Lu及Ll更窄、
或更"緊密(compact)"，如圖3所示。該群體的標準差(standard deviation) 是該群體的差異量數(measure of variability),并常以(j(sigma)表示。據 此，若(J值愈小，則該群體的高斯分布(Gaussian distribation)愈窄，亦 即有愈多的位閾值電壓靠近該目標Vt(目標)。
本發明的發明人發現為了由MLB存儲單元獲得可預測且控制良 好之已編程Vt分布，其一個做法是先使群組內的所有位都進入具有控 制良好的Vt分布之共享之較低的編程狀態。本發明的發明人進一步觀 察、理解到每一次對特定存儲位群組進行編程操作的時候，該群組 便越來越會使自己更加接近同一Vt電位。因此，本發明的發明人設計 出一個互動性的方法，藉以在兩個不同的Vt值之間的兩個或更多個的 階段中，反復地對位進行編程。這些反復性的操作會越來越造成這些 編程Vt分布變窄并向目標Vt電平靠攏。另外， 一般而言，對受控的 目標閾值電壓進行初始抹除操作，往往可以促進本發明的方法的有效 性。
舉例而言，就本發明之一實施態樣而言，進行編程操作以確保Vd 及Vg編程分布曲線涵蓋最快及最慢的編程位。如此一來，最快的編程 位易于從Vt分布的Lu端被補償掉，而最慢的編程位則從圖3中之Vt 分布的LL端被補償掉。換言之，根據本發明之一實施態樣，可利用編 程操作以減少來自Lu邊界的存儲單元的快位(fast-bit)Vt群體；而根據 本方法之另一實施態樣，則可利用編程操作以增大來自k邊界的存儲 單元的慢位(slow-bit)Vt群體。因此，本發明的發明人觀察到頗有裨 益的一件事情是，每一次連續且交替的位編程操作使Vt群體的0值變 小并使位的分布更緊密。在這方面，本發明的方法與逐次近似法 (successive approximation)的技術之間是有好幾個共通點，即是，位的 Vt分布是越來越粗，然后是隨著每一次連續操作而朝著目標Vt(目標) 電平的方向被微調。因此，本方法比其它習知單一階段方法可以更快 速、更有能量效率(energy efficient)。
雖然以下對本發明的舉例及說明是以一連串的作為(acts)或事件 (events)的方式來表達，但是并非以該作為或事件的所述次序限定本發 明之范圍。舉例而言，除此處所列舉及/或說明的作為或事件發生次序 之外，有些作為可依不同的次序發生，及/或與其它作為或事件同時發
生。另外，并非需要所有被列舉的步驟以實行根據本發明的一個或多 個實施態樣的方法。此外，可以在一個或多個的分開的作為或階段中， 執行一個或多個的作為。
圖4A是對陣列的多級閃存位的字線進行編程之例示方法400的流 程圖，依據本發明每一位具有與三個或更多個的閾值電壓相對應的三 個或更多個的數據層級。該三個或更多個的數據層級或數據狀態包含 空白層級或抹除狀態以及兩個或更多個的己編程層級。雖然本說明書 從頭到尾都使用「字線」及「陣列」這兩個名詞，但是應該明白的是, 這些名詞不應該被解釋成限定于一個指定的存儲單元或位的群組，而 是可被解釋成包含單一位或多位存儲單元的任何MLB存儲單元群組。 圖4B至圖4D是關于圖4A中MLB編程方法400之各種操作細節的流 程圖。為了以下方法討論及圖4B至圖4D的例子的緣故，假設雙面ONO 快閃(互補位對)之每個位有四個層級的存儲單元(與圖1至圖3中所示 者相似)，以L1表示空白或抹除狀態，而L4則表示最高層級。雖然本 例子中的該抹除狀態將會以Ll表示，但是應該理解的是，MLB存儲 單元或位的任何Vt分布極性(polarities)以及指定的抹除及編程層級均 適用方法400，而且這些變化仍然應該由后述之申請專利范圍所涵蓋。
舉例而言，圖4A的方法400包含可供依據本發明對字線的存儲位 進行交互式編程的兩階段(two-phase)算法。另夕卜，該例示方法包含為達 成針對該字線的編程層級產生動態漏極電壓之目的而進行的視需要的 初始樣本位特性化。在方法400的粗程序階段步驟430中，主要是把 存儲單元的位編程至粗程序閾值電壓(例如，圖3中之L2的Vr2)，該 粗程序閾值電壓是低于該最終目標閾值電壓(例如，圖3中之L2的Vt2) 的預定偏移值。在第二階段中，存儲單元的位進一步被編程至該最終 閾值電壓(例如，圖3中之L2的Vt2)。圖6至圖11將進一步以圖標方 式說明與該例示方法關聯的波形時序(waveform timings)。
舉例而言，在步驟402中，開始該多級編程算法400。在步驟410， 藉由選擇待被編程至同樣的位對編程模式的存儲單元，提供位于特定 字線(例如，圖1中之WL 106)上的未編程或空白多級閃存單元的一個 或多個的位。例如，沿著特定字線選擇待被編程至該位對的"2-4"編程 模式(例如，于左位是L2，而于右位則是L4)的一組每個字符有8、 16、
32個或更多個位的多級存儲單元。在另一個適合本方法的例子中，亦
可沿著該字線選擇待被編程至一層級(例如，L2、L3及L4)之單一(實體) 位存儲單元的類似字符群組。因此，在一個例子中，是沿著共享字線 選擇待編程至同一個編程模式之字符(例如，每個字符有8、 16、 32個 或更多個位)存儲單元位對(例如，每個存儲單元具有兩個實體位或互補 位的雙面ONO閃存單元)。
在步驟420中，在該字符被編程之前，對已選擇的字線之多組樣 本位進行特性化，以確定每一編程層級的快位漏極電壓。尤其是首先 要為每一字線選擇多組樣本位以代表各可能編程層級。然后，藉由反 復地施加編程脈沖，對每一組樣本位進行交互式的編程，直至在每一 編程層級編程第一 「快位」為止。用以在每一編程層級中編程該快位 的漏極電壓，則被視為各相關編程層級的快位漏極電壓(Fvd)。以這種 方式產生動態漏極電壓，便為該字線(WL)核心的其余位提供所需之Vt 的字線特定編程特性化。
圖4B中的步驟420復以圖標的方式說明產生這些動態快位漏極電 壓之一實施例。例如，在步驟421，首先為每一字線選擇多組樣本位以 代表各可能編程層級(譬如，L2(兩個樣本)、L3(三個樣本)、L4(四個樣 本)..丄n(n個樣本))。每一組內所選擇之樣本位的實際數目是任意確定 的。另外，這些樣本位可以為達成上述目的而被保留之位，亦可以為 供日后數據儲存之用。因為L1代表本例子中的抹除、空白或未編程狀 態，所以L1層級是被排除在上述清單之外。在步驟422中，選擇每一 編程層級的最低可容許漏極電壓(Vd)作為初始開始值，以在其后對每 組樣本位進行編程并增大漏極電壓(Vd)及/或柵極電壓(Vg)(例如，其步 進幅度是50mV至200mV)。
在步驟423中，選擇一組代表對應的編程層級的樣本位，并藉由 從該初始開始值Vd施加編程脈沖(譬如，具有脈寬約150ns至2ps)， 開始進行編程操作。圖6復以圖標方式說明與本樣本編程方法關聯的 例示波形時序。繼每一編程脈沖之后，在圖4B的步驟424，讀取驗證 位于群組內的樣本位，以判斷是否有任何位已經被編程。在步驟424 中，若斷定沒有任何位已經被編程至選擇的層級，且該施加之Vd是低 于在步驟425的最大可容許漏極電壓，則在步驟426中Vd及/或Vg電
20 壓會增大(譬如，其步進幅度是50mV至200mV)，且在步驟423中會 對該組樣本位施加另一脈沖(例如，脈寬為150ns至2(as)。以這種方式 施加脈沖及增大Vd及/或Vg電壓是會持續進行，直至步驟425中達到 最大Vd及/或Vg電壓，或者因為在步驟424中其中一個樣本位已經被 編程而在步驟427中辨認出快位漏極電壓(Fvd)，才會停止。在步驟428 中，若斷定并非所有編程層級都已經被編程，則選擇另一樣本位層級 以供在步驟429中進行編程。以這種方式所進行的編程操作會一直持 續，直至對每一編程層級(譬如，L2的Fvdl、 L3的Fvd2、 L4的 Fvd3…Ln+l的Fvdn)都動態地產生快位電壓為止，然后本方法便進入 圖4A的步驟430。
在圖4A的步驟430，根據所產生之快位漏極電壓及所選擇之存儲 單元編程模式，對該字線的核心存儲單元的位執行粗編程操作，直至 該位大致上達到粗閾值電壓為止，其中，該粗閾值電壓是低于該目標 閾值電壓的預定偏移值。例如，藉由將該存儲單元之該位編程至該較 低Vt值，該存儲單元之該位可被編程至接近該目標Vt，避免超過該目 標Vt而成過度編程。
圖4C的步驟430復以圖標方式說明將存儲單元字線的位粗編程至 該粗Vt值的一個例子的細節。在步驟431中，根據該目標Vt值(例如， Vt2、 Vt3及Vt4)設定該粗Vt值，其中，該位會被編程至該粗Vt值， 而且該目標Vt值既適用于該期望的編程層級(例如，L2、 L3及L4)， 亦藉由低于該目標閾值電壓的預定偏移值(例如，150mV至450mV)來 偏移該電壓。在步驟432中，相對于在步驟420中產生的快位電壓Fvd 且根據存儲單元位對的已選擇的編程模式，選擇一粗_開始 Vd(rough—start Vd)值，以開始執行粗編程操作。譬如，圖5是以圖標 的方式，并采「編程位」502及「其它位」504(例如，位對的"A"位及"B" 位)的角度，就具有4種數據層級的該互補位對，說明可能的12種例示 編程模式500。這些編程模式是用以作為調整Vd及/或Vg層級的分布 曲線之偏壓，藉以執行編程操作以補償在互補位對的編程期間發生的 CBD效應。舉例而言，可以使用查詢表將所選擇的編程模式與對應的 Vd及/或Vg編程分布曲線聯系起來。舉例而言，該粗JT始Vd可為偏 移(譬如，低于)在步驟420中產生的該快—位Vd(fast—bit Vd)的電壓步進
幅度(step)的預定數目之計算的電壓層級。
在步驟433中，根據即將被編程到該存儲單元內的編程模式(例如， 圖5中之模式500)，選擇預定Vd及/或Vg編程分布曲線(如圖7所示)。 在編程位對期間，為確保及維持CBD控制，須交替地選擇并編程位對 的互補位(例如，左或右位，即"A"或"B"位)，以補償所特別選擇的編程 模式。在步驟434，舉例而言，該"A"位一開始便被讀取驗證，以判斷 其是否已經被編程至該粗Vt電平。在步驟434中，若斷定沒有任何"A" 位己經被編程至該粗Vt值，則在圖4C中之步驟436中對被選擇的該 存儲單元的字線及(經由位線)被選擇的該"A"位施加編程脈沖(譬如，具 有脈寬約150ns至2ps)。在步驟436中，該編程脈沖是始于該粗—開始 Vd電壓，并根據已選擇的編程分布曲線持續前進，而且候補位(互補的 "B"位)也(經由位線)被選擇了。在步驟434中，若斷定一個或多個"A" 位已經被編程至該粗Vt值，則該已編程之位會在步驟438中被取消選 擇。
在步驟440中，接著讀取驗證該"B"位，以判斷其是否已經被編程 至該粗Vt電平。在步驟440中，若斷定沒有任何"B"位己經被編程至 該粗Vt值，則在圖4C中之步驟442中對被選擇的該存儲單元的字線 及被選擇的該"B"位施加編程脈沖(譬如，具有脈寬約150ns至2ps)。在 步驟442中，如同"A"位的情形一樣，施加該"B"位的該編程脈沖亦始 于該粗一開始Vd電壓，并根據己選擇的編程分布曲線持續前進，而且 候補(altemate)位(互補的"A"位)也再被選擇。在步驟440中，若斷定一 個或多個"B"位已經被編程至該粗Vt值，則該已編程位會在步驟444 中被取消選擇。
在步驟446中，若斷定并非所有位都已經被編程至該粗Vt值，則 將Vd及/或Vg增大(其步進幅度是50mV至200mV)至在步驟448中的
該編程分布曲線的下一個脈沖層級。以這種方式反復地施加編程脈沖 及遞增分布曲線，以交替地對"A"及"B"位進行編程操作，直至斷定所 有位皆已被編程至步驟446的該粗Vt電平為止。以這種方式，便能夠 對雙面ONO閃存的每個位進行編程，或對字線中的所有位施加一個脈 沖，或把一個脈沖波施加于一組被選擇的字符，其中，該組被選擇的 字符是采用每個位的編程分布曲線，然后視實際需要繼續對所有被選
擇的字符施加后續的脈沖。因此，該方法400便回到圖4A中之步驟 450。
在多級編程方法400的第二或精編程階段中，會達到該最終目標 Vt，亦會進一步改良該Vt分布的該cj值。在圖4A中之步驟450，根 據另一 Vd及/或Vg編程分布曲線(精編程分布曲線)，再次對該字線的 該存儲單元的所有位進行編程，然而，這一次是編程至該目標Vt(例如， 圖3中之Vt2、 Vt3及Vt4)。此外，須根據位對編程模式，再次就該字 線的核心存儲單元進行該精編程操作，直至該存儲單元的位大致上達 到目標閾值電壓值。
圖4D中之步驟450復以圖標的方式提出一個例子，說明如何反復 地、交替地施加編程脈沖于該位對的"A"及"B"位，藉以互動方式來編 程及讀取驗證該字線上存儲單元的所有位，直至全部位都被編程至該 目標Vt。再者，舉例而言，該編程脈沖可于先前產生之Fvd電壓之電 平附近，以及始于該粗_開始Vd電平或更高的電平附近。然而，適用 該脈沖的Vd或Vg可能會，也可能不會，根據被選擇供進行該精編程 操作的特定編程分布曲線而升高或降低。
在步驟451中，將該編程Vt電平設定為該目標閾值電壓值(例如， Vt2、 Vt3及Vt4)，其中，該位會被編程至該編程Vt層級，該目標閾值 電壓值是適用于該期望的編程層級(例如，L2、 L3及L4)。在步驟452 中，從該粗—開始Vd值或更高的電平附近，以及從產生的Fvd電壓附 近選擇精一開始Vd(fine一startVd)值；同時，根據該存儲單元位對的該被 選擇的編程模式，選擇該精編程分布曲線。圖5中的該編程模式，是 用以作為調整Vd及/或Vg編程層級的分布曲線及步驟數目之偏壓藉以 補償在互補位對的編程期間發生的CBD效應。舉例而言，雖然該開始 Vd可端賴該Fvd而偏置，但是該開始Vd亦可視該期望的目標Vt而定， 而被調整成略低于或高于該Fvd。
在步驟453中，根據待編程到該存儲單元之位對的編程模式(例如， 圖5中之模式500)，選擇預定Vd及/或Vg編程分布曲線(如圖7所示)， 以進行精編程操作。該預定的精編程分布曲線可與該粗編程操作采用 的分布曲線相似或完全不同，且包含一分布曲線，其中不會因為脈沖 不同或步驟不同，該分布的Vd及/或Vg電壓電平就不同。在精編程位
對期間，為確保及維持CBD控制，須交替地選擇并編程位對的互補位
(例如，左或右位，即"A"或"B"位)，以補償所特別選擇的編程模式。在 步驟454中，舉例而言，該"A"位一開始便被讀取驗證，以判斷其是否 已經被編程至該目標Vt電平。在步驟454中，若斷定沒有任何"A"位 已經被編程至該目標Vt值，則在圖4D中之步驟456中對被選擇的該 存儲單元的字線及(經由位線)被選擇的該"A"位施加編程脈沖(譬如，具 有脈寬約150ns至lps)。在步驟456中，該編程脈沖是始于該粗—開始 Vd電壓或更高電壓的電平附近，并根據已選擇的編程分布曲線持續前 進，而且候補位(互補的"B"位)也(經由位線)被選擇了。在步驟454中， 若斷定一個或多個"A"位己經被編程至該目標Vt值，則該已編程位會 在步驟458中被取消選擇。
在步驟460中，接著讀取驗證該"B"位，以判斷其是否已經被編程 至該目標Vt電平。在步驟460中，若斷定沒有任何"B"位己經被編程 至該目標Vt電平，則在圖4D中之步驟462中對被選擇的該存儲單元 的字線及被選擇的該"B"位施加編程脈沖(譬如，具有脈寬約150ns至 lps)。在步驟462中，如同"A"位的情形一樣，施加該"B"位的該編程 脈沖亦始于該粗一開始Vd電壓或更高的電壓，并根據已選擇的編程分 布曲線持續前進，而且候補位(互補的"A"位)也再被選擇。在步驟460 中，若斷定一個或多個"B"位己經被編程至該目標Vt電平，則該已編 程位會在步驟464中被取消選擇。
在步驟466中，若斷定并非所有位都已經被編程至該目標Vt電平， 則將Vd及/或Vg電壓增大(其步進幅度是50mV至200mV)至在步驟 468中的該編程分布曲線的下一個編程脈沖。以這種方式反復地施加編 程脈沖及遞增分布曲線，以交替地對"A"及"B"位進行編程操作，直至 斷定所有位皆已被編程至步驟466的該目標Vt電平為止，而該方法繼 續回到該編程方法400之圖4A中之步驟470。因此，本發明的多級雙 面ONO快閃編程方法400在步驟470中結束，其中，更多存儲單元位 對的字符群組可被編程至其它編程模式。
圖6以圖標的方式說明例示之漏極與柵極電壓特性化分布曲線， 其中，是藉由圖4A至圖4D中本發明的兩階段(two-phase)編程算法用 以對如圖1至圖3所示的多級存儲單元位對的字線，產生動態的快位
電壓。
舉例而言，圖6以圖標的方式說明例示性波形時序600，其中，該
例示性波形時序600是關聯于本發明的方法400之樣本編程及特性化 420。在己識別多個群組的樣本位以代表字線所屬的多級存儲單元位對 的各種編程層級之后，所述群組便被編程，藉以動態地產生漏極電壓 值，其中，在該漏極電壓之下，每一樣本群組可以首次被編程。上述 電壓被視為字線上之各編程層級(例如，L2的Fvd2、 L3的Fvd3、及 L4的Fvd4)的「快位」漏極電壓。波形時序600說明Vg波形602及 Vd波形604。該Vg波形602及該Vd波形604其中一者可包括步進式 或階梯狀波形，其中，該步進式或階梯狀波形是以，例如，以50mV 至200mV的步進幅度來遞增，增大或以其它方式改變。該Vd波形604 是由處于Vdl的開始—Vd(Start—Vd)電平606開始步進(stepping)，并隨 著一連串具有脈寬(PW) 610(例如，150ns至2ps)的編程脈沖608(例如， 處于Vdl的脈沖1、處于Vd2的脈沖2、及處于Vd3的脈沖3)而遞增， 直至達到快位漏極電壓(快一位Vd(Fast一bit Vd))612，或達到脈沖n的最 大可容許漏極電壓Vdn，其中，在該快位漏極電壓之下，第一樣本位 是在樣本群組內被編程。
舉例而言，圖6中之該例示樣本群組可含有5個位，其中，該群 組的第一個(最快的)位是在處于Vd4的第4個編程脈沖之下被編程， 而柵極電壓Vg則是固定于Vgl。例如，就L3程序的情況而言，若Vdl 是3.0 volts且該階梯狀波形是以每一編程步進幅度(program step)增大 100mV的增幅來增大，則Vd2便會為3.1 volts、 Vd3是3.2 volts、以及 處于Vd4的快—位Vd 612便會為3.3 volts。因此，針對該樣本群組所 產生的快—位Vd (Fvd) 612代表與該字線有關的對應編程層級(例如L3) 的可能下端，其中，核心存儲單元中被選擇的位是位于該字線上。本 方法中的Vd及/或Vg兩者之一是可改變的，然而，若本發明之后續粗 編程操作采用該Fvd，則應該藉由如圖4A及圖4B中的方法400及該 兩階段算法重復上述改變。
圖7是根據圖4A至圖4D中的編程方法400之本發明而以圖標方 式說明對如圖1至圖3中的多級存儲單元的字線進行粗編程及精編程 之例示性漏極與柵極電壓編程分布曲線的圖表700。圖7以圖標的方式
提出一個例子，說明粗編程分布曲線702及精編程分布曲線704,藉以 采用互動方式來編程及讀取驗證字線上存儲單元的所有位，先是把全 部位都編程至粗Vt電平，然后把全部位都編程至目標Vt電平。該粗 編程分布702及該精編程分布704各包括預定的Vd及/或Vg步進脈沖 (steppingpulse)序列(sequence)或編程分布曲線，藉以對該位對的"A"及 "B"位反復、交替地施加編程脈沖，直至所有位都被編程至該目標Vt 為止。因此，該粗編程分布曲線702包括預定的粗Vd程序分布曲線 702a及/或預定的粗Vg編程分布曲線702b，而該精編程分布704則包 括預定的精Vd編程分布曲線704a及/或預定的精Vg編程分布704b。
根據在上述步驟420中藉由圖6中之該波形所產生的該快一位 Vd(Fvd)705是作為用以確定該粗編程分布曲線702之開始點粗—開始 Vd 706之基礎。例如，如圖7所示，該編程脈沖是始于該粗_開始Vd 706，其中，該粗—開始Vd 706可為比該快一位Vd 705低兩個Vd電壓 步進幅度(即相對于Fvd 705的兩個步進幅度，例如，每一步進幅度代 表50mV至200mV之電壓電平)，或者該粗一開始Vd 706可為相對于 Fvd705的另一開始點。在充分低于該Fvd705的電壓值之下，開始施 加該編程脈沖，便可以把該核心存儲單元的該位編程至精準地對該「快 位」中最快的位進行編程之層級，亦可避免超越(overshooting)該粗Vt 值。
至于該Vd及/或Vg電壓的編程脈沖708(例如，脈沖l、 2、 3...)， 其具有脈寬PW 710(例如，150ns至2ps的脈沖)，是較佳地隨該脈沖沿 著該粗編程分布曲線702增大而增大直至該Fvd 705電平(例如，每個 步進幅度是50mV至200mV)。然而，該編程分布曲線702及704可能， 或不可能，根據以該位對所采用的該編程模式確定選擇的特定編程分 布曲線，而增大或減少。舉例而言，可選擇一編程分布以對應2-4位對 編程模式，而3-2編程曲線(如702或704)型様則可對應完全不同的編 程分布曲線。另外，該粗編程分布曲線702可單獨地從該精編程分布 曲線704選出。
圖8以圖標方式說明幾種例示性漏極與柵極電壓編程分布曲線 800，其中，是利用圖4A至圖4D中的方法之本發明的多級編程算法， 可用于針對如圖1至圖3中的多級存儲單元位對的字線之粗編程。
編程脈沖步進可一直增大并超過Fvd 705，直至達到上漏極電壓 (upper Vd)712為止，以讓可能需要較高的編程Vd之該字線上之「慢字 符」的編程操作得以進行。若該粗編程分布曲線702步進超過Fvd 705， 則如脈沖6及7所示，該分布曲線702亦會立即開始往下步進回歸Fvd 705，以避免過度編程該位。之后，會在Fvd 705電平持續進行編程， 直至達到粗Vt電平或已完成最多的編程脈沖為止。若位達到該最多的 編程脈沖，則該位或存儲單元可能已壞掉。
在達到該粗閾值電壓電平之后，該精編程操作即于精—開始 Vd(fme一start Vd)714之下開始執行，其中，該精_開始Vd 714通常屬于 低電平且大約相當于該粗一開始Vd 706的電平。然而，該精—開始Vd 714 可略高于該粗—開始Vd 706，并可(或可不)隨著接續而來的每一編程脈 沖708(例如，脈沖1、 2、 3…)而增大。根據該精編程分布曲線704， 對該字線施加精編程脈沖，其中，該精編程分布704曲線是由該位對 所采用的該編程模式(例如，圖5中之步驟500)來確定。因此，該編程 分布曲線可再次在所采用的該特定編程模式之間改變，例如，根據描 述編程分布曲線與編程模式之間的關系之査詢表。隨著沿該精編程分 布曲線704的每一編程脈沖而持續精編程，直至達到該目標Vt為止。 按前述說明，雖然該精編程脈寬710是與該粗編程操作中采用的編程 脈寬相同，但是該精編程脈沖可以具有不同的脈寬710(譬如，脈寬較 小，于150ns至l|is)，而且該Vd及/或Vg的步進幅度(若為增幅的話) 可小于該粗編程步進振幅(例如，每一步進改變50mV至200mV)。
圖8以圖標方式說明幾種例示性漏極與柵極電壓編程分布曲線 800，其中，是利用圖4A至圖4D中的方法400之本發明的多級編程 算法，可用于如圖1至圖3中所示的多級存儲單元位對的字線之粗編 程。如上所述，被選出以供執行該核心存儲單元的位的粗編程操作的 該漏極與柵極電壓編程分布曲線800，是可以由該位對所采用的該特定 編程模式(例如，圖5中之步驟500)所確定。例如，當該位對采用了三 種不同的預定編程模式A1-B1、 A2-B2、及A3-B3時，該Vd分布804、 806及808代表該多種編程分布曲線以用以補償該存儲單元位對的 CBD效應，而柵極電壓Vg 802可保持不變。舉例而言，編程模式A1-B1 可為由描述編程分布曲線與編程模式之間的關系之査詢表所預定的
2-3模式或一4-l模式。
該編程分布曲線804、 806及808皆始于粗_開始Vd 810，其中， 該粗—開始Vd 810是相對于該快—位Vd 812而言。例如，若該分布曲 線804之該粗—開始Vd 810是始于與該快一位Vd 812相差(或相對)「零」 個步進的偏移，則可選擇該粗編程分布曲線804為對應于編程分布 A1-B1。同樣地，若該分布曲線806之該粗—開始Vd810是始于與該快 _位Vd 812相對"-3"個步進的偏移，而使該開始點比該快—位Vd 812電 平低三個脈沖或三個步進振幅，則選擇該粗編程分布曲線806為對應 于編程分布A2-B2。同理，若該分布曲線808之該粗—開始Vd 810是 始于與該快一位Vd 812相對"-4"個步進的偏移，則可選擇該粗編程分布 808為對應于編程分布A3-B3。
再者，若對具有脈寬PW816的位施加每一編程脈沖814，則該編 程分布曲線會增大至該分布曲線中的下一步進，其中，可跟據該分布 曲線來指定該最大脈沖振幅，藉以進一步補償該存儲單元位對的CBD 效應。例如，該分布曲線804也可以規定該Vd電壓必須步進至相對該 快J立Vd 812有偏移(+2)之電平，而該分布曲線806則可以規定該Vd 電壓必須步進至相對該快_位Vd 812有偏移(-l)之電平，且該分布曲線 808則可以規定該Vd電壓必須步進至相對該快_位Vd 812有偏移(-2) 之電平。因此，可根據相對應的編程模式而設計的每一分布曲線之編 碼系統(coding system),例如，對應于該編程模式A1-B1之該分布曲線 804是采用(O， 2);對應于該編程模式A2-B2之該分布806曲線是采用 (-3, -1);對應于該編程模式A3-B3之該分布曲線808是采用(-4， -2)。 本發明之范圍亦涵蓋其它編程分布曲線及相對應的編程模式，其包括 Vd及/或Vg電壓、脈寬、及步進振幅的變化。
舉例而言，圖9至圖11復以圖標方式說明例示之漏極與柵極電壓 編程分布曲線，其中，是藉由圖4A至圖4D中本發明的兩階段編程算 法，可用于如圖1至圖3所示的多級存儲單元位對的字線之粗編程及 精編程。如先前所述，此處所執行的該Vd及/或Vg粗及精編程操作中， 是可以采用約150ns至約2)as的編程脈寬，以及，譬如，每一步進約 50mV至約200mV之Vd及/或Vg的步進振幅(若為增幅或以其它方式 發生的改變)。
圖9以圖標方式說明該Vd及/或Vg電壓之另一例示編程分布曲線
900，其中，該編程分布曲線900可用于圖4A至圖4D中的方法400 之粗及精編程操作之一者中。該編程分布曲線900包括Vd分布曲線 902及Vg分布曲線904，其中，藉由許多小Vd步進(例如，Vdl至Vdn) 以達成該粗Vt或目標Vt，且同時使該Vg電平維持不變。
圖10以圖標方式說明該Vd及/或Vg電壓之又另一例示編程分布 曲線IOOO，其中，該編程分布曲線1000可用于圖4A至圖4D中的方 法400之粗及精編程操作之一中。該編程分布曲線1000包括Vd分布 曲線1002及Vg分布曲線1004，其中，藉由許多小Vg步進(例如，Vgl 至Vgn)以達成該粗Vt或目標Vt，也同時使該Vd電平維持不變。
圖11以圖標方式說明該Vd及/或Vg電壓之又另一例示編程分布 曲線IIOO，其中，該編程分布1100可用于圖4A至圖4D中的方法400 之粗及精編程操作之一中。該編程分布曲線llOO包括Vd分布曲線1102 及Vg分布曲線1104，其中，藉由Vd步進及Vg步進之組合以達成該 粗Vt或目標Vt。于此變化，每一Vd步進(例如，Vdl至Vdn)完成后， 會進行一連串小幅度之Vg步進(例如，Vgl至Vgn)，藉以根據本發明 之幾項實施態樣而達成另一種形式之粗或精編程。
再者，可采用介于該粗閾值電壓與該最終目標閾值電壓之間的編 程值，進行其它粗及精編程階段，該編程值是選擇性采用的、額外的、 以及不大不小的。舉例而言，若多級閃存之L3之該目標Vt是2.1V， 而其L3之該粗Vt是設定為比該目標Vt低400mV(例如，1.7V)，則可 采用例如為比該目標Vt低200mV(例如，1.9V)之不大也不小的Vt，以 在各編程層級達成更精確的編程層級及Vt分布。
雖然已以一個或多個實行方法揭示及說明本發明，熟習此技藝者 在閱讀及理解本說明書之詳述及所附圖式后，將能對其作等效的變更 及修飾。本發明是包含所有此類修飾及變更，且僅以下述之申請專利 范圍之范疇予以限制。特別在關于上述組件(組合、裝置、電路等)所執 行之各種功用中，除非另外標示，否則用以描述所述組件之名稱(包含 關于"手段")是對應于任何執行所述組件之特定功用之組件(即其在功 用上為等效)，即使其在結構上不等效于執行本說明書中所述之本發明 之例示實行方法之功能之所揭示的結構。此外，雖然本發明之特征可
能僅以一種或幾種實行方法所揭示，然而此特征可結合其它實行方法 的一個或多個特征，以可在任何給定的或特定的應用中為適宜的或有
利的。此外，"包括(include)"、"有(having)"、"有(has)"、"具有(with)" 等詞語之范圍或其變化是用于詳述或申請專利范圍中，所述詞語是包 含于與詞語"包括(comprising)"相似之方式中。 產業利用性
本方法可應用于半導體制造及測試之領域，以提供編程具有多級 數據狀態之閃存裝置存儲單元之字符群組的方法。
權利要求
1.一種對多級閃存陣列的字線上的一個或多個存儲位進行編程的方法(400)，所述存儲位具有兩個或更多個的編程層級(L2、L3、L4)及空白層級(L1)，所述層級包括對應于三個或更多個閾值電壓(300)的三個或更多個數據層級，該方法包括下列步驟提供(410)待編程的一個或多個未編程的多級閃存位；對該陣列的所述存儲位執行粗編程操作(430)，直至每一所述存儲位的該閾值電壓大致上相當于粗閾值電壓為止，該粗閾值電壓是低于目標閾值電壓的偏移值；以及對該陣列的所述存儲位執行精編程操作(450)，直至每一存儲位的該閾值電壓大致上相當于該目標閾值電壓為止。
2. 如權利要求1所述的方法(400)，其中，該多級閃存陣列(100)的 所述存儲單元(200)包括雙面ONO閃存單元(200)，所述雙面ONO閃存 單元(200)對于每一位具有三個或更多個數據層級。
3. 如權利要求1所述的方法(400)，還包括對該字線上的每一所述 編程層級產生(420)動態快位漏極電壓。
4. 如權利要求3所述的方法(400),其中，對該字線上的每一所述 編程層級產生(420)動態快位漏極電壓包括下列步驟從該字線選擇(421)與每一編程層級關聯的多組樣本位； 從每一編程層級的最低可容許漏極電壓選擇(422)每一編程層級的 開始漏極電壓；對與第一編程層級關聯的第一組樣本位施加(423)編程脈沖；增大(426)該第一組樣本位的該漏極電壓、柵極電壓、及該漏極與 柵極電壓的組合的其中之一；確定(424)第一漏極電壓，在該第一漏極電壓編程該組樣本位的快 位或者達到(425)最大漏極電壓電平；以及再選擇(429)與編程層級關聯的另一組樣本位，施加(423)編程脈沖，增大(426)該漏極與柵極電壓的其中之一，直至確定(427)與各自的編程 層級(428)關聯的每組樣本位的快位漏極電壓。
5. 如權利要求1所述的方法(400)，其中，該粗編程操作(430)包括 下列步驟設定(43 l)編程驗證值以對應于該粗閾值電壓；選擇(432)漏極與柵極電壓的預定編程分布曲線，用以根據單元位 對的編程模式(433)而對所述位進行編程；根據該編程分布曲線對所述位施加(436， 442)編程脈沖；根據該編程分布曲線(433)對所述位再施加(436, 442)編程脈沖，直 至所述存儲單元的每一位(446)的該閾值電壓大致上相當于(434， 440)該 編程驗證值的該粗閾值電壓；以及取消選擇所述粗己編程位(438, 444)。
6. 如權利要求5所述的方法(400)，還包括對所述存儲單元位對的 每一位交替地施加該編程脈沖(436, 442)，以獲得改良的CBD控制。
7. 如權利要求5所述的方法(400)，其中，該預定編程分布曲線(433) 包括以連續的編程脈沖施加至所述位的該漏極與柵極電壓的預定模式 (800、 900、 1000、 1100)。
8. 如權利要求7所述的方法(400),其中，相對于為該字線上的每 一所述編程層級所產生的動態快位漏極電壓(705)，該預定編程分布曲 線(433)還從初始粗開始漏極電壓及初始粗開始柵極電壓(706)改變該漏 極電壓、該柵極電壓、及該漏極與柵極電壓的組合的其中之一。
9. 如權利要求7所述的方法(400)，其中，該預定編程分布曲線(423, 700)基于相對于該動態快位漏極電壓(705)的預定數量的編程脈沖(710) 偏移，而提供粗開始漏極電壓(706)及上漏極電壓(712)。
10. 如權利要求1所述的方法(400)，其中，該精編程操作(450)包 括下列步驟 設定(451)編程驗證值以對應于該目標閾值電壓；選擇(433)漏極與柵極電壓的預定編程分布曲線，用以根據單元位 對的編程模式對所述位進行編程；根據該編程分布曲線對所述位施加編程脈沖；根據該編程分布曲線對所述位再施加編程脈沖，直至所述存儲單 元的每一位的該閾值電壓大致上相當于該編程驗證值的該精閾值電 壓；以及取消選擇所述精已編程位。
全文摘要
提供對多級閃存單元(MLB)的字線進行編程的方法(400)，該存儲單元是每一位具有三個或更多個之數據層級對應于三個或更多個之閾值電壓(300)。本發明采用交互式編程算法(400)，藉以于兩個編程階段中將存儲單元的字線之位編程，以達成高度緊密之Vt分布，其中，前述兩個編程階段包括粗編程階段(430)及精編程階段(450)。
文檔編號G11C16/04GK101099217SQ200580046493
公開日2008年1月2日 申請日期2005年12月20日 優先權日2005年1月13日
發明者D·漢密爾頓, F·巴薩爾, M·堀池 申請人:斯班遜有限公司