具有其溫度依賴性被補償的電流的非易失性存儲器單元及其數據讀取方法

專利名稱：具有其溫度依賴性被補償的電流的非易失性存儲器單元及其數據讀取方法
技術領域：
本發明涉及電可重寫非易失性存儲器和數據讀出方法，更具體地，涉及用于補償存儲器單元電流的溫度依賴性的技術。
背景技術：
隨著半導體集成電路器件的不斷的小型化，連線的寬度和厚度變得更小，連線電阻變得更高。例如，在半導體存儲器器件中，隨著連線的不斷小型化，位線的電阻變得更高。通常，用于感應和放大從存儲器單元讀出的數據的傳感放大器被連接到位線。在數據讀操作中，如果需要在預置的讀周期tb1將位線的電位改變ΔVb1并位線電容值被設置為Cb1，存儲器單元電流在傳感放大器附近的部分(也就是，在其中位線電阻是低的那個部分)被設置為“Cb1×ΔVb1/tb1”。另一方面，由于在位線的離傳感放大器最遠的末端部分，位線的電阻變得更高，所以需要更大的存儲器單元電流。
所以，存儲器單元電流值按照位線的部分離傳感放大器的距離(離傳感點的距離)而變化。如果存儲器單元電流值按照離傳感點的距離變化，則存儲器單元的溫度特性被改變，并且其閾值電壓按照溫度變化波動。如果閾值電壓波動，則閾值電壓的分布擴散并且它的數據保持特性惡化(例如，參閱日本專利申請KOKAI公開No.2003-217287和日本專利申請KOKAI公開No.2000-011671)。
而且，半導體存儲器器件將來會進一步小型化，預期按照蝕刻速率的差異，存儲器單元的溫度特性變化并且閾值電壓波動，所述蝕刻速率的差異是由于以下原因造成的周圍環境的差異，在諸如其中連線被密集地和粗略地安排在單個芯片中的區域那樣的周圍部分中的圖案的差別或晶片的位置差別，例如其中形成半導體存儲器器件的芯片的晶片的中心部分或外圍部分的差別造成的曝光設備的光學系統的像差和失真。
所以，會出現由于芯片中的存儲器單元的位置的差別或芯片之間的差異而引起的閾值電壓分布的擴散以及數據保持特性被惡化的可能性。

發明內容
按照本發明的一個方面，提供了一種非易失性半導體存儲器器件，包括存儲器單元陣列，具有被排列成矩陣形式的存儲器單元；讀電路，被配置成從存儲器單元陣列中的存儲器單元讀出數據；編程電路，被配置成把數據編程到存儲器單元陣列中的存儲器單元中；讀電壓生成電路，被配置成生成讀電壓并將讀電壓提供到讀電路；存儲器電路，被配置成存儲被使用來改變存儲器單元陣列中的存儲器單元的溫度特性的信息；以及切換電路，被配置成根據被存儲在存儲器電路中的信息，切換由讀電壓生成電路生成的讀電壓的溫度依賴性。
按照本發明的另一個方面，提供了非易失性半導體存儲器器件的讀數據方法，包括存儲被使用來改變存儲器單元陣列中的存儲器單元的溫度特性的信息；當進行讀操作的存儲器單元被訪問時，根據所存儲的、被使用來改變溫度特性的信息設置讀電壓；以及根據設置的讀電壓改變存儲器單元的閾值電壓的溫度特性并讀出數據。


圖1是顯示NAND單元型EEPROM的示意性結構的框圖，用于顯示按照本發明的第一實施例的非易失性半導體存儲器器件；圖2是在圖1所示的NAND單元型EEPROM中存儲器單元陣列的等效電路圖；圖3A是顯示從NAND單元型EEPROM的存儲器單元陣列中提取的一個NAND單元部分的圖案平面圖；圖3B是圖3A的等效電路圖，用于顯示從NAND單元型EEPROM的存儲器單元陣列中提取的一個NAND單元部分；圖4A是沿圖3A所示的圖案的4A-4A線取的截面圖；圖4B是沿圖3A所示的圖案的4B-4B線取的截面圖；圖5是用于顯示NAND單元的閾值電壓的分布的圖；圖6是用于顯示在位線的電阻(薄層電阻)與設計規則(位線的寬度)之間的關系的圖；圖7是用于顯示在圖1所示的NAND單元型EEPROM中讀電壓生成電路的概念圖；圖8A是顯示圖7所示的電路的具體的結構例子和顯示生成與溫度成比例變化的電流的電流生成電路的電路圖；圖8B是顯示圖7所示的電路的具體的結構例子和顯示生成與溫度無關的電流的恒定電流生成電路的電路圖；圖9是顯示生成參考電位的帶隙參考電路的電路圖；圖10是顯示得到與溫度成比例變化的電流和與溫度無關的電流的和值/差值的電路的圖；圖11A是顯示生成與溫度無關的恒定的電流的電路的圖，用于顯示圖8A和8B所示的電流生成電路的另一個結構例子；圖11B是顯示生成隨溫度上升而減小的電流的電路的圖，用于顯示圖8A和8B所示的電流生成電路的另一個結構例子；圖12A是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流的電流彼此相加減的相加/相減電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；
圖12B是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流彼此相加減的DC-DC變換電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；圖13A是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流的電流彼此相加減的相加/相減電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；圖13B是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流彼此相加減的DC-DC變換電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；圖14A是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流的電流彼此相加減的相加/相減電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；圖14B是顯示圖11A的電路生成的、與溫度無關的恒定的電流和由圖11B的電路生成的、隨溫度上升而減小的電流彼此相加減的DC-DC變換電路的圖，用于顯示其中生成具有相同的溫度依賴性的各種電壓的情形；圖15是顯示由圖12A，12B到圖14A，14B所示的電路生成的電位的輸出電壓溫度特性的圖；圖16是用于顯示在四值存儲器單元的閾值電壓的分布與由圖12A，12B到圖14A，14B所示的電路生成的電位之間的關系的圖；圖17是顯示圖8A所示的、生成與溫度成比例變化的電流的電流生成電路的另一個結構例子的電路圖；圖18A是顯示適用于圖8A，8B，9和17所示的電路中的運算放大器的第一例電路結構的電路圖；圖18B是顯示適用于圖8A，8B，9和17所示的電路中的運算放大器的第二例電路結構的電路圖；圖19是顯示圖7，10到14所示的電路的修改方案的電路圖；圖20是顯示圖6，10到14所示的電路的修改方案的電路圖；圖21是顯示圖20所示的電路中的提升器電路的結構例子的電路圖；圖22是顯示圖20所示的電路中的提升器控制電路的結構例子的電路圖；圖23是顯示圖10所示的電壓生成電路的修改方案的電路圖；圖24是顯示圖10所示的電壓生成電路的另一種修改方案的電路圖；圖25是顯示圖10所示的電壓生成電路的另一種修改方案的電路圖；圖26是顯示可變電阻的結構例子的電路圖；圖27是顯示存儲器單元晶體管的漏極電流-柵極電壓特性的圖；以及圖28是顯示四值存儲器單元的閾值電壓的分布的圖。
具體實施例方式圖1是顯示NAND單元型EEPROM的示意性結構的框圖，用于顯示按照本發明的第一實施例的非易失性半導體存儲器器件。
NAND單元型EEPROM包括存儲器單元陣列21、數據電路22、行解碼器23、列解碼器24、地址緩存器25、I/O傳感放大器26、數據輸入/輸出緩存器27、襯底電位控制電路28、讀電壓生成電路29、Vread提升器電路30、Vpgm提升器電路31、Vpass提升器電路32、控制柵(CG)驅動器33、存儲器電路34和切換電路35。
在存儲器單元陣列21中，存儲器單元被排列成矩陣形式。數據電路22臨時存儲程序數據和讀出數據。行解碼器23解碼從地址緩存器25提供的行地址信號，以選擇在存儲器單元陣列21中提供的一條字線。列解碼器24解碼從地址緩存器25提供的列地址信號，以選擇在存儲器單元陣列21中提供的一條位線。地址緩存器25被提供以地址信號Add。I/O傳感放大器26傳感和放大從存儲器單元陣列21的存儲器單元讀出并被臨時存儲在數據電路22中的數據或把要被編程到存儲器單元陣列21的存儲器單元中的數據提供到數據電路22。數據輸入/輸出緩存器27把被輸入到它的程序數據DIN提供到I/O傳感放大器26或輸出由I/O傳感放大器26傳感和放大的讀出數據DOUT。襯底電位控制電路28控制存儲器單元陣列21的襯底電位。
讀電壓生成電路29生成讀電壓，該讀取電壓在讀時間加到選擇的字線上。Vread提升器電路30生成電壓Vread，在讀時間加到未選擇的字線上。Vpgm提升器電路31生成電壓Vpgm，該電壓Vpgm在寫(程序)時間加到選擇的字線上。Vpass提升器電路32生成電壓Vpass，該電壓Vpass在寫時間加到未選擇的字線上。控制柵驅動器(CG驅動器)33被提供以讀電壓生成電路29、Vread提升器電路30、Vpqm提升器電路31、Vpass提升器電路32的輸出電壓。控制柵驅動器33起到切換電路的作用，它有選擇地經由行解碼器23傳送讀電壓、電壓Vread、電壓Vpgm和電壓Vpass到存儲器單元陣列21的字線。雖然圖上未示出，還提供了生成擦除電壓的提升器電路。
存儲器電路34配置有例如熔絲單元，通過使用激光器流或電流有選擇地熔化熔絲單元，信息被編程在其中。替換地，它可以配置有可重寫的ROM熔絲，其中可以通過使用從外部提供的信號或命令而重寫信息，或可以利用在存儲器單元陣列21中的貯存區域的部分。因此，被使用來改變(補償)存儲器單元陣列21中的存儲器單元的溫度特性的信息被存儲在存儲器電路34。而且，在存儲器電路34中，存儲分別對應于從傳感點到存儲器單元陣列21中的存儲器單元的距離(位線的連線電阻或連線長度)的信息項，例如列地址。切換電路35根據被存儲在存儲器電路34中的信息來控制讀電壓生成電路29，以切換由讀電壓生成電路29生成的讀電壓的溫度依賴性。
圖2是在圖1所示的NAND單元型EEPROM中存儲器單元陣列21的等效電路圖。
控制柵線CG1，CG2，...，CG8、選擇柵線SG1，SG2和源極線SL沿行方向排列，以及位線BL1，BL2，...，BLm沿列方向排列。存儲器單元(存儲器單元晶體管)M1，M2，...，M8的控制柵分別被連接到控制柵線CG1，CG2，...，CG8以及第一和第二選擇晶體管S1，S2的柵極分別被連接到選擇柵線SG1，SG2。存儲器單元M1，M2，...，M8和第一與第二選擇晶體管S1，S2的電流路徑被串聯連接在位線BL(BL1，BL2，...，BLm)與源極線SL之間。源極線SL經由例如在每64位線BL一個的部分中的觸點被連接到由鋁(Al)、多硅等等形成的參考電位(Vs)連線。參考電位連線被連接到外圍電路。
通常，被連接到一條控制柵線CGn(n＝1，2，...，8)的一組存儲器單元Mn被稱為一頁，以及被夾在被提供在漏極側和源極側上的一對選擇晶體管S1和S2之間的由虛線表示的一組頁被稱為一個NAND塊或簡稱為一塊。例如，一頁配置有256字節(256×8)的存儲器單元。一頁的存儲器單元基本上同時被編程。一個塊例如配置有2048字節(2048×8)的存儲器單元。一個塊的存儲器單元基本上同時被擦除。
圖3A和3B是顯示從NAND單元型EEPROM的存儲器單元陣列中提取的一個NAND單元部分的圖案平面圖和等效電路圖。圖4A，4B是沿圖3A所示的圖案的4A-4A線和4B-4B線取的截面圖。
存儲器單元陣列被形成在p型半導體襯底(例如，硅襯底)中形成的單元n型阱區域的單元p型阱區域中。在由元素隔離氧化膜12包圍的單元p型阱區域(或p型硅襯底)11中，形成配置有多個NAND單元的存儲器單元陣列。
NAND單元被配置成串聯連接多個具有n溝道MOSFET結構的存儲器單元，所述n溝道MOSFET結構具有被用作為電荷貯存層的浮動柵和互相堆疊的控制柵，以及由相鄰的存儲器單元共同使用的源極或漏極。串聯連接的存儲器單元被用作為一個單元并被連接到相應的一條位線BL。
下面對一個NAND單元更集中地說明。在本例中，8個存儲器單元M1，M2，...，M8被串聯連接、以構成一個NAND單元。8個存儲器單元M1，M2，...，M8的每個通過在單元p型阱區域11上形成浮動柵14(141，142，143，...148)并在其間布置柵極絕緣薄膜13以及在浮動柵14上形成控制柵16(161，162，163，...168)并在其間布置絕緣薄膜15而被形成。存儲器單元被串聯連接，而每個n型擴散層19(191，192，193，...198)，作為存儲器單元的源極或漏極，被相鄰的存儲器單元共同使用。
第一與第二選擇晶體管S1和S2被提供在NAND單元的漏極側和源極側。選擇晶體管S1和S2具有第一選擇柵149，169和第二選擇柵1410，1610，它們與形成存儲器單元的浮動柵和控制柵同時被形成。選擇柵149，169在一個區域(未示出)中被互相電連接，第二選擇柵1410，1610在一個區域(未示出)中被互相電連接，選擇柵被用作為選擇晶體管S1和S2的柵極。
其上形成元件的襯底的上表面被覆蓋以CVD氧化膜17，以及位線18被安排在氧化膜上。NAND單元的控制柵161，162，163，...168被連續地形成在行方向，它們在同一個NAND塊中被共同使用并用作為控制柵線CG1，CG2，...，CG8。控制柵線被用作為字線。選擇柵149，169和1410，1610也被連續地形成在行方向以及用作為選擇柵線SG1，SG2。
圖5顯示NAND單元的存儲器單元M1，M2，...，M8的閾值電壓的分布。在本例中，“0”相應于編程狀態以及“1”相應于擦除狀態。
通過以上的結構，在數據讀時間，位線BL被預先充電到電源電壓Vcc，然后被設置為電浮動狀態，并且被連接到所選擇的存儲器單元的控制柵被設置為0伏。而且，被連接到除了所選擇的存儲器單元以外的存儲器單元的選擇柵線和控制柵線被設置為從Vread提升器電路30輸出的電壓Vread(例如，3.5伏)并且源極線SL被設置為0伏。然后，通過根據位線電位的變化檢測電流是否流入所選擇的存儲器單元而讀出數據。也就是，由于如果被編程到存儲器單元中的數據是“0”(存儲器單元的閾值電壓Vth＞0)，存儲器單元被設置為關斷狀態，位線被保持在預先充電的電位。另一方面，如果被編程的數據是“1”(存儲器單元的閾值電壓Vth＜0)，則存儲器單元被設置為導通狀態，并且位線電位從預先充電的電位降低ΔV。因此，通過使用傳感放大器檢測位線上的變化而從存儲器單元讀出數據。
而且，在數據寫時間，按照要被編程的數據，0伏(“0”編程)或電源電壓Vcc(“1”編程)被加到位線BL。被連接到把NAND單元連接到位線BL的選擇晶體管S1的選擇柵線SG1被設置為Vcc，被連接到把NAND單元連接到源極線SL的選擇晶體管S2的選擇柵線SG2被設置為0伏。在這時，0伏被傳送到其中要被編程“0”的存儲器單元的溝道。由于在“1”編程的情形下選擇晶體管S1被關斷，其中要被編程“1”的存儲器單元的溝道的電位被設置為(Vcc-Vthsg)(Vthsg是選擇晶體管的閾值電壓)，并且被設置為電浮動狀態。替換地，當位于比要被編程的存儲器單元更加靠近位線的存儲器單元的閾值電壓等于正的電壓Vthcell時，存儲器單元的溝道電位被設置為(Vcc-Vthcell)。
此后，提升的編程電位Vpgm(＝約20伏)被加到被連接到所選擇的存儲器單元的控制柵線，中間的電位Vpass(＝約10伏)被加到被連接到其它未選擇的存儲器單元的控制柵線。結果，由于在數據“0”的時間，溝道電位是0伏，所以高電壓被加在所選擇的存儲器單元的浮動柵與襯底之間，電子經由隧道從襯底注入到浮動柵以向正方向改變閾值電壓。在數據“1”的時間，被設置在浮動狀態的溝道的電位通過與控制柵的電容耦合被設置為中間電位并且沒有電子被注入。
在NAND單元型EEPROM的寫操作中，執行驗證讀操作，以檢驗在施加編程脈沖后編程操作是否滿意地執行。在驗證讀操作中確定編程操作未滿意地執行的情形下，對于存儲器單元再次執行編程操作。在驗證讀操作中，執行與以上的讀操作相同的操作，除了所選擇的控制柵線不被設置為0伏而被設置為如圖5所示的電位Vvfy(例如，0.5伏)。控制柵線被設置為高于0伏的電位Vvfy的原因是通過把存儲器單元編程為足夠高的閾值電壓而得到讀操作的足夠的操作余量。
數據擦除操作對于每個塊單元基本上同時執行。也就是，要進行擦除操作的塊的所有的控制柵線被設置為0伏，然后提升的電位Vera(約20伏)被加到單元p型阱區域和單元n型阱區域。不要進行擦除操作的塊的控制柵線的電位通過與單元p型阱區域的電容耦合從被設置在浮動狀態的電位被提升到電位Vera。結果，在要進行擦除操作的塊中存儲器單元的浮動柵中的電子被放電到單元p型阱區域以向負的方向改變閾值電壓。在不要進行擦除操作的塊中，由于控制柵線和單元p型阱區域被設置為提升的電壓Vera，所以不執行擦除操作。
在本實施例中，在讀操作或驗證讀操作時，當要從其中讀出數據的存儲器單元被訪問時，從讀電壓生成電路29輸出的讀電壓的溫度依賴性由切換電路35根據被存儲在存儲器電路34中的數據而設置，以便改變溫度特性和對應于從傳感點到進行讀操作的存儲器單元的距離的信息(例如，列地址)。然后，具有這樣設置的溫度依賴性的讀電壓被加到被連接到進行讀操作的存儲器單元的控制柵線(字線)，以便讀出數據。
通過這樣按照從傳感點到存儲器單元陣列21的存儲器單元的距離改變從讀電壓生成電路29輸出的讀電壓的溫度依賴性(被加到所選擇的存儲器單元的控制柵的電壓)，可以補償隨溫度變化而改變的、流入存儲器單元的電流。
因此，具有最高的閾值電壓的存儲器單元的閾值電壓被降低，以使得存儲器單元的閾值電壓的分布變窄，結果，可以增強數據保持特性。
如圖6所示，預期當設計規則(design rule)(位線的寬度)變得更小，約為90nm，70nm，55nm時，位線BL的電阻(薄層電阻)快速地變得更高。例如，在銅(Cu)線中形成SiN或SiCN的阻擋膜，以防止銅滲出。在鋁(Al)線的情形下，必須形成Ti或TiN的阻擋膜。由于為了使得阻擋膜執行初始設計的功能，需要預先設置的膜厚度，所以對于阻擋膜的變薄操作有物理限制。所以，即使連線本身的寬度可以變窄，但阻擋膜的薄厚度仍舊不能做得很小。而且，如果位線用波紋結構形成以便增強集成密度，則當位線寬度變為更小時溝槽的高寬比變為更大，并且制造過程變得困難。所以，必須把位線做得很薄。
根據上述理由，位線寬度與薄層電阻之間的關系不是線性的，薄層電阻隨位線寬度的減小快速地增加，如圖6所示。
結果，如果當位線由鋁線形成時，設計規則被設置為等于90nm或更小，則存儲器單元電流按照離傳感點的距離顯著地變化。在銅連線的情形下，如果設計規則被設置為等于70nm或更小，則存儲器單元電流按照離傳感點的距離顯著地變化。
所以，在其中在鋁線的情形下設計規則被設置為90nm或更小和在銅線的情形下設計規則被設置為70nm或更小的非易失性存儲器器件中，流入存儲器單元的電流隨溫度變化而變化，并且閾值電壓的分布的變化可以通過使得讀電壓的溫度依賴性按照從傳感點到存儲器單元陣列21的存儲器單元的距離改變，而被有效地補償。
在以上的說明中，作為例子說明了其中在寫驗證讀操作期間設置的字線電壓的溫度特性按照列地址而改變的情形。然而，使得存儲器單元陣列21的存儲器單元的溫度特性改變的信息和在存儲器單元陣列21中的塊地址和平面被存儲在存儲器電路34，以及從讀電壓生成電路29輸出的讀電壓的溫度依賴性可以通過使用切換電路35根據以上的信息項進行切換。
因此，由諸如在單個芯片中連線被密集地和粗略地安排的區域那樣的外圍部分的圖案的差別造成的存儲器單元的溫度特性的變化可以通過存儲存儲器單元陣列21中的塊地址和平面以及考慮相對于周圍的環境的關系而進行補償。
當然，由溫度變化造成的流入存儲器單元的電流的變化，除了平面和塊地址以外，還可以通過存儲列地址和考慮離傳感點的距離而更有效地被補償。
另外，存儲器單元陣列21的存儲器單元可被劃分成具有不同的溫度依賴性的多個組，以及使得存儲器單元陣列21的存儲器單元的溫度特性改變的信息和被使用來識別在多個存儲器單元組中訪問的存儲器單元所屬的存儲器單元組的信息可被存儲在存儲器電路34。然后，從讀電壓生成電路29輸出的讀電壓的溫度依賴性可以通過使用切換電路35根據以上的信息項進行切換。
因此，存儲器單元的溫度特性的變化可以對于具有不同的溫度依賴性的每個想要的存儲器單元組進行補償。
另外，使得存儲器單元陣列21的存儲器單元的溫度特性改變的信息和在晶片中形成非易失性半導體存儲器器件的芯片的位置的信息可被存儲在存儲器電路34。然后，從讀電壓生成電路29輸出的讀電壓的溫度依賴性可以通過使用切換電路35根據以上的信息項進行切換。
因此，由于周圍的環境的差別，以及取決于其中形成芯片的晶片的位置，例如取決于晶片的中心部分和外圍部分的曝光裝置的光學系統的像差和失真，引起的蝕刻速率的差別造成的存儲器單元的溫度特性的變化可以被補償。
通過有選擇地組合第一實施例和修改方案1到3，存儲器單元的溫度特性的變化可以根據各種信息項被精細地補償。
圖7是用于顯示在圖1所示的NAND單元型EEPROM中讀電壓生成電路29的概念圖。
讀電壓生成電路29包括電流源1，2，分別生成與溫度無關的恒定的電流；電流源3，4，生成與溫度變化成比例地變化的電流；P溝道MOS晶體管PA1，PA2；N溝道MOS晶體管NA1，NA2；和電阻Rout。讀電壓生成電路29按照由切換電路35根據被存儲在存儲器電路34中的信息生成的使能信號EN1b，EN2，EN3b，EN4，設置輸出電壓Vout的溫度依賴性。
電流源1和MOS晶體管PA1被串聯連接在電源節點Vcc與輸出端5之間，以及使能信號EN1b被提供到MOS晶體管PA1的柵極。MOS晶體管NA1和電流源2被串聯連接在輸出端5與接地節點GND之間，以及使能信號EN2被提供到MOS晶體管NA1的柵極。而且，電流源3和MOS晶體管PA2被串聯連接在電源節點Vcc與輸出端5之間，以及使能信號EN3b被提供到MOS晶體管PA2的柵極。MOS晶體管NA2和電流源4被串聯連接在輸出端5與接地節點GND之間，以及使能信號EN4被提供到MOS晶體管NA2的柵極。用作為電流/電壓轉換器的電阻Rout被連接在輸出端5與接地節點GND之間。在本例中，作為電流/電壓轉換器使用了電阻，但也可以使用例如MOS晶體管。
在本例中，流入電流源1的與溫度無關的電流被定義為I1，流入電流源2的與溫度無關的電流被定義為I2，流入電流源3的與溫度成比例地變化的電流被定義為I3，流入電流源4的與溫度成比例地變化的電流被定義為I4，流過電阻Rout的電流被定義為Iout。
接著，說明具有以上結構的讀電壓生成電路29的操作。
(1)設置正的溫度特性的情形使能信號EN1b，EN2，EN3b，EN4被設置為低的。結果，MOS晶體管PA1，PA2被設置為導通狀態，MOS晶體管NA1，NA2被設置為關斷狀態，這樣，流過電阻Rout的電流Iout可被表示為下式。
Iout＝I1+I3結果，輸出電壓Vout被表示為下式。
Vout＝Rout×Iout＝Rout×(I1+I3)也就是，輸出電壓被設置為相對于電壓(Rout×I1)，與溫度成比例地變化的電壓。
替換地，使能信號EN3b，EN4可被設置為低的和使能信號EN1b，EN2可被設置為高的。這樣，流過電阻Rout的電流Iout被表示為如下。
Iout＝I3-I2結果，輸出電壓Vout被表示為下式。
Vout＝Rout×Iout＝Rout×(I3-I2)另外，在這種情形下，輸出電壓被設置為相對于想要的電壓值，隨溫度上升而增加的電壓。
(2)設置負的溫度特性的情形使能信號EN1b，EN2被設置為低的以及使能信號EN3b，EN4被設置為高的。結果，由于MOS晶體管PA1，NA2被設置為導通狀態和MOS晶體管NA1，PA2被設置為關斷狀態，流過電阻Rout的電流Iout可被表示為下式。
Iout＝I1-I4結果，輸出電壓Vout被表示為下式。
Vout＝Rout×Iout＝Rout×(I1-I4)也就是，輸出電壓被設置為相對于電壓(Rout×I1)，與溫度成比例地減小的電壓。
(3)消除溫度依賴性的情形使能信號EN1b，EN2，EN4被設置為低的以及使能信號EN3b被設置為高的。結果，由于MOS晶體管PA1被設置為導通狀態和MOS晶體管NA1，NA2，PA2被設置為關斷狀態，流過電阻Rout的電流Iout可被表示為下式。
Iout＝I1結果，輸出電壓Vout被表示為下式。
Vout＝Rout×Iout＝Rout×I1也就是，輸出電壓不依賴于溫度。
因此，用于設置正的溫度特性的電壓、用于設置負的溫度特性的電壓、和被使用來消除溫度依賴性的電壓被選擇地設置為按照從傳感點到訪問的存儲器單元的距離、訪問的存儲器單元所屬的具有不同的溫度依賴性的多個存儲器單元組中的一個；形成非易失性半導體存儲器器件的晶片的位置等等改變(例如，補償)存儲器單元的溫度依賴性。
接著詳細地說明讀電壓生成電路29的具體的電路例子。圖8A顯示生成與溫度成比例變化的電流的電流生成電路。電路包括運算放大器OP1，P溝道MOS晶體管TP1到TP3，N溝道MOS晶體管TN1，電阻R2和二極管D3、D4。電位Va加到運算放大器OP1的非反相輸入端(-)，以及電位Vb加到它的非反相輸入端(+)。運算放大器OP1的輸出端被連接到MOS晶體管TP1到TP3的柵極。MOS晶體管TP1、TP2的源極被連接到電源節點Vcc，MOS晶體管TP1的漏極被連接到二極管D3的陽極，MOS晶體管TP2的漏極被連接到電阻R2的一端。二極管D3的陰極被連接到接地端GND，以及在二極管D3的陽極端的電位Va被提供到運算放大器OP1的反相輸入端(-)。電阻R2的另一端被連接到N個二極管D4的陽極以及二極管D4的陰極被連接到接地節點GND。在電阻R2的一端的電位Vb被提供到運算放大器OP1的非反相輸入端(+)。
MOS晶體管TP3的源極被連接到電源節點Vcc，它的漏極被連接到MOS晶體管TN1的漏極和柵極。MOS晶體管TN1的源極被連接到接地節點GND。運算放大器OP1的輸出端的電位作為V1被輸出，以及MOS晶體管TP3和TN1的漏極的公共連接節點的電位作為V2被輸出。
通過以上結構，電位V1由運算放大器OP1控制，以便設置電位Va等于電位Vb。這時，流過電阻R2的電流I10可被表示為下式。
I10＝(VT/R2)×1nN...(1)其中VT＝kT/q(k是波爾茨曼常數，q是電子電荷量以及T是絕對溫度)。正如從公式(1)清楚地看到的，電流I10隨絕對溫度T成比例地變化。而且，電流I10是與電源電壓Vcc和MOS晶體管的閾值電壓無關的穩定的電流。
圖8B顯示生成與溫度無關的電流的恒定電流生成電路。電路包括運算放大器OP2，P溝道MOS晶體管TP4、TP5，N溝道MOS晶體管TN2和電阻R3。參考電位Vref加到運算放大器OP2的反相輸入端(-)，以及它的輸出端被連接到MOS晶體管TP4、TP5的柵極。MOS晶體管TP4的源極被連接到電源節點Vcc，以及它的漏極被連接到運算放大器OP2的非反相輸入端(+)和電阻R3的一端。電阻R3的另一端被連接到接地節點GND。
而且，MOS晶體管TP5的源極被連接到電源節點Vcc，以及它的漏極被連接到MOS晶體管TN2的漏極和柵極。MOS晶體管TN2的源極被連接到接地節點GND。運算放大器OP2的輸出端的電位作為V3被輸出，以及MOS晶體管TP5、TN2的漏極的公共連接點的電位作為V4被輸出。
參考電位Vref是與MOS晶體管的閾值電壓、溫度、電源電壓Vcc無關的電壓，以及它例如由如圖9所示的帶隙參考電路生成。該電路是在Banba等，VLSI Symposium 98 Digest of Technical Papers(VLSI會議98技術論文摘要)，pp.228-229中描述的。參考以上文件，學習電路的詳細內容。流過圖8B的電路的電阻R3的電流I20被表示為下式。
I20＝Vref/R3由于Vref是與溫度無關的，電流I20變為與MOS晶體管的閾值電壓、溫度、電源電壓等無關的穩定的電流。
圖10顯示得到在與溫度成比例變化的電流和與溫度無關的電流之間的和值或差值的電路。電流源1中的P溝道MOS晶體管Wp11到Wp16的柵極電位被設置為等于由恒流源(圖8B)生成的與溫度無關的電位V3。結果，電流源1提供與溫度無關的電流I1。電流I1的幅度由在電流源1中被設置為導通狀態的MOS晶體管的溝道寬度的和值確定。例如，如果僅僅使能信號EN1b1被設置為低，以及其它的使能信號EN1b2，EN1b3，...，EN1b6被設置為高，則可以得到由下式表示的電流I1。
I1＝(Wp11/Wp2)×I20＝(Wp11/Wp2)×(Vref/R3)而且，如果使能信號EN1b1、EN1b2、EN1b3被設置為低，以及其它的使能信號EN1b4、EN1b5、EN1b6被設置為高，則可以得到由下式表示的電流I1。
I1＝[(Wp11+Wp12+Wp13)/Wp2]×I20＝(Wp11+Wp12+Wp13)/Wp2]×(Vref/R3)
因此，與溫度無關的、想要的值的電流可以通過把EN1b1，EN1b2，EN1b3，...，EN1b5，EN1b6有選擇地切換到高/低而被提供。
類似地，由圖8B所示的電路生成的電位V4被輸入到電流源2的N溝道MOS晶體管Wn21到Wn26，以便把與溫度無關的電流I2放電到接地節點GND。電流I2的幅度由在電流源2中被設置為導通狀態的MOS晶體管的溝道寬度的和值確定。例如，如果僅僅使能信號EN21被設置為高以及其它的使能信號EN22，EN23，...，EN26被設置為低，則可以得到由下式表示的電流I2。
I2＝(Wn21/Wn2)×I20＝(Wn21/Wn2)×(Vref/R3)而且，如果使能信號EN22，EN23被設置為高以及其它的使能信號EN21，EN24，EN25，EN26被設置為低，則可以得到由下式表示的電流I2。
I2＝[(Wn22+Wn23)/Wn2]×I20＝(Wn22+Wn23)/Wn2]×(Vref/R3)因此，與溫度無關的、想要的值的電流可以通過把EN21，EN22，EN23，...，EN25，EN26有選擇地切換到高/低而被提供。
由于電流源3中的P溝道MOS晶體管Wp31到Wp35的柵極電位被設置為等于由恒流源(圖8A)生成的和與溫度成比例地變化的電位V1，電流源3提供與溫度成比例變化的電流I3。電流I3的幅度由在電流源3中被設置為導通狀態的MOS晶體管的溝道寬度的和值確定。例如，如果僅僅使能信號EN3b1被設置為低，以及其它的使能信號EN3b2，EN3b3，...，EN3b5被設置為高，則可以得到由下式表示的電流I3。
I3＝(Wp31/Wp1)×I10＝(Wp31/Wp1)×(VT/R2)×1nN而且，如果使能信號EN3b1，EN3b2被設置為低以及其它的使能信號EN3b3，EN3b4，EN3b5被設置為高，則可以得到由下式表示的電流I3。
I3＝[(Wp31+Wp32)/Wp1]×I10＝(Wp31+Wp32)/Wp1]×(VT/R2)×1nN因此，與溫度成比例地變化的、想要的值的電流可以通過把EN3b1，EN3b2，...，EN1b5有選擇地切換到高/低而被提供。
類似地，由圖8A所示的電路生成的電位V2被輸入到電流源4的N溝道MOS晶體管Wn41到Wn45，以便放電與溫度成比例地變化的電流I4。電流I4的幅度由在電流源4中被設置為導通狀態的MOS晶體管的溝道寬度的和值確定。例如，如果僅僅使能信號EN41被設置為高的以及其它的使能信號EN42，EN43，...，EN45被設置為低，則可以得到由下式表示的電流I4。
I4＝(Wn41/Wn1)×I10＝(Wn41/Wn1)×(VT/R2)×1nN而且，如果使能信號EN41，EN42被設置為高以及其它的使能信號EN43，EN44，EN45被設置為低，則可以得到由下式表示的電流I4。
I4＝[(Wn41+Wn42)/Wn1]×I10＝(Wn41+Wn42)/Wn1]×(VT/R2)×1nN因此，與溫度成比例地變化的、想要的值的電流可以通過把EN41，EN42，...，EN45有選擇地切換到高/低而被提供。
接著，說明圖8A，8B，9和10所示的電路的操作。
(1)設置正的溫度特性的情形在圖10的電路中，在電流源2，4中其柵極被提供以使能信號EN21，EN22，EN23，...，EN26和使能信號EN41，EN42，EN43，...，EN45的所有的MOS晶體管，通過設置以上的使能信號為低而被關斷。而且，在電流源1，3中其柵極被提供以使能信號EN1b1，EN1b2，EN1b3，...，EN1b6和使能信號EN3b1，EN3b2，EN3b3，...，EN3b5的所有的MOS晶體管，通過設置以上的使能信號為低而被導通。結果，可以得到流過電阻Routput的由下式表示的電流Ioutput。
Ioutput＝I1+I3因此，輸出電壓Voutput被表示為如下。
Voutput＝Routput×Ioutput＝(I1+I3)×Routput也就是，輸出電壓Voutput被設置為相對于電壓(Routput×I1)與溫度成比例地變化的電壓。Vout是電阻元件的比值的函數(例如，Rout/R2)。所以，即使電阻元件的電阻按照處理過程中的波動和溫度變化被改變，輸出電壓Voutput也不變化。
如上所述，電流I1的值可以通過把使能信號EN1b1，EN1b2，...，EN1b5，EN1b6有選擇地切換到高/低而進行各種改變。而且，電流I3的值可以通過把使能信號EN3b1，EN3b2，...，EN3b5有選擇地切換到高/低而進行各種改變。結果，可以生成具有各種不同的正的溫度特性和各種不同的值的電壓Voutput。
替換地，在電流源1，4中其柵極被提供以使能信號EN1b1，EN1b2，EN1b3，...，EN1b6和使能信號EN41，EN42，EN43，...，EN45的所有的MOS晶體管可以通過設置以上的使能信號EN1b1，EN1b2，EN1b3，...，EN1b6為高以及通過設置以上的使能信號EN41，EN42，EN43，...，EN45為低而被關斷。通過導通電流源2，3中的MOS晶體管，可以得到流過電阻Routput的由下式表示的電流Ioutput。
Ioutput＝I3-I2結果，輸出電壓Voutput被表示為如下。
Voutput＝Routput×Ioutput＝Routput×(I3-I2)另外，在這種情形下，由于電流I2，I3可以通過改變在電流源2，3中被設置為導通狀態的MOS晶體管的溝道寬度的總和而被設置為各種不同的值，所以可以生成具有各種值和各種正的溫度特性的電壓Voutput。
(2)設置負的溫度特性的情形在圖10的電路中，在電流源2，3中其柵極被提供以使能信號EN21，EN22，EN23，...，EN26和使能信號EN3b1，EN3b2，EN3b3，...，EN3b5的所有的MOS晶體管，通過設置以上的使能信號EN21，EN22，EN23，...，EN26為低以及設置以上的使能信號EN3b1，EN3b2，EN3b3，...，EN3b5為高而被關斷。而且，通過導通電流源1，4中的MOS晶體管，可以得到流過電阻Routput的、和由下式表示的電流Ioutput。
Ioutput＝I1-I4因此，輸出電壓Voutput被表示為如下。
Voutput＝Routput×Ioutput＝Routput×(I1-I4)也就是，輸出電壓Voutput被設置為相對于電壓(Routput×I1)隨溫度上升而減小的電壓。
如上所述，電流I1的值可以通過把使能信號EN1b1，EN1b2，...，EN1b5，EN1b6有選擇地切換到高/低而進行各種改變。而且，電流I4的值可以通過把使能信號EN41，EN42，...，EN45有選擇地切換到高/低而進行各種改變。結果，可以生成具有各種不同的負的溫度特性和各種不同的值的電壓Voutput。
(3)消除溫度特性的情形在圖10的電路中，在電流源2，3，4中其柵極被提供以使能信號EN21，EN22，EN23，...，EN26，使能信號EN3b1，EN3b2，EN3b3，...，EN3b5和使能信號EN41，EN42，EN43，...，EN45的所有的MOS晶體管，通過設置以上的使能信號EN21，EN22，EN23，...，EN26與使能信號EN41，EN42，EN43，...，EN45為低的和設置以上的使能信號EN3b1，EN3b2，EN3b3，...，EN3b5為高而被關斷。而且，通過導通電流源1中的MOS晶體管，可以得到流過電阻Routput的由下式表示的電流Ioutput。
Ioutput＝I1因此，輸出電壓Voutput被表示為如下。
Voutput＝Routput×Ioutput＝Routput×I1也就是，輸出電壓Voutput變為與溫度無關的。
如上所述，電流I1的值可以通過把使能信號EN1b1，EN1b2，...，EN1b5，EN1b6選擇地切換到高/低而進行各種改變。結果，可以生成具有各種不同的值的與溫度無關的電壓Voutput。
由于由圖8A和8B所示的恒定電流生成電路生成的電流是與電源電壓Vcc和MOS晶體管的閾值電壓無關的，所以由圖10所示的電路生成的輸出電壓Voutput被設置為與電源電壓Vcc和MOS晶體管的閾值電壓無關的穩定的電壓。
圖11A和11B是顯示圖8A和8B所示的電流生成電路的結構的另一個例子的電路圖。
ACTIVE是運算放大器啟動信號，它在工作期間被設置為Vdd(電源電壓或芯片內電源電壓)電平。Vref是由帶隙參考電路生成的與溫度無關的恒定電壓(1伏)。圖11A的電路生成與溫度無關的恒定的電流Icon，以及圖11B的電路生成與溫度成比例地減小的電流Ivar。在圖11A和11B上，由于電位VA被控制為使得被設置為等于參考電位Vref，可以得到如下表示的電流Icon。
Icon＝Vref/RA因此，電流Icon被設置為與溫度無關的恒定的電流。而且，流過二極管D5的電流是恒定的。在這種情形下，電位VC隨溫度上升而成比例地降低。也就是，可以得到以下公式。
VC＝B1-B2×T其中B1，B2是常數。
由于電位VD被控制為使得連同電位VC一起被設置為恒定的，可以得到如下表示的電流Ivar。
Ivar＝VD/RD＝VC/RD＝C1-C2×T其中C1，C2是常數。
因此，與溫度成比例地減小或增加的具有想要的值的電流可以通過加上或減去Icon和Ivar而得到。
在圖11A和11B所示的電路中，當P溝道MOS晶體管QA，QB，QC，QD的溝道寬度/溝道長度的比值被設置為8/1，N溝道MOS晶體管QE的溝道寬度/溝道長度的比值被設置為10/1，電阻RA的電阻值被設置為40kΩ，電阻RC的電阻值被設置為10kΩ，和電阻RD的電阻值被設置為40kΩ時，電流Icon被設置為約為25μA。
而且，電阻RC在圖11A的電路上可以被去除。電阻RC被插入用于增強電壓VC，以使得P溝道MOS晶體管QC工作在飽和區域。
圖12A，12B到圖14A，14B是用于顯示其中通過加/減由圖11A和11B的電路生成的電流而生成具有相同的溫度依賴性的各種電壓的情形的電路圖。在圖11A，11B到圖14A，14B上，Vcg10表示當圖16的“10”狀態被讀出時的字線電壓，Vcg00表示當“00”狀態被讀出時的字線電壓，以及Vcg01表示當“01”狀態被讀出時的字線電壓。圖16顯示當2比特(四值)數據被存儲在一個存儲器單元時閾值電壓的分布。在這種情形下，“11”表示擦除狀態，以及“10”，“00”，“01”，表示編程狀態。
如圖12A和12B所示，當P溝道MOS晶體管TH、TE的溝道寬度/溝道長度的比值被設置為16/2，負載電阻RL的電阻值被設置為91kΩ時，流過負載電阻RL的電流Ie3變為等于與Ivar成比例地變化的電流Ie1和與Icon成比例地變化的電流Ie2的和值(Ie3＝Ie1+Ie2)。在輸出字線電壓Vcg01的DC-DC轉換器(圖12B)中的電阻RM的電阻值被設置為3.3kΩ，電阻RN的電阻值被設置為6.7kΩ。
如圖13A和13B所示，當P溝道MOS晶體管TH的溝道寬度/溝道長度的比值被設置為24/2，P溝道MOS晶體管TE的溝道寬度/溝道長度的比值被設置為16/2，負載電阻RL的電阻值被設置為73kΩ時，流過負載電阻RL的電流If3變為等于與Ivar成比例地變化的電流If1和與Icon成比例地變化的電流If2的和值(If3＝If1+If2)。在這種情形下，字線電壓Vcg00被設置為Vcg00ref。
而且，如圖14A和14B所示，當P溝道MOS晶體管TH的溝道寬度/溝道長度的比值被設置為80/2，N溝道MOS晶體管TB的溝道寬度/溝道長度的比值被設置為30/6，負載電阻RL的電阻值被設置為77.5kΩ時，流過負載電阻RL的電流Ig3變為等于在與Ivar成比例地變化的電流Ig1和與Icon成比例地變化的電流Ig2之間的差值(Ig3＝Ig1-Ig2)。在這種情形下，在輸出字線電壓Vcg10的DC-DC轉換器(圖14B)中的電阻RM的電阻值被設置為7.05kΩ，和電阻RN的電阻值被設置為2.95kΩ。
在圖12A，12B到圖14A，14B所示的電路中，電流加法器/減法器電路的輸出電壓Vcg01ref，Vcg00ref，Vcg10ref進行DC-DC轉換，以生成電位Vcg01，Vcg00，Vcg10。電位Vcg01，Vcg00，Vcg10被有選擇地加到存儲器單元的字線。
以上的電位Vcg01ref，Vcg00ref，Vcg10ref，Vcg01，Vcg00，Vcg10的輸出電壓/溫度特性被顯示于圖15。正如從圖15清楚地看到的，全部電位Vcg01，Vcg00，Vcg10呈現相同的溫度依賴性。由于存儲器單元的閾值電壓的溫度特性在“10”，“00”，“01”時是相同的，在所有的狀態“10”，“00”，“01”下存儲器單元的閾值電壓的溫度依賴性可以由電壓生成電路進行補償。在這種情形下，電位Vcg01ref，Vcg00ref，Vcg10ref被設置為0.7到1.01伏的窄的范圍，如圖15所示。也就是，在圖12A到14A所示的電路中，由于其柵極被提供以電位VH，VE，VB的MOS晶體管TH，TE，TB總是被設置在飽和區域，可以達到穩定的工作。
圖17顯示圖8A所示的、生成與溫度成比例地變化的電流的電流生成電路的另一個結構例子。而且，圖18A和18B每個顯示適用于圖8A，8B，9和17所示的每個電路中的運算放大器的電路結構。
在圖17所示的電路中，電阻Ra2，Ra1被串聯連接在圖8A所示的電路中二極管D3的陽極與接地節點GND之間，以及電阻Ra2和Ra1的連接節點的電位Va’被提供到運算放大器OP1的反相輸入端(-)。而且，電阻Rb2，Rb1被串聯連接在MOS晶體管TP2的漏極與接地節點GND之間，電阻Rb2和Rb1的連接節點的電位Vb’被提供到運算放大器OP1的非反相輸入端(+)。也就是，加到運算放大器OP1的輸入電位通過電阻性分壓被降低。
如圖18A和18B所示，運算放大器OP1包括P溝道MOS晶體管TO1，TO2和N溝道MOS晶體管TO3到TO5，并且它用作為差分放大器。輸入電位Va’，Vb’分別被提供到MOS晶體管TO3，TO4的柵極，差分放大信號(電位V1)從MOS晶體管TO3和TO4的漏極的公共連接點輸出。
在圖17上，如果相加的電阻的電阻比被設置為Ra2/Ra1＝Rb2/Rb1，則當VA’＝VB’時VA＝VB。在這種情形下，由于運算放大器OP1的輸入電位可被降低，當運算放大器OP1例如具有如圖18A和18B所示的電路結構時，它的靈敏度可以提高。
圖19顯示以上說明的電壓生成電路的修改方案，并且顯示放大和輸出圖10所示的電路的輸出電壓Voutput的放大器電路。在圖7和圖11A，11B到14A，14B所示的電路的情形下，Vcg01，Vcg00，Vcg10被輸入到圖19和20的Voutput。電路由運算放大器OP3和P溝道MOS晶體管TR配置。輸出電壓Voutput被提供到運算放大器OP3的反相輸入端(-)，運算放大器P3的輸出端被連接到MOS晶體管TR的柵極。MOS晶體管TR的源極被連接到電源節點Vcc，它的漏極被連接到運算放大器OP3的非反相輸入端(+)。與Voutput相同的輸出電壓Vout1由MOS晶體管TR的漏極輸出。
通過這樣提供放大器電路，電流供給能力可被增強。
當需要高于電源電壓Vcc的輸出電壓Voutput時，可以提升圖20所示的運算放大器OP3的輸出電壓。也就是，運算放大器OP3的輸出電壓VXXFLAG被提供到提升器控制電路202，提升器控制電路202的輸出被提供來控制提升器電路201。電阻Rs1和Rs2被串聯連接在提升器電路201的輸出端與接地節點GND之間，電阻的連接節點被連接到運算放大器OP3的非反相輸入端(+)。因此，高于電源電壓Vcc的輸出電壓Voutput從提升器電路201的輸出端被輸出。
例如，如圖21所示，提升器電路201包括N溝道MOS晶體管Q71到Q75，它們被串聯連接在其上被施加電源電壓Vcc的電源端與輸出端之間，以及具有一側電極的泵浦電容器C11到C14分別被連接到MOS晶體管的連接節點。時鐘信號被提供到奇數電容器C11，C13的其它電極，以及與時鐘信號互補的時鐘信號b被提供到偶數電容器C12，C14的其它電極。因此，每個電容器的電荷貯存操作和沿一個方向的電荷傳送操作被重復執行，以得到高于電源電壓Vcc的輸出電壓Vouts。
提升器控制電路202生成互補的信號，b，并且包括環形振蕩器，所述振蕩器例如由如圖所示的NAND門G1、反相器INV10到INV14和電容器C1到C5構成。振蕩器使能信號OSCE被輸入到NAND門G1的第一輸入端，以及當振蕩器信號OSCE被設置為高時允許振蕩。圖20所示的運算放大器OP3的輸出電壓VXXFLAG經由反相器INV10被提供到NAND門G1的第二輸入端。信號VXXFLAG通常被設置為低，并且被用作為啟動或阻止提升操作的控制信號。反相器INV14的輸出信號被反饋到NAND門G1的第三輸入端。
信號VXXFLAG被設置為低，并且提升器電路201連續執行提升操作，直至在圖20的電路中輸出電壓Vouts達到由下式表示的值為止。
Vouts＝[(Rs1+Rs2)/Rs2]×Voutput然后，當輸出電壓Vouts達到以上的值時，信號VXXFLAG被設置為高，并且提升操作被終結。
因此，輸出電壓Vouts被設置為由以上公式表示的值。如上所述，由于輸出電壓Voutput被設置為呈現各種不同的溫度依賴性，通過提升電壓而得到的輸出電壓Vouts也呈現各種不同的溫度依賴性。
電壓生成電路可被不同地修改。例如，如圖23所示，如果在圖10的電路中省略電流源4并提供電流源1，2，3，則可以得到具有各種電壓值和呈現如前說明的各種不同的正的溫度特性的電壓生成電路。而且，如在項(1)中說明的，僅僅提供電流源1和3或僅僅提供電流源3和2，可以得到具有各種電壓值和呈現各種不同的正的溫度特性的電壓生成電路。
而且，如圖24所示，如果提供電流源1，4，則可以得到具有各種電壓值和呈現各種不同的負的溫度特性的電壓生成電路。
另外，如果如圖25所示只提供電流源1，則可以得到具有各種電壓值的與溫度無關的電壓生成電路。
如上所述，在圖10所示的電路中，輸出電壓Voutput的絕對值可以通過改變在每個電流源中被設置為導通狀態的MOS晶體管的溝道寬度的總和而被調節。例如，當輸出電壓由于對于每個芯片的電阻元件的電阻值變化而波動時，可以根據被存儲在存儲器電路34中的信息或例如從外部輸入的信號或命令把使能信號ENb1，ENb2，...，EN1b5，EN1b6和使能信號EN21，EN22，...，EN25，EN26等等切換到高/低，以調節輸出電壓Voutput的值。
而且，輸出電壓Voutput的溫度依賴性例如可以通過改變在每個電流源中被設置為導通狀態的MOS晶體管的溝道寬度的總和而被調節。例如，當需要對于每個芯片調節輸出電壓Voutput的溫度依賴性時，由于在讀時間存儲器單元的電流(單元電流)對于每個芯片是變化的，可以根據被存儲在存儲器電路34中的信息或例如從外部輸入的信號或命令把使能信號EN3b1，EN3b2，...，EN3b5，EN3b6和使能信號EN41，EN42，...，EN45，EN46等等切換到高/低，以調節輸出電壓Voutput的溫度依賴性。
當然可能在圖23到25所示的電路的輸出端處提供圖19和20所示的結構。
通過以上的結構，在電壓生成電路中，三個特性，即正的溫度特性、負的溫度特性、和沒有溫度依賴性的特性，可以按照使能信號EN1b，EN2，EN3b，EN4被有選擇地切換。因此，以上的特性可以按需要被有選擇地使用。
正的溫度特性、負的溫度特性、和沒有溫度依賴性的特性的組合基本上被確定來補償存儲器單元的溫度依賴性，并且它的信息被存儲在存儲器電路34中。
正的溫度特性、負的溫度特性、和沒有溫度依賴性的特性，不限于以上說明的情形，以及可以應用各種結構。例如，在圖7所示的電路中的電流源1，2，3，4的輸出電流I1，I2，I3，I4可被改變。所以，可以使在圖8A和8B所示的電路中MOS晶體管TP1，TP2，TP3，TN1，TP4，TP5，TN2的尺度(溝道長度/溝道寬度比，尤其是，溝道寬度)可變，并且電阻R2，R3例如可以由可變電阻制成。當然，可以使MOS晶體管TP1，TP2，TP3，TN1，TP4，TP5，TN2的溝道寬度可變，以及電阻R2，R3可以由可變電阻制成。
例如，如圖26所示，可變電阻可以由具有不同的電阻值的電阻R4，R5，R6，...和用作為開關的MOS晶體管Q1，Q2，Q3，...組成。在圖26上，電阻R4，R5，R6，...的電阻值被設置為1Ω，2Ω，3Ω，...以及MOS晶體管Q1，Q2，Q3，...通過控制信號CS1，CS2，CS3，...被導通/關斷控制。因此，電阻R4，R5，R6，...被有選擇地并聯連接，以改變電阻值。
而且，可以通過改變在圖9所示的帶隙參考電路中使用的電阻R1到R4的電阻值以打亂使得特性不具有溫度依賴性的平衡，而改變溫度特性。
圖27顯示存儲器單元晶體管的漏極電流Id-柵極電壓Vg特性。溫度特性是取決于被使用來執行傳感操作的漏極電流Id的值而不同的。在讀時間被使用來執行傳感操作的漏極電流Id的值由讀時間和陣列噪聲確定。
具體地，溫度特性如以下的項(1)到(3)中所示地被控制。
(1)設置對于Vg的正的溫度特性的情形當位線電容值被設置為CB，通過使用單元電流來放電位線所需要的時間被設置為TBL，讀出數據所需要的位線的電位的幅度被設置為ΔV時，從存儲器單元讀出數據所需要的漏極電流Id由下式表示。
Id＝CBL×ΔV/TBL所以，當讀時間被減小時(當TBL是短的時)，對于傳感操作所使用的漏極電流Id變為大的。圖27上的區域A1表示其中對于傳感操作所使用的漏極電流Id是大的情形。在區域A1中，對于相同的柵極電壓Vg，在低溫時的電流比起在高溫時的電流大。在本例中，為了得到與溫度無關的恒定的漏極電流Id，在讀驗證讀模式下，所選擇的存儲器單元的控制柵極電壓在高溫時(Vga)被控制為變得比起在低溫時(Vgb)更高。
(2)設置對于Vg的負的溫度特性的情形如果讀時間被設置為長的，則讀操作所需要的漏極電流Id變得較小，這是因為TBL是長的并且得到圖27上的區域A3。通過設置讀時間是長的，可以使在存儲器單元陣列中的陣列噪聲為小的，并且可以使閾值電壓的分布的寬度變窄。在區域A3中，對于相同的柵極電壓Vg，在高溫時的電流比起在低溫時是更大的。在本例中，為了得到與溫度無關的恒定的漏極電流Id，在讀驗證讀模式下，所選擇的存儲器單元的控制柵極電壓在高溫(Vge)時被控制為比起在低溫(Vgd)時變為更低的。
(3)消除Vg的溫度依賴性的情形在圖27的區域A2中，也就是，當對于傳感操作所使用的電流是Id時，相對于控制柵極電壓Vgc，電流不依賴于溫度。在這種情形下，在讀驗證讀模式下，所選擇的存儲器單元的控制柵極電壓被設置為恒定的，與溫度無關。
如上所述，相對于不同的讀時間，由溫度變化引起的存儲器單元電流的變化總是可以通過使用可以不同地調節正的和負的溫度特性的電壓生成電路以及在讀驗證讀模式下由電壓生成電路生成控制柵極電壓而被消除。而且，閾值電壓的分布的寬度可以通過消除讀電流的溫度依賴性而被變窄。
按照本發明的一個實施例的非易失性半導體存儲器器件在圖28所示的具有閾值電壓的分布的多值存儲器中是更有效的。圖28顯示四值存儲器單元的閾值電壓的分布。多值存儲器的操作基本上是與二進制存儲器的操作相同的。例如，在讀操作時，當“11”被讀出時，或當“10”，“01”，“00”被讀出時，電壓Vrd1(例如，0.05伏或0伏)被加到所選擇的控制柵極并且檢驗在存儲器單元中是否有電流流過。當“11”，“10”被讀出時，或當“01”，“00”被讀出時，電壓Vrd2(例如，0.7伏)被加到所選擇的控制柵極并且檢驗在存儲器單元中是否有電流流過。當“11”，“10”，“01”被讀出時，或當“00”被讀出時，電壓Vrd3(例如，1.45伏)被加到所選擇的控制柵極并且檢驗在存儲器單元中是否有電流流過。
而且，在“10”驗證讀操作中，所選擇的控制柵極被設置為Vvfy1(例如，0.15伏)。在“01”驗證讀操作中，所選擇的控制柵極被設置為Vvfy2(例如，0.9伏)。在“00”驗證讀操作中，所選擇的控制柵極被設置為Vvfy3(例如，1.75伏)。
在本例中，以相同的方式隨溫度變化的各種電壓可以通過改變與溫度無關的電流I1或I2而被生成，而如圖7所示的溫度依賴電流I3或I4保持為不變的。也就是，具有相同的溫度依賴性的電壓Vrd1，Vrd2，Vrd3，Vvfy1，Vvfy2，Vvfy3可以通過使用圖7所示的電路改變電流I1或I2而被生成。替換地，電壓Vrd1，Vrd2，Vrd3，Vvfy1，Vvfy2，Vvfy3的溫度依賴性可以通過調節電流I3，I4而以相同的方式被調節。
在NAND單元型EEPROM中，高于如圖5和27所示的編程閾值電壓的電壓Vread在讀驗證讀模式下被加到被連接到與所選擇的存儲器單元串聯連接的非選擇的存儲器單元的控制柵線和選擇柵線。像電壓Vdr1，Vvfy1那樣，電壓Vread也可以通過使用圖7所示的電路被設置為具有溫度依賴性。因此，由于選擇晶體管和未選擇的存儲器單元的電阻的溫度依賴性在讀驗證讀模式下可被消除，可以執行高精確性讀操作以及可以得到閾值電壓的窄的分布寬度。
通過以上的結構，正的溫度特性、負的溫度特性、和沒有溫度依賴性的特性可以按需要被選擇地使用。
以上的恒定的電流生成電路可以不同地被修改。例如，可以使在圖8A和8B所示的電路中MOS晶體管TP1，TP2，TP3，TN1，TP4，TP5，TN2的溝道寬度可變。在這種情形下，由于在圖8A或圖8B中的電流I10或I20可被改變，圖10上的電流源的電流可被改變，以及圖10的輸出電壓Voutput的溫度依賴性和值可被不同地改變。當然，可以使圖8A和8B的MOS晶體管TP1，TP2，TP3，TN1，TP4，TP5，TN2的溝道寬度按照被存儲在存儲器電路34中的信息或從外部輸入的信號或命令可變。可以使圖10的電流源的晶體管的溝道寬度的總和按照被存儲在存儲器電路34中的信息或從外部輸入的信號或命令可變。
使用電壓傳感型傳感放大器的情形作為例子被說明。然而，傳感放大器不限于電壓傳感型，以及可以使用另一種類型的傳感放大器。例如，可以使用電流傳感型傳感放大器，以及如果在具有其中薄層電阻變為極高的70nm生成或55nm生成的銅(Cu)線的非易失性半導體存儲器器件中使用電流傳感型傳感放大器，則可以得到很明顯的效果。
在以上的實施例中，NAND型EEPROM作為例子被說明。然而，本發明可被應用于任何類型的快閃存儲器，諸如NOR型、AND型(A.ZozoeISSCC，Digest of Technical Papers，1995)、DINOR型(S.KobayashiISSCC，Digest of Technical Papers，1995)、虛擬接地陣列型(Lee.等Symposium on VLSI Circuits，Digest of TechnicalPapers，1994(VLSI電路會議，技術論文摘要))等等。而且，本發明不限于快閃存儲器，而是可應用于掩模ROM，EPROM。也就是，在以上的除了快閃存儲器以外的器件中，可以執行精確的讀操作，以及通過在讀驗證讀模式下設置字線電壓具有溫度依賴性，可以得到閾值電壓的窄的分布寬度。
而且，本發明不單可被應用于半導體存儲器器件，而且還可被應用于芯片上的系統(SoC)或具有被安裝在其上的存儲器電路和邏輯電路的混合芯片。
如上所述，按照本發明的一個方面，可以得到其中可以抑制由于溫度變化造成的存儲器單元的閾值電壓的分布的擴散和可以改進數據保持特性的非易失性半導體存儲器器件和數據讀方法。
另外的優點和修改方案對于本領域技術人員將是容易想到的。所以，本發明在它的更廣義的方面不限于這里顯示和描述的具體的細節和代表性實施例。因此，可以作出各種修改方案而不背離如所附權利要求及其等價物規定的總的創造性概念的精神或范圍。
權利要求
1.一種非易失性半導體存儲器器件，包括存儲器單元陣列，具有被排列成矩陣形式的存儲器單元，讀電路，被配置成從存儲器單元陣列中的存儲器單元讀出數據，編程電路，被配置成把數據編程到存儲器單元陣列中的存儲器單元中，讀電壓生成電路，被配置成生成讀電壓并將讀電壓提供到讀電路，存儲器電路，被配置成存儲被使用來改變存儲器單元陣列中的存儲器單元的溫度特性的信息，以及切換電路，被配置成根據被存儲在存儲器電路中的信息，切換由讀電壓生成電路生成的讀電壓的溫度依賴性。
2.按照權利要求1的非易失性半導體存儲器器件，其中存儲器單元陣列具有被排列成矩陣形式的NAND單元。
3.按照權利要求1的非易失性半導體存儲器器件，其中讀電路包括提供有地址信號的地址緩存器；行解碼器，解碼從地址緩存器提供的行地址信號以選擇一條字線；控制柵驅動器，被提供有從讀電壓生成電路輸出的讀電壓并把讀電壓經由行解碼器傳送到存儲器單元陣列中的字線；列解碼器，解碼從地址緩存器提供的列地址信號以選擇一條位線；數據電路，臨時存儲編程數據和讀出數據；I/O傳感放大器，傳感和放大數據；以及數據輸入/輸出緩存器，輸入/輸出數據。
4.按照權利要求1的非易失性半導體存儲器器件，其中編程電路包括提供有地址信號的地址緩存器；行解碼器，解碼從地址緩存器提供的行地址信號以選擇一條字線；列解碼器，解碼從地址緩存器提供的列地址信號以選擇一條位線；數據電路，臨時存儲編程數據和讀出數據；I/O傳感放大器，傳感和放大數據；以及數據輸入/輸出緩存器，輸入/輸出數據。
5.按照權利要求1的非易失性半導體存儲器器件，其中讀電壓生成電路包括恒流源，該恒流源被連接到輸出端并提供基本上與溫度變化無關的恒定的電流到輸出端或從輸出端放電恒定電流；溫度依賴電流源，被連接到輸出端并提供依賴于溫度變化的溫度依賴電流到輸出端或從輸出端放電溫度依賴電流；以及電流/電壓變換器，被連接到輸出端。
6.按照權利要求1的非易失性半導體存儲器器件，其中讀電壓生成電路包括第一恒流源，被連接到輸出端并提供基本上與溫度變化無關的第一恒定電流到輸出端；第二恒流源，被連接到輸出端并從輸出端放電基本上與溫度變化無關的第二恒定電流；第一溫度依賴電流源，被連接到輸出端并提供依賴于溫度變化的第一溫度依賴電流到輸出端；第二溫度依賴電流源，被連接到輸出端和從輸出端放電依賴于溫度變化的第二溫度依賴電流；以及電流/電壓變換器，被連接到輸出端。
7.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路包括熔絲單元，信息被預先編程在熔絲單元中。
8.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路包括ROM熔絲，信息可以從外部被重新寫入該ROM熔絲中。
9.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路是在存儲器單元陣列中的存儲器單元的一部分。
10.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路還存儲對應于存儲器單元陣列中存儲器單元離傳感點的距離的信息，以及切換電路根據被使用來改變在存儲器單元陣列中存儲器單元的溫度特性的信息和對應于進行讀操作的存儲器單元離傳感點的距離的信息來切換由讀電壓生成電路輸出的讀電壓的溫度依賴性。
11.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路還存儲對應于在存儲器單元陣列中的平面和塊地址之一的信息，以及切換電路根據被使用來改變在存儲器單元陣列中存儲器單元的溫度特性的信息和進行讀操作的存儲器單元的平面和塊地址之一改變由讀電壓生成電路輸出的讀電壓的溫度依賴性。
12.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路還存儲被使用來識別通過劃分被訪問的存儲器單元所屬的存儲器單元陣列的存儲器單元而得到的、具有不同的溫度依賴性的多個組的一個組的信息，以及切換電路根據被使用來改變在存儲器單元陣列中存儲器單元的溫度特性的信息和被使用來識別進行讀操作的存儲器單元所屬的多個組的一個組的信息來改變由讀電壓生成電路輸出的讀電壓的溫度依賴性。
13.按照權利要求1的非易失性半導體存儲器器件，其中存儲器電路還存儲表示其中形成非易失性半導體存儲器器件的芯片的晶片的位置的信息，以及切換電路根據被使用來改變在存儲器單元陣列中存儲器單元的溫度特性的信息和表示其中形成非易失性半導體存儲器器件的芯片的晶片的位置的信息來改變由讀電壓生成電路輸出的讀電壓的溫度依賴性。
14.按照權利要求1的非易失性半導體存儲器器件，其中切換電路通過改變由讀電壓生成電路輸出并在讀驗證讀模式下被提供到選擇的字線的讀電壓的溫度依賴性而改變存儲器單元的溫度特性。
15.一種非易失性半導體存儲器器件的數據讀出方法，包括存儲被使用來改變存儲器單元陣列中的存儲器單元的溫度特性的信息；當進行讀操作的存儲器單元被訪問時，根據所存儲的、被使用來改變溫度特性的信息設置讀電壓；以及根據所設置的讀電壓來改變存儲器單元的閾值電壓的溫度特性，以便讀數據。
16.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中存儲信息的步驟是把數據編程到熔絲單元中的步驟。
17.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中存儲信息的步驟是把數據編程到ROM熔絲中的步驟。
18.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中被使用來改變溫度特性的信息是對應于從傳感點到進行讀操作的存儲器單元的距離的信息，以及設置讀電壓的步驟包括按照從傳感點到進行讀操作的存儲器單元的距離改變讀電壓。
19.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中被使用來改變溫度特性的信息包含進行讀操作的存儲器單元的平面、塊地址和列地址的至少一項，以及設置讀電壓包括根據進行讀操作的存儲器單元的平面、塊地址和列地址的至少一項改變讀電壓。
20.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中被使用來改變溫度特性的信息包括表示存儲器單元陣列中的存儲器單元所屬的、具有不同的溫度特性的多個組的一個組的信息以及設置讀電壓的步驟包括根據訪問的存儲器單元所屬于的一個組改變讀電壓。
21.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中被使用來改變溫度特性的信息包含表示其中形成非易失性半導體存儲器器件的芯片的晶片的位置的信息以及設置讀電壓的步驟包括根據其中形成非易失性半導體存儲器器件的芯片的晶片的位置改變讀電壓。
22.按照權利要求15的非易失性半導體存儲器器件的數據讀出方法，其中改變用來讀數據的閾值電壓的溫度特性的步驟包括改變在編程驗證讀模式下字線電壓的溫度特性。
全文摘要
非易失性半導體存儲器器件包括存儲器單元陣列(21)，讀電路(22，23，24，25，26，27，和33)，編程電路(22，23，24，25，26和27)，讀電壓生成電路(29)，存儲器電路(34)，和切換電路(35)。讀電壓生成電路(29)生成和提供讀電壓到讀電路。存儲器電路(34)存儲用來改變存儲器單元陣列(21)中的存儲器單元的溫度特性的信息。切換電路(35)根據被存儲在存儲器電路(34)中的信息，改變由讀電壓生成電路(29)生成的讀電壓的溫度依賴性。
文檔編號G11C16/26GK1930634SQ200580008076
公開日2007年3月14日 申請日期2005年9月30日 優先權日2005年1月13日
發明者竹內健, 二山拓也, 河合礦一 申請人:株式會社東芝