存儲器輸出級電路及存儲器數據輸出的方法

專利名稱：存儲器輸出級電路及存儲器數據輸出的方法
技術領域：
本發明是關于存儲器輸出級電路，特別是有關于靜態隨機存取存儲器(static random access memory，SRAM)的輸出級電路。
背景技術：
于存儲器中，數據大多是二進制位(binary bit)，每一位需有一個電路單元負責存儲其狀態是0或1，此電路單元稱為存儲單元，它們排列成矩形數組，構成存儲器的主體。在存儲器內，被選中的存儲單元可由控制電路的輸出信號決定數據的寫入及讀出。在寫入時，可通過輸入輸出選取電路選定存儲單元，再將欲寫入的位存入存儲單元內。反之，在讀出時，可通過輸入輸出選取電路選定存儲單元，將其所儲存的位狀態以電流或電壓方式經由輸出級電路送出來。因為從存儲單元讀出的電流或電壓很小，所以要經輸出放大器增強其電流或電壓，使其成為標準的數字信號(digital signal)后再輸出。
靜態隨機存取存儲器(static random access memory，SRAM)為一種只要電源供應不中斷，便能于其中保留住所儲存的數據位的隨機存取存儲器。與動態隨機存取存儲器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性地刷新(refresh)，而SRAM的數據存取速度亦較DRAM為快。因此SRAM經常被用來作計算機的高速緩存(cache memory)，或做為視頻卡中數字至模擬信號轉換器的部分隨機存取存儲器。
SRAM的存取時間決定了SRAM的效能，因為該存取時間決定了存儲器與控制單元或中央處理單元間協同運作的速度。由于SRAM中有數以千計的SRAM單元耦接至輸出級電路，造成輸出級電路上耦接了大量的寄生電容，由于SRAM單元的驅動力(driving ability)很弱，而該等寄生電容會造成輸出上的延遲，便形成影響SRAM讀取時間的關鍵因素。因此本發明運用感測放大器于輸出級電路中檢測電位的變化，以縮短SRAM的讀取時間，以提升SRAM效能。

發明內容
本發明提供一種存儲器輸出級電路，以解決現有技術存在的問題。其中該存儲器輸出級電路偏壓于高電位電壓源以及低電位接地電壓間，該存儲器輸出級電路耦接于多個讀取位線(read bit line)與一輸出端之間，而每一個該讀取位線耦接至至少一存儲器單元的輸出端。該存儲器的輸出級電路包括至少一個第一預充電電路，該第一預充電電路耦接至對應的多個該讀取位線其中之一，而該第一預充電電路用以于讀取目標存儲單元前，利用預充電信號將該目標存儲單元所連接的目標讀取位線先充電至高電位；多工器電路，耦接至該第一預充電電路；以及感測放大器電路，耦接至該多工器電路，用以于該目標存儲單元被選定后，檢測該目標讀取位在線的電壓，并與該高電位比較后，輸出比較結果信號于第一輸出節點，同時輸出該比較結果信號的反相信號于第二輸出節點。其中該多工器電路根據選取信號選取該目標讀取位線，并使得該目標讀取位線耦接至該感測放大器電路，其中該目標讀取位線為該等多個讀取位線其中之一。
本發明還提供一種存儲器數據輸出的方法，用以將目標存儲單元的數據讀取出來。其中該目標存儲單元對應有目標讀取位線，該目標讀取位線為多個讀取位線其中之一。該存儲器數據輸出的方法包含下列步驟首先，分別預充電該多個讀取位線至高電位。接著選定該目標存儲單元，以釋放該目標讀取單元中儲存的電位至該目標讀取位在線。接著自該多個讀取位線中選取該目標讀取位線。接著檢測該目標讀取位線的電壓并與高電位電壓源比較。最后，輸出比較結果信號于第一輸出節點，同時輸出該比較結果信號的反相信號于第二輸出節點。
為了讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉數較佳實施例，并配合所附圖示，作詳細說明如下。


圖1為一靜態隨機存取存儲器單元的電路圖；圖2為一靜態隨機存取存儲器的輸出級電路；圖3本發明實施例的一靜態隨機存取存儲器的輸出級電路；圖4a為預充電信號與讀取字線的電壓的時序圖；圖4b為讀取位線的電壓的時序圖；
圖4c為感測放大器控制信號的電壓的時序圖；圖4d為輸出信號的時序圖。
100～靜態隨機存取存儲器(SRAM)單元；112、116～拉升晶體管；114、118～拉降晶體管；122、124～通路門晶體管；126、128～讀出端口晶體管；WWL～寫入字線；WBL～寫入位線；WBL～寫入反相位線；RWL～讀取字線； RBL～讀取位線；Vdd～電壓源；130～節點；200～相關技術的靜態隨機存取存儲器(SRAM)的輸出級電路；202～寄生電容；204～第一預充電電路；208～第二預充電電路；206～感測放大器電路(sense amplifier)；210～鎖存電路(latch)；211～反相器(inverter)；212、214、218、230、232、234～PMOS晶體管；216、220、222、224、226～NMOS晶體管；236、238～NAND門；PRE～預充電信號；SAC～感測放大器控制信號；242、244～節點；OUT～輸出信號；300～靜態隨機存取存儲器(SRAM)的輸出級電路；RBL1、RBL2、RBL3、RBL4～讀取位線；302～多工器電路(multiplexer)；304A、304B、304C、304D～第一預充電電路；308～第二預充電電路；306～感測放大器電路(sense amplifier)；
310～鎖存電路(latch)；311～反相器(inverter)；312A、312B、312C、312D、314、318、330、332、334～PMOS晶體管；316、320、322A、322B、322C、322D、323A、323B、323C、323D、324、326～NMOS晶體管；336、338～NAND門；PRE～預充電信號；OUT～輸出信號；SAC～感測放大器控制信號；S1、S2、S3、S4～選取信號；342、344～輸出節點；346、348～輸入節點；具體實施方式
圖1為靜態隨機存取存儲器單元100的電路圖。靜態隨機存取存儲器單元100為雙端口(dual port)的8晶體管(8T)結構的存儲單元，其具有單一輸出端。該等8個晶體管包括拉升晶體管112與116，拉降晶體管114與118，通路門晶體管122與124，以及讀出端口晶體管126與128。其中拉升晶體管112與116為PMOS晶體管，而拉降晶體管114與118、通路門晶體管122與124、以及讀出端口晶體管126與128為NMOS晶體管。但本發明仍可容許其它的NMOS與PMOS晶體管的配置。
拉升晶體管112與116的源極耦接至電壓源Vdd。拉升晶體管112的漏極耦接至通路門晶體管124的源極、拉降晶體管114的漏極、與拉升晶體管116的柵極。同樣地，拉升晶體管116的漏極耦接至通路門晶體管122的源極、拉降晶體管118的漏極、與拉升晶體管112的柵極。拉升晶體管112的柵極亦耦接至拉降晶體管114的柵極。同樣地，拉升晶體管116的柵極亦耦接至拉降晶體管118的柵極，以及讀出端口晶體管126的柵極。拉降晶體管114與118的源極接地。讀出端口晶體管126的源極亦接地。
通路門晶體管122與124的漏極分別耦接至寫入位線WBL(write bit line)及寫入反相位線WBL(write bit bar line)。通路門晶體管122、124的柵極耦接至寫入字線WWL(write word line)。讀出端口晶體管126與128耦接介于地電壓與讀取位線RBL(read bit line)之間，其中讀出端口晶體管128的柵極耦接至讀取字線RWL(read word line)。寫入位線WBL、寫入反相位線WBL、寫入字線WWL、讀取位線RBL、讀取字線RWL可延伸至其它SRAM存儲單元或其它元件，包括數據的行列鎖存器(row and column latch)、解碼器(decoder)、選擇驅動器(select driver)、控制邏輯電路、感應放大器、多工器、緩沖器等等。
于SRAM的電路設計中，通常會于SRAM的輸出級電路包含多工器，用以依據存儲單元的地址進行列解碼(column decode)，以選取與該存儲單元地址對應的輸出。此時若輸出級電路包含了感測放大器，通常會將多工器耦接于感測放大器的輸出端，因為多工器耦接于感測放大器的輸入端時，可能對感測放大器兩輸入端的平衡性造成影響，而造成錯誤的輸出結果。但如此便需耦接多個感測放大器的輸出至多工器的輸入端，這樣會導致電路布局(layout)上較高的復雜度，并增加了電路于芯片上占據的面積。過大的電路面積會造成芯片上元件密度的減低，亦使同一晶圓上能制造的芯片數目減少，從而導致生產成本不必要的浪費。
圖2為靜態隨機存取存儲器的輸出級電路200。輸出級電路200包含第一預充電電路(pre-charge circuit)204、第二預充電電路208、感測放大器電路(sense amplifier)206、鎖存電路(latch)210、以及反相器(inverter)211。其中晶體管212、214、218、230、232與234為PMOS晶體管，而晶體管216、220、222、224與226為NMOS晶體管。輸出級電路200的輸入端為讀取位線RBL，該讀取位線RBL耦接至多個SRAM單元100的輸出端。由于經由讀取位線RBL耦接了為數甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容以耦接于讀取位線RBL與地電壓間的寄生電容202表示。
圖1中的SRAM單元100，其中所儲存的值可能為0或1，因此節點130亦視SRAM的儲存值而可能為高電位或低電位。若節點130為高電位，則讀出端口晶體管126導通；反之若節點130為低電位，則讀出端口晶體管126關閉。此時假設欲對該SRAM單元進行讀取。于讀取SRAM單元之前，必須通過第一預充電電路204，將讀取位線RBL預先充電至高電位(例如為電壓源Vdd的高電位)；而進行充電時，先將預先充電信號PRE下降至低電位，PMOS晶體管212便導通，連帶將讀取位線RBL預先充電至高電位。于此同時，第二預充電電路208中的預先充電信號PRE亦下降至低電位，PMOS晶體管230、232與234便導通，以將節點242與244充電至高電壓。節點242與234為感測放大器電路206的兩反相輸出端與鎖存電路210的兩反相輸入端的耦接點。當讀取位線RBL充電完畢后，便將PMOS晶體管212的柵極的預先充電信號PRE提升至高電位，以關閉PMOS晶體管212。此時由于預先充電信號PRE提升至高電位，PMOS晶體管230、232與234亦被關閉，因此節點242與244兩者互相獨立不相耦接。然后，被選取的SRAM單元100的讀取字線RWL的電壓將升至高電位，以導通讀出端口晶體管128。
此時若節點130為高電位，則讀出端口晶體管126與128將均呈導通狀態；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL的電壓也會逐漸被下拉至地電位。但因為寄生電容202的存在，因此讀取位線RBL的電壓將呈緩慢下降。此時將通過感測放大器電路206，檢測兩差動輸入晶體管222與224的柵極電壓并進行比較，并將結果輸出兩互為反相的電壓于節點242與244。此時由于讀取位線RBL的電壓下降較慢，必須取適當時間點啟動感測放大器電路206，使NMOS晶體管222的柵極電壓下降量夠大以輸出正確的讀取結果，但又不會將讀取時間拖延過長。當感測放大器控制信號SAC升至高電位時，NMOS晶體管226便導通，以啟動感測放大器電路206。若感測放大器控制信號SAC于恰當時間升至高電位以啟動感測放大器206，則感測放大器206會于節點242輸出低電位，并于節點244輸出與節點242反相的高電位。
然后，由NAND門236與238組成的鎖存電路210便接收感測放大器電路206于節點242與244的輸出，并持續輸出與節點242反相的高電位。最后，反相器211反轉鎖存電路210的輸出，而于輸出端OUT輸出低電位。
反之，若節點130為低電位，則讀出端口晶體管126將呈關閉狀態，無法拉低讀取位線RBL的電壓；因此整條讀取位線RBL的電壓仍然維持于預充電后的高電位。由于此時感測放大器206的差動輸入晶體管222與224的柵極電壓皆為高電位，將無法得到正確的輸出。為解決此一問題，本發明特地加大差動輸入晶體管222的柵極寬度(gate width)，例如差動輸入晶體管222的柵極寬度可為差動輸入晶體管224的柵極寬度的1.5倍，以便使差動輸入晶體管222與224的柵極接至相同電壓Vdd時晶體管222有較小的導通電阻，以便于差動輸入晶體管222的漏極產生較差動輸入晶體管222的漏極為大的電位下拉能力，進而使晶體管216的漏極產生地電壓，晶體管220的漏極產生高電壓。因此當感測放大器電路206收到讀取字線RWL的高電位，將于節點242輸出高電位，并于節點244輸出低電位。然后，由NAND門236與238組成的鎖存電路210便接收感測放大器電路206于節點242與244的輸出，并持續輸出與節點242反相的低電位。最后，反相器211反轉鎖存電路210的輸出，而于輸出端OUT輸出高電位。
圖3為本發明一實施例的靜態隨機存取存儲器的輸出級電路300。輸出級電路300耦接至多條讀取位線，而耦接至輸出級電路300的讀取位線數目視多工器進行地址解碼的存儲單元列數目而定。于本實施例中假設SRAM存儲單元的列數目為4。然而，該列數目亦可為其它更大的數目，通常為2的次方，例如8或16。輸出級電路300包含多個第一預充電電路304、第二預充電電路308、多工器電路(multiplexer)302、感測放大器電路(senseamplifier)306、鎖存電路(latch)310、以及反相器(inverter)311。
輸出級電路300的輸入端為多條讀取位線RBL，每一讀取位線RBL耦接至多個SRAM單元100的輸出端。由于每一讀取位線RBL耦接了為數甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容會延緩讀取位在線電位變化的速度。耦接至輸出級電路300的多條讀取位線的數目等于存儲單元的列數目，每一讀取位線耦接至列存儲單元，而當對SRAM進行讀取時，可藉存儲單元地址進行列解碼后所得的選取信號以選取所對應的讀取位線。于本實施例中，假設存儲單元的列數目為4列，因此有4條讀取位線耦接至輸出級電路300的輸入端，分別為RBL1、RBL2、RBL3、與RBL4。
本發明中包含有四個第一預充電電路304A、304B、304C與304D，分別耦接至對應的讀取位線RBL1、RBL2、RBL3、RBL4。由于讀取位線有對應的第一預充電電路，因此第一預充電電路的數目亦等于存儲單元列數目。每一第一預充電電路304包括耦接于電壓源Vdd與對應的讀取位線RBL之間的PMOS晶體管，分別為PMOS晶體管312A、312B、312C與312D，該等晶體管的柵極皆耦接至預先充電信號PRE，可接受該預充電信號PRE而導通對應的讀取位線RBL。多工器電路302自多條讀取位線RBL選取其中之一耦接至感測放大器306后，感測放大器電路306將受選取的讀取位線RBL的電壓與高電位Vdd相比較，并于輸出節點342與344輸出兩反相的輸出信號。
多工器電路302包括NMOS晶體管323A～323D，其經由輸入節點346與348耦接至感測放大器306，用以自多條讀取位線RBL選取其中之一耦接至感測放大器306。其中輸入選取晶體管323A～323D耦接于節點346與對應的差動輸入晶體管322A～322D之間，其柵極耦接至對應的選取信號S1～S4，該等選取信號S1～S4為由目標存儲單元地址進行列解碼后所得，用以選取所對應的讀取位線作為感測放大器電路306的輸入。
感測放大器電路306包括NMOS晶體管316、320、322A～322D、324、326與PMOS晶體管314、318。其中晶體管326耦接于輸入節點348與地電位之間，其柵極耦接至感測放大器控制信號SAC，該感測放大器控制信號SAC用以控制整個感測放大器電路306的啟動與關閉。每一差動輸入晶體管322A～322D皆耦接于對應的輸入選取晶體管323A～323D的源極與輸入節點348之間，其柵極耦接至對應的讀取位線RBL1～RBL4。差動輸入晶體管324耦接于NMOS晶體管320的源極與輸入節點348之間，其柵極耦接至電壓源Vdd。PMOS晶體管314的柵極與NMOS晶體管316的柵極相耦接后，更與PMOS晶體管318的漏極及NMOS晶體管320的漏極耦接于輸出節點342。PMOS晶體管318的柵極與NMOS晶體管320的柵極相耦接后，更與PMOS晶體管314的漏極及NMOS晶體管316的漏極耦接于輸出節點344。輸出節點342與344為感測放大器電路306兩反相的輸出端。PMOS晶體管314與318的源極耦接至電壓源Vdd，而NMOS晶體管316的源極耦接至輸出節點346。
第二預充電電路308包括PMOS晶體管330、332與334。PMOS晶體管330耦接于電壓源Vdd與輸出節點342之間。PMOS晶體管332耦接于電壓源Vdd與輸出節點344之間。PMOS晶體管334耦接于輸出節點342與344之間。PMOS晶體管330、332與334的柵極均耦接至預先充電信號PRE，用以于收到預先充電信號PRE時，將輸出節點342與344提升至高電位(例如電壓源Vdd的高電位)。鎖存電路310包括NAND門336與338，用以鎖定并儲存輸出節點342與344輸出的電壓。其中NAND門336的一輸入端耦接至輸出節點342，另一輸入端耦接至NAND門338的輸出端；而NAND門338的一輸入端耦接至節點344，另一輸入端耦接至NAND門336的輸出端。反相器311耦接至鎖存電路310的NAND門336的輸出端。
圖1中的SRAM單元100，其中所儲存的值可能為0或1，因此節點130亦視SRAM的儲存值而可能為高電位或低電位。若節點130為高電位，則讀出端口晶體管126導通；反之若節點130為低電位，則讀出端口晶體管126關閉。
假設欲對該SRAM單元100進行讀取，并假設該SRAM單元100的讀出端口晶體管128乃耦接至讀取位線RBL4。于讀取SRAM單元100之前，必須通過第一預充電電路304D，將讀取位線RBL4預先充電至高電位Vdd。當進行充電時，先將預先充電信號PRE下降至低電位，PMOS晶體管312D便導通，連帶將讀取位線RBL4預先充電至高電位(例如為電壓源Vdd的高電位)。于此同時，第二預充電電路308中的預先充電信號PRE亦下降至低電位，PMOS晶體管330、332與334便導通，以將節點342與344充電至高電位(例如為電壓源Vdd的高電位)。節點342與334為感測放大器電路306的兩反相輸出端與鎖存電路310的兩反相輸入端的耦接點。當讀取位線RBL4充電完畢后，便將預先充電信號PRE提升至高電位，以關閉PMOS晶體管312D。此時由于預先充電信號PRE提升至高電位，PMOS晶體管330、332與334亦被關閉，因此節點342與344兩者互相獨立不相耦接。然后，被選取的SRAM單元100的讀取字線RWL的電壓將升至高電位，以導通讀出端口晶體管128。見圖4(a)，其中預先充電信號PRE先提升至高電位，接著讀取字線RWL亦升至高電位。
由于輸入節點346與348之間耦接了多工器電路302的四組相同的晶體管322與323，必須通過選取信號S4以選取并導通輸入選取晶體管323D，以將感測放大器電路306耦接至正確的讀取字線RBL4。
假設目標讀取SRAM單元100的地址經列解碼后所得的選取信號S1、S2、S 3、S4分別為0、0、0、1，因此輸入選取晶體管323A、323B、323C皆為關閉，因而讀取位線RBL1～RBL3于此刻并不影響感測放大器電路306。
此時若節點130為高電位，則讀出端口晶體管126與128將均呈導通狀態；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL4的電壓也會逐漸被下拉至地電位。但因為寄生電容的存在，因此讀取位線RBL4的電壓將呈緩慢下降，如圖4(b)所示。此時將通過感測放大器電路306，檢測兩差動輸入晶體管322D與324的柵極電壓并進行比較，并將結果輸出兩互為反相的電壓于節點342與344。由于讀取位線RBL4的電壓下降較慢，必須取適當時間點啟動感測放大器電路306，使NMOS晶體管322D的柵極電壓下降量夠大以輸出正確的讀取結果，但又不會將讀取時間拖延過長。當感測放大器控制信號SAC升至高電位時，NMOS晶體管326便導通，以啟動感測放大器電路306。請見圖4(c)，若感測放大器控制信號SAC如虛線c1～c3所示般過早升至高電位時，則感測放大器306會于節點342輸出錯誤的高電位，如圖4(d)中的虛線d1～d3所示。若感測放大器控制信號SAC如實線c4～c8所示般于恰當時間升至高電位時，則感測放大器306會于節點342輸出正確的低電位(如圖4(d)中的實線d4～d8所示)，并于節點344輸出與節點342反相的高電位。
然后，由NAND門336與338組成的鎖存電路308便接收感測放大器電路308于節點342與344的輸出，并持續輸出與節點342反相的高電位。最后，反相器311反轉鎖存電路308的輸出，而于輸出端OUT輸出低電位。
反之，若節點130為低電位，則讀出端口晶體管126將呈關閉狀態，無法拉低讀取位線RBL4的電壓；因此整條讀取位線RBL4的電壓仍然維持于預充電后的高電位。由于此時感測放大器306的差動輸入晶體管322D與324的柵極電壓皆為高電位，將無法得到正確的輸出。為解決此一問題，本發明特地加大多工器電路302中的差動輸入晶體管322A～322D與輸入選取晶體管323A～323D的柵極寬度(gate width)，例如差動輸入晶體管322～322D與輸入選取晶體管323A～323D的柵極寬度可為差動輸入晶體管324的柵極寬度的3.5倍，以便使差動輸入晶體管322與324的柵極電壓為相同的高電位Vdd時，差動輸入晶體管322A～322D與輸入選取晶體管323A～323D串聯后的等效導通電阻較差動輸入晶體管324的導通電組為小，以便于差動輸入晶體管322A～322D的漏極產生較差動輸入晶體管324的漏極為大的電位下拉能力，進而使晶體管316的漏極產生地電壓，晶體管320的漏極產生高電壓。因此當感測放大器電路306收到讀取位線RBL4的高電位，將于節點342輸出高電位，并于節點344輸出低電位。然后，由NAND門336與338組成的鎖存電路310便接收感測放大器電路306于節點342與344的輸出，并持續輸出與節點342反相的低電位。最后，反相器311反轉鎖存電路310的輸出，而于輸出端OUT輸出高電位。
本發明于單端輸出的SRAM的輸出電路中運用感測放大器以加快SRAM的讀取速度，以有效減少SRAM的讀取時間，而增進SRAM的效能。其中該感測放大器的兩輸入端分別接上電壓源Vdd與讀取位線，并增大耦接到讀取位線的晶體管柵極寬度以減少該晶體管的導通電阻，以使感測放大器的兩輸入端皆為高電位時能得到正確的輸出。本發明并利用該感測放大器輸入端不對稱的特性，將多工器整合入感測放大器電路的輸入端，以使該SRAM的輸出電路可同時耦接至多組讀取位線，并節省了多工器整合于感測放大器電路的輸出端所需感測放大器的數目，從而簡化電路布局(layout)的復雜度，并減少電路于芯片上占據的面積，以節省生產成本。
上述已描述了本發明的數實施例。本領域技術人員應明了，他們可將本發明實施例修改或作為設計的基礎，以達到與本文所介紹的實施例相同的目的或便利性。本領域技術人員亦應明了，上述的等值結構物并未超越本發明的精神與范疇，即使本領域技術人員作出各種形式的修改、替換或改變，只要仍符合本發明的精神，便仍然屬于本發明的保護范疇。
權利要求
1.一種存儲器輸出級電路，其中該存儲器輸出級電路偏壓于高電位電壓源以及低電位接地電壓間，該存儲器輸出級電路耦接于多個讀取位線與一輸出端之間，而每一個該讀取位線耦接至至少一存儲器單元的輸出端，該存儲器的輸出級電路包括至少一個第一預充電電路，該第一預充電電路耦接至對應的多個該讀取位線其中之一，而該第一預充電電路用以于讀取目標存儲單元前，利用預充電信號將該目標存儲單元所連接的目標讀取位線先充電至高電位；多工器電路，耦接至該第一預充電電路；以及感測放大器電路，耦接至該多工器電路，用以于該目標存儲單元被選定后，檢測該目標讀取位在線的電壓，并與該高電位比較后，輸出比較結果信號于第一輸出節點，同時輸出該比較結果信號的反相信號于第二輸出節點；其中該多工器電路根據選取信號選取該目標讀取位線，并使得該目標讀取位線耦接至該感測放大器電路，其中該目標讀取位線為該等多個讀取位線其中之一。
2.根據權利要求1所述的存儲器輸出級電路，其中該選取信號是依據該目標存儲單元的地址解碼而得。
3.根據權利要求1所述的存儲器輸出級電路，其中該多工器電路包括至少一個輸入選取晶體管，該輸入選取晶體管的柵極耦接對應的該選取信號，而漏極耦接至第一輸入節點。
4.根據權利要求3所述的存儲器輸出級電路，其中該感測放大器電路包括至少一個第一差動輸入晶體管，該第一差動輸入晶體管的漏極耦接至對應的該輸入選取晶體管，柵極耦接多個該讀取位線其中之一，源極耦接至第二輸入節點；以及第二差動輸入晶體管，該二差動輸入晶體管的柵極耦接至該高電位電壓源，源極耦接至該第二輸入節點。
5.根據權利要求4所述的存儲器輸出級電路，其中該第一差動輸入晶體管與該輸入選取晶體管的柵極寬度大于該第二差動輸入晶體管的柵極寬度。
6.根據權利要求4所述的存儲器輸出級電路，其中該感測放大器電路還包括第一PMOS晶體管，源極耦接該高電位電壓源，漏極耦接至該第二輸出節點，柵極耦接至該第一輸出節點；第二PMOS晶體管，源極耦接該高電位電壓源，漏極耦接至該第一輸出節點，柵極耦接至該第二輸出節點；第一NMOS晶體管，漏極耦接該第二輸出節點，源極經由該第一輸入節點耦接至該輸入選取晶體管，柵極耦接至該第一輸出節點；第二NMOS晶體管，漏極耦接該第一輸出節點，源極耦接至該第二差動輸入晶體管的漏極，柵極耦接至該第二輸出節點；以及第三NMOS晶體管，耦接于該第二輸入節點與接地電壓之間，其柵極耦接至感測放大器控制信號，而該感測放大器控制信號可導通該第三NMOS晶體管以啟動該感測放大器電路。
7.根據權利要求1所述的存儲器輸出級電路，還包含鎖存電路，經該第一輸出節點與第二輸出節點耦接至該感測放大器，用以儲存該感測放大器電路所輸出的該比較結果信號。
8.根據權利要求7所述的存儲器輸出級電路，還包含反相器，耦接至該鎖存電路，用以將該比較結果信號反相并輸出于該輸出端。
9.根據權利要求1所述的存儲器輸出級電路，還包括第二預充電電路，耦接至該第一輸出節點與該第二輸出節點，用以于該目標存儲單元被選定前將該第一輸出節點與該第二輸出節點的電位提升至該高電位。
10.根據權利要求9所述的存儲器輸出級電路，其中該第二預充電電路包括第三PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至該第一輸出節點，柵極耦接至該預充電信號，使得該第一輸出節點提升至高電位；第四PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至該第二輸出節點，柵極耦接至該預充電信號，使得該第二輸出節點提升至高電位；以及第五PMOS晶體管，耦接于該第一輸出節點與該第二輸出節點之間，柵極耦接至該預充電信號，而該預充電信號可導通該第五PMOS晶體管以連接該第一與第二輸出節點。
11.根據權利要求1所述的存儲器輸出級電路，其中該第一預充電電路包括有第六PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至對應的多個該讀取位線其中之一，柵極耦接至該預充電信號，而該預充電信號可導通該等多個第六PMOS晶體管，以將該讀取位線提升至高電位。
12.根據權利要求1所述的存儲器輸出級電路，其中該存儲器單元包括第一讀出端口晶體管，一端耦接多個該讀取位線其中之一，柵極耦接至讀取字線；以及第二讀出端口晶體管，其源極耦接于該接地電位，其柵極電壓視該存儲器單元所儲存的位而為高電位或低電位；其中該讀取字線可導通該第一讀出端口晶體管以使該讀取位線與該第二讀出端口晶體管的漏極相耦接，而當耦接至該存儲器單元的該讀取字線的電壓升至高電位時，便可選定該存儲器單元為該目標存儲單元，當該存儲器單元選定后，且該第二讀出端口晶體管的柵極電壓為高電位時，可導通該第一與該第二讀出端口晶體管，而下拉該讀取位線的電位至低電位。
13.一種存儲器數據輸出的方法，用以將目標存儲單元的數據讀取出來，其中該目標存儲單元對應有目標讀取位線，該目標讀取位線為多個讀取位線其中之一，該方法包含有分別預充電該多個讀取位線至高電位；選定該目標存儲單元，以釋放該目標讀取單元中儲存的電位至該目標讀取位在線；自該多個讀取位線中選取該目標讀取位線耦接至感測放大器；檢測該目標讀取位線的電壓并與高電位電壓源比較；以及輸出比較結果信號于第一輸出節點，同時輸出該比較結果信號的反相信號于第二輸出節點。
14.根據權利要求13所述的存儲器數據輸出方法，還包含于選定該目標存儲單元前，將該第一輸出節點以及第二輸出節點的電位提升至該高電位。
15.根據權利要求13所述的存儲器數據輸出方法，還包含將該比較結果信號反相后輸出。
16.根據權利要求13所述的存儲器數據輸出方法，其中當該存儲器數據為1時，使得該目標讀取位線的電壓拉至低電位，比較該目標讀取位線的電壓與該高電位電壓源后，于該第一輸出節點輸出低電位，于該第二輸出節點輸出高電位。
17.根據權利要求13所述的存儲器數據輸出方法，其中還包含利用控制信號使得于適當時間點比較該目標讀取位線的電壓與該高電位電壓源。
18.根據權利要求13所述的存儲器數據輸出方法，其中當該存儲器數據為0時，該目標讀取位線的電壓上拉至高電位，比較該目標讀取位線的電壓與該高電位電壓源后，于該第一輸出節點輸出高電位，于該第二輸出節點輸出低電位。
19.根據權利要求13所述的存儲器數據輸出方法，其中利用非對稱的感測放大器耦，使得當該目標讀取位線的電壓充電至如同該高電位電壓源的高電位時，可以區分該目標讀取位線的電壓與該電壓源的差異。
全文摘要
一種存儲器輸出級電路，包括多個第一預充電電路，每一該等多個第一預充電電路耦接至與其相對應的多條讀取位線其中之一。多工器電路，用以選取該等多條讀取位線其中之一耦接至感測放大器電路。該感測放大器電路，經由該多工器電路耦接至該等多條讀取位線，用以將該等多條讀取位線其中之一上的電壓與該高電位相比較后，輸出比較結果信號于兩輸出節點。
文檔編號G11C7/00GK1832036SQ200510136110
公開日2006年9月13日 申請日期2005年12月21日 優先權日2005年12月21日
發明者黃超圣 申請人:威盛電子股份有限公司