專利名稱：串接的電荷陷入記憶胞的操作裝置與操作方法
技術領域：
本發明涉及一種電子式可程式化可抹除非揮發記憶體，特別是涉及一種具有偏壓配置的電荷陷入記憶體，其對讀取記憶胞的電荷陷入結構中不同位置的內容有高敏感度。
本申請范圍主張優先2004年9月9日提出中請的美國專利申請臨時案序號60/608,455號。本申請范圍也主張優先2004年9月9日提出申請的美國專利申請案臨時序號60/608,528號背景技術電子式可程式化可抹除非揮發記憶體的技術是以電荷陷入結構做為基礎，例如可電除且可程式只讀記憶體(Electrically ErasableProgrammable Read Only Memory，EEPROM)和閃存(flash memory)可運用于不同的現代化應用上，而可電除且可程式只讀記憶體和閃存上是可利用一些記憶胞結構。因此，當集成電路的尺寸朝向縮小化時，則對以電荷陷入介電層為基礎的記憶胞結構會引起很大的興趣，因為其制程的簡化與容忍度較高。其中，以電荷陷入介電層為基礎的記憶胞結構包括PHINES的結構。舉例來說，這些記憶胞結構是利用將電荷陷入到電荷陷入介電層中以儲存數據，其中電荷陷入層例如是氮化硅層。另外，當負電荷處于陷入狀態，則記憶胞的啟始電壓會增加，而記憶胞的啟始電壓可藉由從電荷陷入層將負電荷移開而降低。
習知記憶胞結構是依靠反向讀取操作以決定記憶體結構的內容。然而，反向讀取技術實際上為將多重電荷陷入結構耦接在一起，甚至只有部分電荷陷入結構含有需要被讀取的數據也須如此。上述的依靠反向讀取操作以決定記憶體結構的內容的方法限制了利用電荷陷入結構以做為非揮發性記憶體的困難，而其是由于窄化了測量反向讀取技術的電流的感測窗(sensing window)，且在電荷陷入結構中可儲存的數據也會較其他方式來的少。
因此，對電荷陷入記憶胞而言，需要能夠不用使多重電荷陷入結構之間耦接即可進行讀取，甚至當只有部分電荷陷入結構含有需被讀取的數據時也可如此。
發明內容
有鑒于此，本發明提供一種記憶胞的操作方法、集成電路的結構與記憶體的制造方法。
本發明提出一種非揮發性記憶體，此非揮發性記憶體包括多數個記憶胞、第一傳遞晶體管、第二傳遞晶體管、位元線、字符線與邏輯。其中，多數個記憶胞呈串聯配置，且串聯配置具有第一端與第二端。另外，第一傳遞晶體管耦接到串聯配置的該第一端，第二傳遞晶體管耦接到串聯配置的第二端，位元線耦接到第一傳遞晶體管與第二傳遞電晶，字符線耦接到每一個記憶胞的上介電層，邏輯耦接到這些記憶胞。每一個記憶胞包括基底、下介電層、電荷陷入結構、上介電層。其中，基底含有一源極與一汲極，下介電層耦接到基底，電荷陷入結構耦接到下介電層，上介電層耦接到電荷陷入結構。另外，上述的電荷陷入結構具有部份對應源極和汲極。而且，每一部份的電荷陷入結構具有一電荷儲存狀態，其可依據記憶胞的設計與應用以儲存一位元或多重位元。上述的邏輯開啟第一傳遞晶體管和第二傳遞晶體管其中之一，以使位元線電性耦接到這些記憶胞中的其中之一的源極或汲極，且選定部分對應源極和汲極的電荷陷入結構。舉例來說，倘若已選定的記憶胞的源極較汲極更靠近第一端，則開啟耦接到第一端的第一傳遞晶體管，以選擇對應源極的以選定的記憶胞的電荷陷入結構部分。倘若已選定的記憶胞的汲極較源極更靠近第一端，則開啟耦接到第一端的第一傳遞晶體管，以選擇對應汲極的以選定的記憶胞的電荷陷入結構部分。
在閘極與源極或汲極其中之一的電壓差會產生一電場，而此電場會造成源極或汲極其中之一上的能帶彎曲。能帶彎曲的程度是被對應源極或汲極其中之一的部分該電荷陷入結構的電荷儲存狀態所影響，并導致在源極或汲極其中之一上的價帶-導帶間穿隧電流，而上述的價帶-導帶間穿隧電流會隨電荷儲存狀態不同而有變化。在一些實施例中，偏壓配置是于基底與源極或汲極的其中之一之間施加一電壓差，且源極或汲極的其中的另一是浮置。上述的偏壓配置會導致基本上對應源極的部分電荷陷入結構與對應汲極的部分電荷陷入結構之間耦接的空缺。決定對應源極的電荷陷入結構的電荷儲存狀態的測量電流實質上與對應汲極的電荷陷入結構的電荷儲存狀態是獨立，而反之亦然。
在一些實施例中，上述的偏壓配置是于閘極和源極或汲極其中之一之間產生一第一電壓差，以及于基底和源極或汲極其中的另一之間產生一第二電壓差，其中第一電壓差與第二電壓差會對測量造成足夠的價帶-導帶間穿隧電流，且第一電壓差與第二電壓差不會改變電荷儲存狀態，于偏壓配置期間產生的任何熱電洞不足以干擾電荷儲存狀態。因此，讀取操作對將數據儲存在電荷陷入結構中沒有幫助。在一些實施例中，閘極與源極或汲極的其中之一之間產生的第一電壓差是至少約5V，而基底與源極或汲極的其中的另一之間產生的第二電壓差是小于約5V。
在一些實施例中，上述的基底是位于半導體基底中的井區。在另一些實施例中，上述的基底是半導體基底。
在一些實施例中，上述的邏輯是運用第二偏壓配置以在電荷陷入結構中增加一凈正電荷，以調整電荷儲存狀態，以及運用第三偏壓配置以在電荷陷入結構中增加的一凈負電荷，以調整電荷儲存狀態。其中，上述的凈正電荷在電荷陷入結構中是藉由電流機制增加，而電流機制例如利用價帶-導帶間熱電洞穿隧。上述的凈負電荷在電荷陷入結構中是藉由電流機制增加，電流機制例如電子穿隧、F-N穿隧、通道熱電子注入電流以及通道啟始第二電子注入電流。在一些實施例中，上述的由第二偏壓配置和第三偏壓配置的其中之一所調整的電荷儲存狀態的測量的電流是至少大于由第二偏壓配置和第三偏壓配置的其中之另一所調整的電荷儲存狀態的測量的電流約10倍。例如，其中之一的電流是約100nA，而其中之另一的電流是約1nA。
在本發明的另一實施例中，包括記憶胞的選擇方法，以及非揮發性記憶體的制造方法。
本發明與現有技術相比具有明顯的優點和有益效果。經由上述可知，本發明是有關于一種串接的電荷陷入記憶胞的操作裝置與操作方法。該串接的記憶胞具有電荷陷入結構，并利用選擇由字符線所選定的記憶胞部分，對串接的記憶胞進行讀取。記憶胞是藉由打開串接的記憶胞一側上的傳遞晶體管的其中之一所選定。所選定部分的電荷儲存狀態是藉由測量連接所有傳遞晶體管的位元線上的電流所決定。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
圖1A是繪示一種在對應源極側的部分電荷陷入結構上進行讀取操作的電荷陷入記憶胞的概要示意圖。
圖1B是繪示一種在對應汲極側的部分電荷陷入結構上進行讀取操作的電荷陷入記憶胞的概要示意圖。
圖2A是繪示在對應汲極側的部分電荷陷入結構上進行程式化操作的一種電荷陷入記憶胞的概要示意圖。
圖2B是繪示一種利用電子從閘極至基底移動以在電荷陷入結構上進行抹除操作的電荷陷入記憶胞的概要示意圖。
圖2C是繪示一種利用電子從基底至閘極移動以在電荷陷入結構上進行抹除操作的電荷陷入記憶胞的概要示意圖。
圖3A是繪示一種理想記憶胞的感測窗的關系圖。
圖3B是繪示一種典型記憶胞的感測窗的關系圖。
圖4A是繪示一種于記憶胞上進行抹除操作的關系圖。
圖4B是繪示一種于記憶胞的電荷陷入結構的一部分上進行程式化操作的關系圖。
圖4C是繪示一種于記憶胞的電荷陷入結構的另一部分上進行程式化操作的關系圖。
圖5A是繪示一種在已選定的記憶胞的一部份上進行程式化操作的串接的電荷陷入記憶胞的概要示意圖。
圖5B是繪示一種在已選定的記憶胞的另一部份上進行程式化操作的串接的電荷陷入記憶胞的概要示意圖。
圖6A是繪示一種在已選定的記憶胞的一部份上進行讀取操作的串接的電荷陷入記憶胞的概要示意圖。
圖6B是繪示一種在已選定的記憶胞的另一部份上進行讀取操作的串接的電荷陷入記憶胞的概要示意圖。
圖7A是繪示一種在記憶胞上進行抹除操作的串接的電荷陷入記憶胞的概要示意圖。
圖7B是繪示另一種在記憶胞上進行抹除操作的串接的電荷陷入記憶胞的概要示意圖。
圖8是繪示一種在記憶胞兩端電性耦接共同位元線的串接的電荷陷入記憶胞的概要示意圖。
圖9是繪示一種在記憶胞上進行抹除操作的陣列的電荷陷入記憶胞的概要示意圖。
圖10是繪示另一種在記憶胞上進行抹除操作的陣列的電荷陷入記憶胞的概要示意圖。
圖11是繪示一種在一部份的已選定的記憶胞上進行程式化操作的陣列的電荷陷入記憶胞的概要示意圖。
圖12是繪示一種在另一部份的已選定的記憶胞上進行程式化操作的陣列的電荷陷入記憶胞的概要示意圖。
圖13是繪示一種在一部份的已選定的記憶胞上進行讀取操作的陣列的電荷陷入記憶胞的概要示意圖。
圖14是繪示一種在另一部份的已選定的記憶胞上進行讀取操作的陣列的電荷陷入記憶胞的概要示意圖。
圖15是繪示一種具有控制電路和陣列的電荷陷入結構的集成電路的概要示意圖。
110、210閘極120、220上介電結構130、230電荷陷入結構140、240下介電結構150、250源極160、260汲極170、270、502、602、702、902基底1002、1102、1202、1302、1402基底233汲極側234電洞310、320、410、420曲線 330、340時間間隔350感測窗360、362、364、366位準505、605第一位元線510、590、610、690、710、790傳遞晶體管810、890、910、990、1010、1090傳遞晶體管520、530、540、550、560、570、580、620、630、640、650、660、670、680、720、730、740、750、760、770、780、820、830、840、850、860、870、880記憶胞542、544、642、644、電荷陷入結構595、695第二位元線705、795、804、903、904、905、906、907、1003、1004、1005、1006、1007、1203、1204、1205、1206、1207、1303、1304、1305、1306、1307、1403、1404、1405、1406、1407位元線920、930、940、950、960、970、980、1020、1030、1040、1050、1060、1070、1080、1120、1130、1140、1150、1160、1170、1180、1220、1230、1240、1250、1260、1270、1280、1320、1330、1340、1350、1360、1370、1380、1420、1430、1440、1450、1460、1470、1480字符線1110、1190、1210、1290、1310、1390、1410、1490傳遞晶體管字符線1143、1144、1145、1146、1147、1243、1244、1245、1246、1247、1343、1344、1345、1346、1347、1443、1444、1445、1446、1447電荷陷入結構部分1500記憶陣列 1501列解碼器1502列配置的字符線1503行解碼器1504行配置的字符線1505總線1506方塊 1507數據總線1508供應電壓 1509偏壓配置狀態機制1511數據輸入線1515數據輸出線1550集成電路
具體實施例方式
為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的串接的電荷陷入記憶胞的操作裝置與操作方法其具體實施方式
、結構、方法、步驟、特征及其功效，詳細說明如后。
圖1A是一種電荷陷入記憶胞的概要示意圖，其顯示在電荷陷入結構的源極側上進行讀取操作的狀態。請參照圖1A，p型摻雜的基底170包括n+型摻雜的源極150與n+型摻雜的汲極160。另外，記憶胞的其他部分還包括位于基底170上的下介電結構(下氧化層)140、位于下介電結構(下氧化層)140上的電荷陷入結構130、位于電荷陷入結構130上的上介電結構(上氧化層)120，以及位于上介電結構(上氧化層)120上的閘極110。其中，典型的上介電結構(上氧化層)120例如是具有厚度約5～10nm的二氧化硅和氮氧化硅，或是其他合適的高介電常數材料，其例如是氧化鋁(Al2O3)。典型的下介電結構(下氧化層)140例如是具有厚度約3～10nm的二氧化硅和氮氧化硅，或是其他合適的高介電常數材料。典型的電荷陷入結構130例如是具有厚度約3～9nm的氮化硅，或是其他合適的高介電常數材料，其例如是金屬氧化物，而金屬氧化物例如是氧化鋁、氧化鉿(HfO2)或其他合適的材料。另外，電荷陷入結構130也可以例如是顆粒或塊狀的電荷陷入材料的不連續組合，或者是如圖中所示的連續膜層。
舉例來說，像是PHINES結構的記憶胞具有厚度范圍在2～10nm之間的下氧化層、厚度范圍在2～10nm之間的電荷陷入層以及厚度范圍在2～15nm之間的上氧化層。
在一些實施例中，閘極包含具有一功函數的材料，此功函數大于n型硅的本征功函數，或大于約4.1eV，較佳是大于約4.25eV，且包括例如是大于約5eV。典型閘極的材料包括p型多晶硅、氮化鈦(TiN)、鉑(Pt)以及其他具有高功函數的金屬和材料。另外，其他合適的具有相對高功函數的材料包括金屬、金屬合金、金屬氮化物與金屬氧化物，但不限于這些材料。其中，上述的金屬例如是釕(Ru)，銥(Ir)、鎳(Ni)和鈷(Co)，金屬合金例如是釕-鈦合金和鎳-鈦合金，而金屬氧化物例如是氧化釕(RuO2)。高功函數的閘極材料會導致比一般n型多晶硅閘極有較高的電子穿隧注入載子，而以二氧化硅做為上介電結構的n型多晶硅閘極的注入載子是約3.15eV。因此，本實施例是使用具有高于大約3.15eV的注入載子的材料做為閘極與上介電結構，其例如是高于大約3.4eV，較佳是高于大約4eV。對以二氧化硅為上介電結構的p型多晶硅閘極而言，其注入載子是約4.25eV，且相對于具有二氧化硅介電結構的n型多晶硅閘極的胞，其收斂的胞的最終啟始電壓是降低約2V。
在圖1A中，記憶胞的汲極側已被程式化，其例如是藉由價帶-導帶間電洞注入(band-to-band hole injection)至電荷陷入結構130的汲極側以進行程式化操作。另外，記憶胞的源極側已被抹除，而其例如是藉由F-N穿隧(Fowler-Nordheim tunneling)效應，從閘極110至電荷陷入結構130，以及從電荷陷入結構130至基底170利用通道重新設定操作注入電子以進行抹除操作。
在圖1A的偏壓配置中，是對電荷陷入結構130的源極側進行讀取操作，其中閘極110的電壓(VGATE)為-10V、源極150的電壓(VSOURCE)為2V、汲極160的電壓(VDRAIN)為浮置以及基底170的電壓(VSUBSTRATE)為0V。圖1B的記憶胞是與圖1A的記憶胞相似，除了圖1B是在電荷陷入結構的汲極側進行讀取操作而不是在源極側進行讀取操作之外。在圖1B的偏壓配置中，是對電荷陷入結構130的汲極側進行讀取操作，其中閘極110的電壓(VGATE)為-10V、源極150的電壓(VSOURCE)為浮置、汲極160的電壓(VDRAIN)為2V以及基底170的電壓(VSUBSTRATE)為0V。然而，偏壓配置是由不同端點之間所決定，例如在n+型摻雜的源極150(圖1A)中或n+型摻雜的汲極160(圖1B)中，能帶足夠彎曲到引發價帶-導帶間電流，但仍然能夠保持基底170與源極150(圖1A)或汲極160(圖1B)之間的電位差足夠低到不會發生程式化狀態，其于下述圖2A中接續討論。
在圖1A與圖1B的偏壓配置中，P型摻雜的基底170與n+型摻雜的源極150之間的接合區域，或是P型摻雜的基底170與n+型摻雜的汲極160之間的接合區域皆顯示了反向偏壓p-n接合的行為。然而，閘極電壓(VGATE)會造成能帶足夠的彎曲以使在n+型摻雜的源極150(圖1A)或n+型摻雜的汲極160(圖1B)中產生價帶-導帶間穿隧。而且，源極150或汲極160中的高摻雜濃度、空間電荷區(space charge region)中的高電荷密度，以及伴隨因電壓改變而縮短空間電荷區的長度，皆會對能帶急遽彎曲造成貢獻。因此，價能帶(valence band)中的電子會穿隧通過禁帶能隙(forbidden gap)到傳導能帶(conductor band)，且電子會沿著位能坡(potential hill)朝下飄移以及深入到n+型摻雜的源極150(圖1A)或n+型摻雜的汲極160(圖1B)中。同樣地，電洞會沿著位能坡朝上漂移，且遠離n+型摻雜的源極150(圖1A)或n+型摻雜的汲極160(圖1B)，并朝向p型摻雜的基底170。
閘極110的電壓(VGATE)可控制靠近下介電結構(下氧化層)140的部分基底170的電壓(VSUBSTRATE)，換句話說，靠近下介電結構(下氧化層)140的部分基底170的電壓(VSUBSTRATE)可控制下介電結構(下氧化層)140與n+型摻雜的源極150(圖1A)之間或下介電結構(下氧化層)140與n+型摻雜的汲極160(圖1B)之間的能帶彎曲程度。因此，當閘極110的電壓(VGATE)變的更負，則靠近下介電結構(下氧化層)140的部分基底170的電壓(VSUBSTRATE)也會變的更負，并導致n+型摻雜的源極150(圖1A)或n+型摻雜的汲極160(圖1B)中有更深的能帶彎曲。另外，至少要有一些貢獻才能夠使更多價帶-導帶間的電流流動，例如(1)增加在彎曲能帶一側上的占據電子能階和在彎曲能帶另一側上的未占據電子能階之間的重疊，以及(2)占據電子能階和未占據電子能階之間的較窄能障寬度(1981年”半導體元件物理(Physics ofSemiconductor”施敏著)如上所述，電荷陷入結構130的汲極側是被程式化且被電洞占據，反之，電荷陷入結構130的源極側是被抹除且被較電荷陷入結構130的汲極側還要少的電洞占據。因此，根據高斯定律(Gauss’s Law)，當于閘極110上施加-10V，則下介電結構(下氧化層)140的偏壓情況為在源極側會有較汲極側更負的偏壓。因此，在圖1A的偏壓配置中，于電荷陷入結構130的源極側進行讀取操作時，源極150與基底170之間會有較多電流流動，且其電流量較在圖1B的偏壓配置中，于電荷陷入結構130的汲極側進行讀取操作時，汲極160與基底170之間流動的電流還多。
在圖1A與圖1B的偏壓配置中進行讀取操作以及在圖2A的偏壓配置中進行程式化操作的差異顯示了一平衡。對讀取操作而言，源極或汲極之間的電位差不會造成基本的載子(carrier)數通過穿隧氧化層(指圖1A與圖1B的下介電結構(下氧化層)140、圖2A的下介電結構240)而影響到電荷儲存狀態。相反地，對程式化操作而言，源極或汲極之間的電位差足以造成基本的載子數通過穿隧氧化層(指圖1A與圖1B的下介電結構(下氧化層)140、圖2A的下介電結構240)，且會影響到電荷儲存狀態。
圖2A、圖2B與圖2C是一種記憶胞的概要示意圖，其顯示在記憶胞上進行程式化操作和抹除操作的狀態。如一般習慣，程式化操作指的是使儲存于電荷陷入結構中的凈電荷更正，例如藉由使其他電洞進到電荷陷入結構中或使電子從電荷結構中移出。抹除操作指的是使儲存于電荷陷入結構中的凈電荷更負，例如藉由使其他電洞從電荷結構中移出或使電子進到電荷陷入結構中。然而，本發明包含程式化以及抹除的產生與方法，其中程式化指的是儲存于電荷陷入結構中的凈電荷更負或更正，抹除指的是儲存于電荷陷入結構中的凈電荷更負或更正。
圖2A是利用價帶-導帶間穿隧引致熱電洞注入以完成程式化的操作狀態。圖2B與圖2C是利用負閘極電壓和電場引致電子穿隧(即所謂的F-N穿隧)而造成從閘極至電荷陷入結構的穿隧電流，或者是利用負基底電壓和電場引致電子穿隧(即所謂的F-N穿隧)而造成從基底至電荷陷入結構的穿隧電流，以完成抹除的操作狀態。如圖2A所示，于汲極260上施加5V、源極250上施加0V以及閘極210上施加-6V，而基底270接地，可使右位元進行程式化。上述的程式化會引致熱電洞具有足夠能量，以跳躍穿過下介電結構240到電荷陷入結構230的汲極側233中，例如電洞234會儲存在電荷陷入結構230的汲極側233中。同樣地，于源極250上施加5V、汲極260上施加0V以及閘極210上施加-6V，而基底270接地，可使左位元進行抹除(未繪示)。上述的程式化會引致熱電洞具有足夠能量，以跳躍穿過下介電結構240到電荷陷入結構230的源極側中。如圖2B所示，是利用電場輔助電子穿隧通過上介電結構220和下介電結構240以進行抹除，而電場是藉由閘極上的相對負偏壓和基底上相對正偏壓所造成。舉例來說，于閘極上施加-20V，而使基底接地，可同時使記憶胞中的位元被抹除。如圖2C所示，是利用電場輔助電子穿隧以進行抹除，而電場是藉由基底、源極和汲極上的相對負偏壓和閘極上的相對正偏壓所造成。舉例來說，于基底、源極和汲極上施加-20V，而使閘極接地，可同時使記憶胞中的位元被抹除。另外，在PHINES型記憶胞的操作演算中，可運用其他程式化和抹除的技術，例如美國專利公告第6,690,601號所描述，且亦可應用其他記憶胞或操作運算。
圖3A與圖3B是對照理想記憶胞的感測窗與藉由反向讀取操作以進行讀取的記憶胞的感測窗的關系圖。其中，曲線310代表第一位元的讀取電流曲線，曲線320代表第二位元的讀取電流曲線。于時間間隔330期間，第一位元是處于程式化狀態，而于時間間隔340期間，第二位元是處于程式化狀態。上述的程式化的操作(藉由熱電洞注入)，會增加反向讀取操作中的電流(通道電流)，且會使在BTB感測操作中的電流(BTB電流)下降，讀取電流間隔是由記憶胞的感測窗350所表示。
在圖3A中，理想的記憶胞具有相對寬的感測窗350。于時間間隔330期間，當第一位元處于程式化操作狀態，第一位元的讀取電流曲線310會從最低位準增加到最高位準。而且，在時間間隔330期間，第一位元的程式化操作狀態不會影響到第二位元的讀取電流曲線320。另外，于時間間隔340期間，當第二位元處于程式化操作狀態，第二位元的讀取電流曲線320會從最低位準增加到最高位準。而且，在時間間隔340期間，第二位元的程式化操作狀態不會影響到第一位元的讀取電流曲線310。
在圖3B中，由于第二位元效應的影響，藉由反向讀取操作，記憶胞的讀取會具有相對窄的感測窗，其說明如下。于時間間隔330期間，當第一位元處于程式化操作狀態，第一位元的讀取電流曲線310會從最低位準360增加到高位準364。而且，于時間間隔330期間，第一位元的程式化操作狀態會影響第二位元的讀取電流曲線320，并使其從最低位準360增加到低位準362。另外，于時間間隔340期間，當第二位元處于程式化操作狀態，第二位元的讀取電流曲線320會從低位準362增加到最高位準366。而且，于時間間隔340期間，第二位元的程式化操作狀態會影響第一位元的讀取電流曲線310，并使其從高位準364增加到最高位準366。因此，當在記憶胞的一位元上進行反向讀取操作時，最終的讀取電流基本上會被另一位元的程式化操作狀態或抹除操作狀態所影響。而且，于反向讀取操作期間，一已施加的閘極電壓會使得在另一位元下方的部分基底產生空乏和反轉的現象以及在另一位元下方的部分基底產生電性擊穿(punch through)的現象變的較困難。
圖4A、圖4B與圖4C是繪示于記憶胞上進行程式化操作、抹除操作與價帶-導帶間讀取操作的讀取電流對時間的關系圖。
在圖4A的關系圖中，記憶胞是藉由電場輔助電子穿隧以進行抹除操作，而電場是由在閘極上有相對高的負偏壓以及在基底上有相對高的正偏壓所引發，且記憶胞的第一電荷陷入部分410與第二電荷陷入部分420是處于程式化狀態。另外，記憶胞上的電荷陷入部分是可同時被抹除，其可藉由在閘極上施加-19.5V與使基底接地，且源極與汲極是浮置，以完成抹除操作。對圖中的每一個數據點而言，讀取操作的進行是由施加-10V至閘極，且施加2V至部分電荷陷入結構被讀取的源極與汲極的其中之一，并使源極與汲極的另一端浮置，以及使基底接地。另外，倘若于電荷陷入結構的源極側進行讀取操作，則可施加2V至源極，而使汲極浮置。倘若于電荷陷入結構的汲極側進行讀取操作，則可施加2V至汲極，而使源極浮置。
圖4B是第一電荷陷入部分處于程式化狀態的讀取電流對時間的關系圖，圖4C是第二電荷陷入部分處于程式化狀態的讀取電流對時間的關系圖。其中，曲線410代表第一電荷陷入部分的讀取電流曲線，曲線420代表第二電荷陷入部分的讀取電流曲線。在圖4B中，第一電荷陷入部分是由施加-8V至閘極、施加5V至第一端(此第一端是靠近電荷陷入結構的儲存第一電荷陷入部分)、使第二端浮置(此第二端是遠離電荷陷入結構的儲存第一電荷陷入部分)以及使基底接地，以進行程式化操作。在圖4B中，當第一電荷陷入部分處于程式化狀態，第一電荷陷入部分的讀取電流曲線410會從約100nA的較高位準掉落至約1nA的較低位準，而此第一電荷陷入部分的程式化基本上不會影響到第二電荷陷入部分的讀取電流曲線420。在圖4C中，第二電荷陷入部分是由施加-8V至閘極、施加5V至第二端(此第二端是靠近電荷陷入結構的儲存第二電荷陷入部分)、使第一端浮置(此第一端是遠離電荷陷入結構的儲存第二電荷陷入部分)以及使基底接地，以進行程式化操作。在圖4C中，當第二電荷陷入部分處于程式化狀態，第二電荷陷入部分的讀取電流曲線420會從約100nA的較高位準掉落至約1nA的較低位準，而此第二電荷陷入部分的程式化基本上不會影響到第一電荷陷入部分的讀取電流曲線410。對圖4B與圖4C中的每一個數據點而言，讀取操作的進行是由施加-10V至閘極，施加2V至部分電荷陷入結構被讀取的源極與汲極其中之一，并使源極與汲極另一端浮置，以及使基底接地。另外，倘若電荷陷入結構的源極側進行讀取操作，則可施加2V至源極，而使汲極浮置。倘若電荷陷入結構的汲極側進行讀取操作，則可施加2V至汲極，而使源極浮置。
圖4B與圖4C中的感測窗是相對地寬，這是因為價帶-導帶間的讀取操作是位于第一端或第二端。于第一電荷陷入部分上進行價帶-導帶間讀取操作而產生的讀取電流是相對于第二電荷陷入部分的邏輯狀態較為不靈敏，以及于第二電荷陷入部分進行價帶-導帶間讀取操作而產生的讀取電流是相對第一電荷陷入部分的邏輯狀態較為不靈敏。價帶-導帶間讀取操作是相對于無第二電荷陷入部分的影響，此影響的特征是反向讀取操作，且于電荷陷入結構一側上進行讀取操作而產生的讀取電流是相對于在電荷陷入結構另一側的數據儲存較為獨立。每一電荷陷入部分可以儲存一位元或多重位元，舉例來說，假如每一電荷陷入部分可以儲存二位元，則會有4個電荷的不連接位準。
圖5A與圖5B是繪示串接的記憶胞的概要示意圖，其顯示在記憶胞上進行程式化的操作狀態。
在圖5A中，含有N個記憶胞串聯耦接的串接記憶胞的其中之一是被程式化。其中，基底502的電壓(VBUB)為0V，被選定以進行程式化的記憶胞540的閘極有-5V的電壓(VWL3)。較特別是，部份的電荷陷入結構542是被選定以進行程式化，而部份的電荷陷入結構542進行程式化的方法是藉由施加10V的電壓(VSLG1)至傳遞晶體管(pass transistor)510的閘極，并開啟此傳遞晶體管510而被選定。另外，還包括施加10V的電壓(VWL1、VWL2)至記憶胞520與530的閘極，而這些閘極電壓是電性耦接具有5V電壓(VBL1)的第一位元線505到所選定的記憶胞540的源極和汲極其中之一。對應于源極和汲極其中之一的所選定的部份電荷陷入結構542是被程式化，其例如藉由價帶-導帶間熱電洞以進行程式化。另外，串接的剩余晶體管是藉由施加0V的電壓(VWL4VWL5VWL6、VWLN)至記憶胞550、560、570和580的閘極，以及施加0V的電壓(VSLG2)至傳遞晶體管590的閘極而關閉(turn off)。上述的閘極電壓是從所選定的記憶胞540的源極和汲極其中另一以電性去耦第二位元線595，而對應于源極和汲極其中另一的未選定的部份電荷陷入結構是沒有被程式化。
在圖5B中，含有N個記憶胞串聯耦接的串接記憶胞的其中之一是被程式化。其中，0V的閘極電壓(VSLG1、VWL1、VWL2)是被施加至傳遞晶體管510的閘極與記憶胞520和530的閘極，10V的閘極電壓(VSLG2、VWL4、VWL5、VWL6、VWLN)是被施加至傳遞晶體管590的閘極與記憶胞550、560、570和580的閘極。與圖5A的偏壓配置相關，第一位元線505是電性耦接到記憶胞540的源極和汲極的其中之一，以使部分的電荷陷入結構542程式化，而在圖5B的偏壓配置中，第二位元線595是電性耦接到記憶胞540的源極和汲極的其中之另一，以使部分的電荷陷入結構544程式化。
圖6A與圖6B是繪示串接的記憶胞的概要示意圖，其顯示在記憶胞上進行讀取操作的狀態。
在圖6A中，含有N個記憶胞串聯耦接的串接的記憶胞的其中之一是被讀取。其中，基底602的電壓(VBUB)為0V，選定以進行讀取的記憶胞640的閘極有-10V的電壓(VWL3)。較特別是，部份的電荷陷入結構642是被選定以進行讀取，而部份的電荷陷入結構642進行讀取的方法是藉由施加10V的電壓(VSLG1)至傳遞晶體管(pass transistor)610的閘極，并開啟此傳遞晶體管610而被選定。另外，還包括施加10V的電壓(VWL1、VWL2)至記憶胞620與630的閘極，而這些閘極電壓是電性耦接具有2V電壓(VBL1)的第一位元線605到選擇的記憶胞640的源極和汲極其中之一。對應于源極和汲極其中之一的所選定的部份電荷陷入結構642是被讀取，其例如藉由價帶-導帶間熱電洞以進行讀取。另外，串接的剩余晶體管是藉由施加0V的電壓(VWL4、VWL5、VWL6、VWLN)至記憶胞650、660、670和680的閘極，以及施加0V的電壓(VSLG2)至傳遞晶體管690的閘極而關閉。上述的閘極電壓是從所選定的記憶胞640的源極和汲極的其中另一以電性去耦第二位元線695，而對應于源極和汲極其中之另一的未選定的部份電荷陷入結構的是沒有被讀取。
在圖6B中，含有N個記憶胞串聯耦接的串接的記憶胞的其中之一是被讀取。其中，0V的閘極電壓(VSLG1、VWL1、VWL2)是被施加至傳遞晶體管610的閘極與記憶胞620和630的閘極，10V的閘極電壓(VSLG2、VWL4、VWL5、VWL6、VWLN)是被施加至傳遞晶體管590的閘極與記憶胞650、660、670和680的閘極。與圖6A的偏壓配置相關，第一位元線605是電性耦接到記憶胞640的源極和汲極其中之一，以使部分的電荷陷入結構642讀取，而在圖6B的偏壓配置中，第二位元線695是電性耦接到記憶胞640的源極和汲極的其中之另一，以使部分的電荷陷入結構644讀取。
圖7A與圖7B是繪示串接的記憶胞的概要示意圖，其顯示在記憶胞上進行抹除操作的狀態。
在圖7A中，含有N個記憶胞串聯耦接的串接記憶胞中的所有記憶胞是被抹除。其中，基底702的電壓(VBUB)為10V，記憶胞720、730、740、750、760、770和780的閘極具有-10V電壓(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)，傳遞晶體管710和790的閘極浮置，而位元線705與795浮置。記憶胞720、730、740、750、760、770和780是被抹除，其例如是藉由電子從閘極至電荷陷入結構的F-N穿隧以及電子從電荷陷入結構至基底的F-N穿隧以進行之。
在圖7B中，含有N個記憶胞串聯耦接的串接記憶胞中的所有記憶胞是被抹除。其中，基底702的電壓(VBUB)為-10V，記憶胞720、730、740、750、760、770和780的閘極具有10V電壓(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)，傳遞晶體管710和790的閘極的電壓(VSLG1、VSLG2)為5V，而位元線705與795浮置。記憶胞720、730、740、750、760、770和780是被抹除，其例如是藉由電子從基底至電荷陷入結構的F-N穿隧以及電子從電荷陷入結構至閘極的F-N穿隧以進行之。
在圖8中，每一個記憶胞是電性耦接到至多一位元線804，從另一方面來看，圖8的結構是不同于圖6A與圖6B的結構，圖6A與圖6B中的第一位元線605和第二位元線695是永久性地電性耦接。在每一行的記憶胞中，記憶胞是藉由開啟字符線所選定，而上述的字符線是由記憶胞820、830、840、850、860、870和880的閘極電壓(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)設定。舉例來說，控制一已知的記憶胞為讀取狀態或程式化狀態的方法可藉由開啟傳遞晶體管810與890的其中之一，而關閉傳遞晶體管810與890的其中另一。雖然，圖8中繪示的傳遞晶體管810與890不是記憶胞，而在其他實施例中，傳遞晶體管810與890也可是有電荷陷入結構的記憶胞。
在圖9中，記憶胞陣列是被抹除，而此記憶胞陣列有多重串接的記憶胞，每一串接的記憶胞包括有N個記憶胞串聯耦接。其中，基底902的電壓(VSUB)為10V，記憶胞的字符線920、930、940、950、960、970和980具有-10V的電壓(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)以進行抹除，傳遞晶體管910和990的字符線具有0V的電壓(VSLG1、VSLG2)，而位元線903、904、905、906和907是浮置。上述記憶胞陣列是被抹除，其例如是藉由電子從閘極(包括源極和汲極)至電荷陷入結構的F-N穿隧以及電子從電荷陷入結構至基底的F-N穿隧以進行。
在圖10中，記憶胞陣列是被抹除，而此記憶胞陣列有多重串接的記憶胞，每一串接的記憶胞包括有N個記憶胞串聯耦接。其中，基底1002的電壓(VSUB)為-10V，記憶胞的字符線1020、1030、1040、1050、1060、1070和1080具有10V的電壓(VWL1、VWL2、VWL3、VWL4、VWL5、VWL6、VWLN)以進行抹除，傳遞晶體管1010和1090的字符線具有5V的電壓(VSLG1、VSLG2)，而位元線1003、1004、1005、1006和1007具有-10V的電壓(VBL1、VBL2、VBL3、VBL4、VBL5)。上述記憶胞陣列是被抹除，其例如是藉由電子從基底(包括源極和汲極)至電荷陷入結構的F-N穿隧以及電子從電荷陷入結構至閘極的F-N穿隧以進行。
在圖11中，在有多重串接的記憶胞的記憶胞陣列上有一些記憶胞是進行程式化，其中每一串接的記憶胞包括N個記憶胞串聯耦接。其中，基底1102的電壓(VSUB)為0V，記憶胞的字符線1140具有-5V的電壓(VWL3)以進行程式化。由字符線1140所選定的記憶胞，則電荷陷入結構部分1143、1144、1145、1146和1147是藉由以10V的電壓(VSLG1)開啟傳遞晶體管字符線1110而被選定。介于記憶胞字符線1120和1130間的電壓(VWL1、VWL2)設定為10V，而其他傳遞晶體管字符線1190和剩余記憶胞字符線1150、1160、1170和1180是以0V的電壓(VWL3、VWL4、VWL5、VWL6、VWLN)而被開啟。在已選定的電荷陷入結構部分1143、1144、1145、1146和1147中，電荷陷入結構部分1144、1146和1147是藉由設定位元線1104、1106和1107的電壓(VBL2、VBL4、VBL5)為5V以進行程式化。另外，在已選定的電荷陷入結構部分1143、1144、1145、1146和1147中，電荷陷入結構部分1143和1145是藉由設定位元線1103和1105的電壓(VBL1、VBL3)為0V而不會進行程式化。
在圖12中，其是相似于圖11進行一些記憶胞程式化。基底1202的電壓(VSUB)為0V，由字符線1240所選定的記憶胞，則電荷陷入結構部分1243、1244、1245、1246和1247是藉由以10V的電壓(VSLG2)開啟傳遞晶體管字符線1290而被選定。介于記憶胞字符線1250、1260、1270和1280間的電壓(VWL4、VWL5、VWL6、VWLN)設定為10V，而其他傳遞晶體管字符線1210和剩余記憶胞字符線1220和1230是以0V的電壓(VSLG1、VWL1、VWL2)而被關閉。在已選定的電荷陷入結構部分1243、1244、1245、1246和1247中，電荷陷入結構部分1244、1246和1247是藉由設定位元線1204、1206和1207的電壓(VBL2、VBL4、VBL5)為5V以進行程式化。另外，在已選定的電荷陷入結構部分1243、1244、1245、1246和1247中，電荷陷入結構部分1243和1245是藉由設定位元線1203和1205的電壓(VBL1、VBL3)為0V而不會進行程式化。
在圖13中，在有多重串接的記憶胞的記憶胞陣列上有一些記憶胞是進行讀取，其中每一串接的記憶胞包括N個記憶胞串聯耦接。如圖所示，基底1302的電壓(VSUB)為0V，記憶胞的字符線1340具有-10V的電壓(VWL3)以進行抹除。由字符線1340所選定的記憶胞，則電荷陷入結構部分1343、1344、1345、1346和1347是藉由以10V的電壓(VSLG1)開啟傳遞晶體管字符線1310而被選定。介于記憶胞字符線1320和1330間的電壓(VWL1、VWL2)設定為10V，而其他傳遞晶體管字符線1390和剩余記憶胞字符線1350、1360、1370和1380是以0V的電壓(VSLG2、VWL4、VWL5、VWL6、VWLN)而被關閉。已選定的電荷陷入結構部分1343、1344、1345、1346和1347是藉由設定位元線1303、1304、1305、1306和1307的電壓(VBL1、VBL2、VBL3、VBL4、VBL5)為2V以進行讀取。在另一實施例中，可藉由設定2V電壓至只有需被讀取數據的位元線上，以進行讀取操作。
在圖14中，其是相似于圖13進行一些記憶胞讀取。。如圖所示，基底1402的電壓(VSUB)為0V，由字符線1440所選定的記憶胞，則電荷陷入結構部分1443、1444、1445、1446和1447是藉由以10V的電壓(VSLG2)開啟傳遞晶體管字符線1490而被選定。介于記憶胞字符線1450、1460、1470和1480間的電壓(VWL4、VWL5、VWL6、VWLN)設定為10V，而其他傳遞晶體管字符線1410和剩余記憶胞字符線1420和1430是以0V的電壓(VSLG1、VWL1、VWL2)而被關閉。已選定的電荷陷入結構部分1443、1444、1445、1446和1447是藉由設定位元線1403、1404、1405、1406和1407的電壓(VBL1、VBL2、VBL3、VBL4、VBL5)為2V以進行讀取。在另一實施例中，可藉由設定2V電壓至只有需被讀取數據的位元線上，以進行讀取操作。
圖15是依照本發明的一實施例的集成電路的簡易方塊圖。集成電路1550包括記憶陣列1500，其是利用電荷陷入記憶胞得以實行，且位于半導體基底上。集成電路1550還包括列解碼器1501，其耦接多數個沿著記憶陣列1500的列配置的字符線1502，以及行解碼器1503，其耦接多數個沿著記憶陣列1500的行配置的字符線1504。另外，在總線1505上供應地址至列解碼器1501與行解碼器1503，而方塊1506中的感測放大器與數據輸入結構是藉由數據總線1507耦接行解碼器1503。數據是藉由數據輸入線1511從集成電路1550上輸入/輸出部分，或從其他數據來源內部或外部供應到集成電路1550。數據是藉由數據輸出線1515從方塊1506中的感測放大器供應到集成電路1550上輸入/輸出部分，或其他數據終點內部或外部到集成電路1550。另外，偏壓配置狀態機制1509控制偏壓配置供應電壓1508的應用以及記憶胞的程式化、讀取和抹除的配置，其中上述的偏壓配置供應電壓1508的應用例如抹除驗證和程式化驗證，而記憶胞的程式化、讀取和抹除的配置例如是價帶-導帶間電流。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
權利要求
1.一種多數個記憶胞的操作方法，其特征在于，該些記憶胞是呈一串聯配置，且具有一第一端耦接到一第一傳遞晶體管和一位元線與一第二端耦接到一第二傳遞晶體管和該位元線，每一該些記憶胞含有一閘極與位于一基底中的一源極和一汲極，且每一該些記憶胞包括一上介電層、具有部分對應該源極和該汲極的一電荷陷入結構與位于該閘極和該基底之間的一下介電層，該方法包括以下步驟選定該些記憶胞中的其中之一；開啟該第一傳遞晶體管和該第二傳遞晶體管其中之一，以使該位元線電性耦接到已選定的該記憶胞的該源極或該汲極，且選定部分對應該源極和該汲極的該電荷陷入結構；以及運用一第一偏壓配置，以決定所選定的部分該電荷陷入結構的一電荷儲存狀態。
2.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的第一偏壓配置是于該基底和該源極或該汲極的其中之一之間施加一電壓差，且該源極或該汲極的其中之另一是浮置。
3.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的第一偏壓配置是于該閘極和該源極或該汲極的其中之一之間產生一第一電壓差，以及于該基底和該源極或該汲極的其中之另一之間產生一第二電壓差，其中該第一電壓差與該第二電壓差會對決定造成足夠的價帶-導帶間穿隧電流，且該第一電壓差與該第二電壓差不會改變該電荷儲存狀態。
4.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的第一偏壓配置是于該閘極與該源極或該汲極的其中之一之間產生至少約5V的一第一電壓差，且于該基底與該源極或該汲極的其中之另一之間產生小于約5V的一第二電壓差。
5.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的第一偏壓配置至少使一價帶-導帶間電流組成通過該源極或該汲極的其中之一。
6.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的第一偏壓配置測量的該電流流經該基底與該源極或該汲極的其中之一。
7.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中所述的基底是位于一半導體基底中的一井區。
8.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
9.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用F-N穿隧在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
10.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道熱電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
11.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道啟始第二電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
12.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該基底之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
13.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該閘極之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
14.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約100nA，且由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約1nA。
15.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于更包括以下步驟運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是至少大于由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流約10倍。
16.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存一位元。
17.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存多重位元。
18.根據權利要求1所述的多數個記憶胞的操作方法，其特征在于其中于該第一偏壓配置期間產生的熱電洞不足以干擾該電荷儲存狀態。
19.一種非揮發性記憶體，其特征在于其包括一記憶體陣列包含多數行，每一該些行包含多數個記憶胞呈一串聯配置，且該串聯配置具有一第一端與一第二端，其中每一該些記憶胞包括一基底，含有一源極與一汲極；一下介電層，耦接到該基底；一電荷陷入結構，耦接到具有部分對應該源極和該汲極的該下介電層，且每一部分具有一電荷儲存狀態；一上介電層，耦接到該電荷陷入結構；一第一傳遞晶體管，耦接到該串聯配置的該第一端；一第二傳遞晶體管，耦接到該串聯配置的該第二端；一位元線，耦接到該第一傳遞晶體管與該第二傳遞晶體管；多數個字符線，耦接到每一該些記憶胞的該上介電層，且每一該些字符線做為一閘極以使該些記憶胞耦接到每一該些字符線；以及一邏輯耦接到該些記憶胞，且該邏輯開啟該第一傳遞晶體管和該第二傳遞晶體管其中之一，以使該位元線電性耦接到該些記憶胞中的其中之一的該源極或該汲極，且選定部分對應該源極和該汲極的該電荷陷入結構。
20.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的第一偏壓配置是于該基底與該源極或該汲極的其中之一之間施加一電壓差，且該源極或該汲極的其中之另一是浮置。
21.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的第一偏壓配置是于該閘極和該源極或該汲極其中之一之間產生一第一電壓差，以及于該基底和該源極或該汲極其中之另一之間產生一第二電壓差，其中該第一電壓差與該第二電壓差會對決定造成足夠的價帶-導帶間穿隧電流，且該第一電壓差與該第二電壓差不會改變該電荷儲存狀態。
22.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的第一偏壓配置是于該閘極與該源極或該汲極的其中之一之間產生至少約5V的一第一電壓差，且于該基底與該源極或該汲極的其中之另一之間產生小于約5V的一第二電壓差。
23.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的第一偏壓配置至少使一價帶-導帶間電流組成通過該源極或該汲極的其中之一。
24.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的第一偏壓配置測量的該電流流經該基底與該源極和該汲極的其中之一。
25.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的基底是位于一半導體基底中的一井區。
26.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
27.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用F-N穿隧在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
28.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道熱電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
29.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道啟始第二電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
30.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該基底之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
31.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該閘極之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
32.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約100nA，且由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約1nA。
33.根據權利要求19所述的非揮發性記憶體，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，在該電荷陷入結構中增加的一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加的一凈負電荷，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是至少大于由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流約10倍。
34.根據權利要求19所述的非揮發性記憶體，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存一位元。
35.根據權利要求19所述的非揮發性記憶體，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存多重位元。
36.根據權利要求19所述的非揮發性記憶體，其特征在于其中于該第一偏壓配置期間產生的熱電洞不足以干擾該電荷儲存狀態。
37.一種非揮發性記憶體集成電路的制造方法，其特征在于其包括以下步驟提供一半導體基底；提供多數個記憶胞，該些記憶胞呈一串聯配置，且該串聯配置具有一第一端與一第二端，其中每一該些記憶胞包括一基底，位于該半導體基底上，且含有一源極與一汲極；一下介電層，耦接到該基底；一電荷陷入結構，耦接到具有部分對應該源極和該汲極的該下介電層，且每一部分具有一電荷儲存狀態；一上介電層，耦接到該電荷陷入結構；提供一第一傳遞晶體管，耦接到該串聯配置的該第一端；提供一第二傳遞晶體管，耦接到該串聯配置的該第二端；提供一位元線，耦接到該第一傳遞晶體管與該第二傳遞晶體管；提供多數個字符線，耦接到每一該些記憶胞的該上介電層，且每一該些字符線做為一閘極以使該些記憶胞耦接到每一該些字符線；以及提供一邏輯耦接到該些記憶胞，且該邏輯開啟該第一傳遞晶體管和該第二傳遞晶體管其中之一，以使該位元線電性耦接到該些記憶胞中的其中之一的該源極或該汲極，且選定部分對應該源極和該汲極的該電荷陷入結構。
38.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的第一偏壓配置是于該基底與該源極或該汲極的其中之一之間施加一電壓差，且該源極或該汲極的其中之另一是浮置。
39.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的第一偏壓配置是于該閘極和該源極或該汲極其中之一之間產生一第一電壓差，以及于該基底和該源極或該汲極其中之另一之間產生一第二電壓差，其中該第一電壓差與該第二電壓差會對測量造成足夠的價帶-導帶間穿隧電流，且該第一電壓差與該第二電壓差不會改變該電荷儲存狀態。
40.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的第一偏壓配置是于該閘極與該源極或該汲極的其中之一之間產生至少約5V的一第一電壓差，且于該基底與該源極或該汲極的其中之另一之間產生小于約5V的一第二電壓差。
41.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的第一偏壓配置至少使一價帶-導帶間電流組成通過該源極或該汲極的其中之一。
42.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中測量的該電流流經該基底與該源極或該汲極的其中之一。
43.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的基底是位于一半導體基底中的一井區。
44.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
45.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用F-N穿隧在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
46.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道熱電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
47.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用通道啟始第二電子注入電流在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
48.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該基底之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
49.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，藉由利用價帶-導帶間熱電洞穿隧在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，藉由利用于該電荷陷入結構與該閘極之間的電子移動在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態。
50.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約100nA，且由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是約1nA。
51.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中所述的邏輯更包括運用一第二偏壓配置，在該電荷陷入結構中增加一凈正電荷，以調整該電荷儲存狀態；以及運用一第三偏壓配置，在該電荷陷入結構中增加一凈負電荷的，以調整該電荷儲存狀態，其中由該第二偏壓配置和該第三偏壓配置的其中之一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流是至少大于由該第二偏壓配置和該第三偏壓配置的其中之另一所調整的該電荷儲存狀態的該第一偏壓配置測量的該電流約10倍。
52.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存一位元。
53.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中每一部份的該電荷陷入結構的該電荷儲存狀態是儲存多重位元。
54.根據權利要求37所述的非揮發性記憶體集成電路的制造方法，其特征在于其中于該第一偏壓配置期間產生的熱電洞不足以干擾該電荷儲存狀態。
全文摘要
本發明是有關于一種串接的電荷陷入記憶胞的操作裝置與操作方法。該串接的記憶胞具有電荷陷入結構，并利用選擇由字符線所選定的記憶胞部分，對串接的記憶胞進行讀取。記憶胞是藉由打開串接的記憶胞一側上的傳遞晶體管的其中之一所選定。所選定部分的電荷儲存狀態是藉由測量連接所有傳遞晶體管的位元線上的電流所決定。
文檔編號G11C11/34GK1747151SQ200510085428
公開日2006年3月15日 申請日期2005年7月18日 優先權日2004年9月9日
發明者葉致鍇 申請人:旺宏電子股份有限公司