用于低功率系統的半導體存儲器裝置的制作方法

專利名稱：用于低功率系統的半導體存儲器裝置的制作方法
技術領域：
本發明涉及一種半導體存儲器裝置；且更具體而言涉及一種用于在低供應電壓之下減少功耗之半導體存儲器裝置。
背景技術：
一般而言，半導體存儲器裝置被操作于從外部電路輸入之供應電壓或包含于半導體存儲器裝置中之電壓產生器所產生之低內部電壓下。特別地，本領域的技術人員專注于如何在半導體存儲器裝置之操作速度不降低的條件下，使供應給半導體存儲器裝置之供應電壓變低。
第1圖是示出常規半導體存儲器裝置之核心區域的方塊圖。
如所示，該常規半導體存儲器裝置包含行地址解碼器20、列地址解碼器30、單元(cell)區域100以及數據輸入/輸出塊40。
單元區域100包含多個單元陣列，例如110、120、130及140，以及多個感測放大塊，例如150及160。行地址解碼器20接收行地址并解碼該行地址以存取存儲于單元區域100中之數據；且列地址解碼器30接收列地址并解碼該列地址以存取存儲于單元區域100中之數據。數據輸入/輸出塊40用于輸出存儲于單元區域100中之數據或將通過數據墊/插腳而輸入之數據遞送至單元區域100中。
亦即，在讀取操作期間，響應于行地址及列地址所存取的數據被輸出至數據輸入/輸出塊40。否則，在寫入操作下，從外部電路輸入的數據經由數據輸入/輸出塊40存儲在對應于行地址與列地址之單位單元中。
詳言之，包含在單元區域100中的每個單元陣列，例如110，包括多個單位單元，每個都用以存儲數據；且每個感測放大塊，例如150，用以感測并放大從每個單元陣列輸出之數據。
第2圖是描述第1圖中所示的單元區域100之詳細結構的方塊圖。
如所示，第一單元陣列110包含多個位線對，例如BL及/BL，多個單元，例如CELL1、CELL2及CELL3，以及多個字線，例如WL0至WL5。此處，每個單元由一個電容器與一個晶體管構成。例如，第一單元CELL1包含耦合至板線(plate line)PL的第一電容器C0以及具有耦合至第一字線WL0的柵的第一MOS晶體管M0。第一MOS晶體管M0耦合于第一電容器C0與位線BL之間，用于響應于字線WL0將第一電容器C0連接或斷開于位線BL。
此外，分別耦合至第一字線WL0及第二字線WL1且彼此相鄰的第一單元CELL1及第二單元CELL2共同連接于位線BL；而位線BL耦合于包括在感測放大塊150中之感測放大器152a。
為讀取存儲于第一單元CELL1中之數據，第一字線WL0被選擇并激勵；結果，第一MOS晶體管M0然后被導通。存儲于第一電容器C0中之數據被遞送到位線BL中。
接著，感測放大器152a通過使用位線BL與位線杠(bit line bar)/BL之間的電位差來感測及放大所述數據，所述位線BL接收經由第一MOS晶體管M0遞送之數據，而所述位線杠/BL不接收從包括在第一單元陣列110中的任何單元所輸出之數據。
在上述由感測放大器152a執行之感測及放大操作之后，經放大之數據經由本地數據總線對LDB與LDBB輸出至外部電路。此處，在所述感測及放大操作下，感測放大器152a確定位線BL及位線杠/BL之邏輯電平。此外，位線BL及位線杠/BL之每個邏輯電平被傳送至本地數據總線LDB及本地數據總線杠LDBB的每個。
亦即，若第一單元CELL1存儲處于邏輯高電平″1″的數據，即第一電容器C0充電，則在感測及放大操作之后位線BL具有供應電壓VDD的電壓電平，且位線杠/BL具有地GND的電壓電平。否則，即若第一單元CELL1存儲處于邏輯低電平″0″的數據，則在感測及放大操作之后位線BL具有地GND的電壓電平，且位線杠/BL具有供應電壓VDD的電壓電平。
由于存儲在每個單元之每個電容器中之電荷量是小的，在電荷被遞送至位線BL中之后，應在每個原先單元之電容器中恢復電荷。在使用感測放大器之鎖存數據完成該恢復之后，對應于原先單元之字線被去激勵(inactivate)。
在此描述當存儲在第三單元CELL3中之數據被讀取的情形。若第三單元CELL3存儲處于邏輯高電平″1″的數據，亦即第三電容器C2被充電，則在感測及放大操作之后，位線杠/BL具有供應電壓VDD的電壓電平，且位線BL具有地GND的電壓電平。否則，亦即若第三單元CELL3存儲處于邏輯低電平″0″的數據，則在感測及放大操作之后，位線杠/BL具有地GND的電壓電平，且位線BL具有供應電壓VDD的電壓電平。
此外，在寫入操作中，亦即當一輸入數據存儲于單元區域中時，對應于所輸入之行及列地址之字線被激勵，然后，存儲在耦合于該字線的單元中之數據被感測和放大。之后，在感測放大器152a中，經放大之數據被替換為輸入數據。亦即，輸入數據被鎖存于感測放大器152a中。接下來，輸入數據被存儲于對應于所激勵之字線之單元中。若完成了存儲輸入數據于單元中，則對應于所輸入的行與列地址之字線被去激勵。
第3圖是描述第1圖中所示的單元區域100內之每個單元陣列及每個感測放大塊之間的連接的方塊圖。特別地，該常規半導體存儲器裝置具有共享位線感測放大器結構。在此，所述共享位線感測放大器結構指的是兩個相鄰單元陣列耦合至一個感測放大塊。
如所示，有多個單元陣列110、130和180及多個感測放大塊150和170。第一感測放大塊150耦合至第一單元陣列110及第二單元陣列130；而第二感測放大塊170耦合于第二單元陣列130及第三單元陣列180。
若一個單元陣列耦合于一個感測放大塊，則該感測放大塊包含多個感測放大器，每個對應于包括在該單元陣列中之每個位線對。亦即，包含在感測放大塊中之感測放大器數目與包含在單元陣列中之位線數目相同。然而，參照第3圖，由于在共享位線感測放大器結構下，兩個單元陣列保持公用的一個感測放大塊，故感測放大塊具有每個對應于每兩個位線對的感測放大器的數目。就是說，包含在感測放大塊中之感測放大器的數目可以減半。
在用于實施較高度集成電路的共享位線感測放大器結構下，感測放大塊，例如150，進一步包含第一連接塊151以及第二連接塊153。由于感測放大塊被共同耦合于兩個相鄰單元陣列110及130，故應有用于將第一感測放大塊150連接或斷開于兩個相鄰單元陣列110與130之一的控制。第一及第二連接塊151及153每個具有多個開關單位，例如晶體管。第一連接塊151中之多個晶體管，例如MN1至MN4，根據第一連接控制信號BISH1而導通或關斷；且第二連接塊153中的多個晶體管，例如MN5至MN8，根據第二連接控制信號BISL1而導通或關斷。
例如，若第一連接控制信號BISH1被激勵，則包含在第一連接塊151中之全部晶體管導通，即第一單元陣列110耦合至第一感測放大塊150之感測放大器塊152。否則，若第二連接控制信號BISL1被激勵，則包含在第二連接塊153中之全部晶體管導通，即第二單元陣列130耦合至第一感測放大塊150之感測放大器塊152。
同樣，另一個感測放大塊170包含多個感測放大器及兩個連接塊，其響應于其它連接控制信號BISH2及BISL2而受控以便于將感測放大塊170之感測放大器塊連接或斷開于兩個相鄰單元陣列130及180之一。
而且，除了連接塊及感測放大器以外，每個感測放大塊，例如150，進一步包含預充電塊及數據輸出塊。
第4圖是描述第2圖中所示的感測放大塊150之方塊圖。
如所示，感測放大塊150包含感測放大器152a、預充電塊155a、第一及第二均衡塊154a及157a、以及數據輸出塊156a。
感測放大器152a接收電源信號SAP及SAN以便于放大位線BL與位線杠/BL之間的電位差。當感測放大器152a未被激勵時，在由預充電信號BLEQ使能時，預充電塊155a用于將位線對BL及/BL預充電一位線預充電電壓VBLP。響應于預充電信號BLEQ，第一均衡塊154a使位線BL之電壓電平與位線杠/BL之電壓電平相同。類似于第一均衡塊154a，第二均衡塊157a亦被用于使位線BL之電壓電平與位線杠/BL之電壓電平相同。最后，基于從列地址產生之列控制信號YI，數據輸出塊156a輸出由感測放大器152a放大之數據至本地數據總線對LDB及LDBB。
在此，感測放大塊150進一步包含兩個連接塊151a及153a，每個分別依據連接控制信號BISH及BISL將感測放大器152a而連接或斷開于相鄰單元陣列之一。
第5圖是示出所述常規半導體存儲器裝置之操作的波形。以下參照第1圖至第5圖詳述該常規半導體存儲器裝置之操作。
如所示，讀取操作可分為四個步驟預充電步驟、讀取步驟、感測步驟及恢復步驟。同樣，寫入操作很類似于讀取操作。然而，寫入操作包含寫入步驟而非讀取操作中之讀取步驟，并且更詳細地，并非所感測及放大之數據不輸出，而是來自外部電路之輸入數據在感測步驟期間被鎖存于感測放大器中。
以下假設一單元之電容器被充電，即存儲邏輯高數據″1″。此處，符號′SN′指的是在所述單元之電容器中充電的電位電平。另外，感測放大塊中之兩個連接塊之一被激勵而另一個被去激勵。結果，感測放大塊耦合至兩個相鄰單元陣列之一。
在預充電步驟中，位線BL及位線杠/BL由位線預充電電壓VBLP加以預充電。這時所有字線被去激勵。一般而言，位線預充電電壓VBLP是1/2核心電壓，即1/2Vcore＝VBLP。
當預充電信號BLEQ被激勵為邏輯高電平時，第一及第二均衡塊154a及157a亦被使能。因此，位線BL及位線杠/BL被預充電為1/2核心電壓。此處，第一及第二連接塊151a及153a亦被激勵，即包括在第一及第二連接塊151a及153a中之全部晶體管導通。
在讀取步驟中，讀取命令被輸入并加以實施。此處，若第一連接塊151a耦合于第一單元陣列110且第二連接塊153a耦合于第二單元陣列130，則當第一連接塊151a被激勵而第二連接塊153a被去激勵時，感測放大器152a耦合于第一單元陣列110。否則，當第二連接塊153a被激勵而第一連接塊151a被去激勵時，感測放大器152a耦合至第二單元陣列130并斷開于第一單元陣列110。
此外，對應于所輸入地址之字線由供應電壓VDD或高電壓VPP拉激勵，直到恢復步驟為止。
此處，為激勵字線，通常使用高電壓VPP，這是因為要求供應電壓VDD變低且半導體存儲器裝置之操作速度變快。
若字線被激勵，則對應于該字線之單元之MOS晶體管導通；且存儲于所述單元中之電容器內之數據被遞送至位線BL中。
因此，由1/2核心電壓預充電之位線BL被提升一預定電壓電平ΔV。此處，雖然電容器被充電為核心電壓Vcore，但位線BL之電壓電平無法增加至核心電壓Vcore，這是因為電容器之電容Cc小于位線BL之寄生電容(worm capacitance)Cb。
參照第5圖，在讀取步驟中，應理解位線BL之電壓電平被增加預定電壓電平ΔV，且符號′SN′亦減小至該電壓電平。
此時，亦即當數據被遞送至位線BL中時，沒有數據被遞送至位線杠/BL，并且位線杠/BL然后保持1/2核心電壓電平。
接著在感測步驟中，第一電源信號SAP被供以核心電壓Vcore且第二電源信號SAN被供以地GND。然后通過使用第一及第二電源信號SAP及SAN，感測放大器可以放大位線BL與位線杠/BL之間的電壓差，即電位差。此時，位線BL及位線杠/BL之間的相對高側被放大至核心電壓Vcore；而位線BL及位線杠/BL之間的另一側，即相對低側，被放大至地GND。
此處，位線BL之電壓電平高于位線杠/BL之電壓電平。亦即在位線BL及位線杠/BL被放大之后，位線BL被供以核心電壓Vcore且位線杠/BL被供以地GND。
最后，在恢復步驟中，用于將位線BL提升預定電壓電平ΔV的在讀取步驟中從電容器輸出之數據被恢復于原先的電容器中。亦即，該電容器被再充電。在恢復步驟之后，對應于電容器之字線被去激勵。
接著，所述常規半導體存儲器裝置再次執行預充電步驟。亦即，第一及第二電源信號SAP及SAN分別被供以1/2核心電壓Vcore。此外，預充電信號BLEQ被激勵并且輸入至第一及第二均衡塊154a及157a以及預充電塊155a。此時，感測放大器152a通過第一及第二連接塊151a及153a耦合至兩個相鄰單元陣列，例如110與130。
隨著半導體存儲器裝置之設計技術的快速發展，用于操作半導體存儲器裝置的供應電壓之電壓電平變低。然而，雖然供應電壓之電壓電平變低，但要求半導體存儲器裝置之操作速度變快。
為了實現有關半導體存儲器裝置操作速度之要求，半導體存儲器裝置包含一內部電壓產生器，用以產生具有比供應電壓VDD低之電壓電平的核心電壓Vcore，以及具有比核心電壓Vcore高之電壓電平的高電壓VPP。
至目前為止，可通過借助使用克服供應電壓VDD之電壓電平減小的上述方式而無需任何其他特定方法來實施制造半導體存儲器裝置的納米級(nano-scale)技術而實現所要求之操作速度。
例如，盡管供應電壓之電壓電平從大約3.3V降低為大約2.5V或2.5V以下，如果基于從大約500nm至大約100nm來實施納米級技術，則實現所要求之操作速度。這意味著半導體存儲器裝置更為集成化。亦即隨著納米級技術之升級，即發展，包含在半導體存儲器裝置內之所制造的晶體管之功耗被減小，且若供應電壓之電壓電平未減小，則所制造之晶體管的操作速度亦變快。
然而，對于基于100納米以下之納米技術，發展納米技術是很困難的。亦即，存在對半導體存儲器裝置越來越集成化的限制。
此外，供應電壓之所要求的電壓電平變低，例如從大約2.0V至大約1.5V或甚至大約1.0V。因此，僅通過發展納米技術無法達到有關供應電壓之要求。
若輸入于半導體存儲器裝置之供應電壓的電壓電平低于預定電壓電平，則包含在半導體存儲器裝置內之每個晶體管之操作裕度將不足；且結果，所要求之操作速度無法滿足且半導體存儲器裝置之操作可靠性無法保證。
另外，感測放大器需要較多時間來穩定放大位線BL與位線杠/BL之間的電壓差，這是因為晶體管之預定導通電壓，即閾電壓保持在低供應電壓以下。
再者，若在位線對BL及/BL處產生噪聲，則位線BL及位線杠/BL之每個電壓電平在1/2核心電壓Vcore上波動，亦即增加或減小一預定電平。就是說，當供應電壓之電壓電平變低時，小噪聲可嚴重影響半導體存儲器裝置之操作可靠性。
因此，存在對將供應電壓之電壓電平減小在預定電平以下的限制。
此外，隨著半導體存儲器裝置更加集成化，晶體管之尺寸變小，且晶體管之柵與位線之間的距離變得愈來愈近。結果，產生了泄放電流(bleed current)。在此，泄放電流指的是晶體管之柵與位線之間的一種泄漏電流，這是由于晶體管之柵與位線之間的物理距離在一預定值以下。
第6圖是描述半導體存儲器裝置之單位單元以便示出泄放電流之原因的橫截面圖。
如所示，所述單位單元包含基板10、裝置隔離層11、源與漏區12a與12b、柵電極13、位線17、電容器14至16以及絕緣層18與19。在此，符號′A′指的是晶體管之柵電極13與位線17之間的距離。
由于制造半導體存儲器裝置之納米技術的快速發展，晶體管之柵電極13與位線17之間的距離，亦即′A′變短。
在預充電步驟中，位線BL被供以1/2核心電壓，且柵電極13，即字線，被供以地。
若單位單元中之柵電極13及位線17因為在制造過程中發生錯誤而造成電子性短路，則在預充電步驟期間電流連續流動，并且功耗增加。在此情況下，半導體存儲器裝置包括多個附加的單位單元以取代位線與柵電極發生電子性短路之單位單元。此時，以字線基礎用附加單元代替錯誤單元。
否則，若在制造過程中無錯誤發生，亦即在半導體存儲器裝置的任何單元中，位線17與柵電極13未發生電子性短路，則沒有泄放電流。然而，若晶體管之柵電極13與位線17之間的距離，即′A′太短而在制造過程中無任何錯誤，則泄放電流產生并流動。
最近，有關如何在低功率條件下操作半導體存儲器裝置是很重要的。如果上述泄放電流產生，則不應理解具有該泄放電流之半導體存儲器裝置適用于系統，雖然該半導體存儲器裝置可正常操作。
為了減小泄放電流的量，建議在晶體管之柵電極與位線之間添加電阻器。然而，雖然電阻器可以減小小量泄放電流，但這對于減小及防止泄放電流之流動不是有效且基本的。

發明內容
因此，本發明之目的是提供一種半導體裝置，用以在低功耗條件下以快速度操作，并且防止泄放電流產生以由此減小功耗。
根據本發明的一方面，提供了一種包含于半導體存儲器裝置中之設備，用以對位線和位線杠預充電，并感測及放大遞送至該位線和位線杠之一的數據，該設備包括預充電裝置，用以對所述位線和位線杠預充電為地；感測放大裝置，用以通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應電壓之電壓電平；以及輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平。
根據本發明的另一個方面，提供了一種方法，用以在半導體存儲器裝置中對位線和位線杠預充電，并感測及放大遞送至該位線和位線杠之一的數據，該方法包括下列步驟a)將所述位線和位線杠預充電為地；b)通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應電壓之電壓電平；以及c)當感測及放大所述數據時，將所述位線和位線杠之間之較低電壓電平側維持為地。
根據本發明的另一個方面，提供了一種半導體存儲器裝置，包括第一單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；預充電裝置，用以將所述位線和位線杠預充電為地；感測放大裝置，用以通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地的電壓電平，并且所述高電壓具有高于核心電壓的電壓電平；以及輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平。
根據本發明的另一個方面，提供了一種半導體存儲器裝置，其包括第一單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而輸出該數據至位線和位線杠之一；第一預充電塊，其耦合至所述第一單元陣列，用以通過使用所述地來對所述第一單元陣列的位線或位線杠預充電；第二單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而輸出該數據至位線和位線杠之一；第二預充電塊，其耦合至所述第二單元陣列，用以通過使用所述地來對第一單元陣列的位線或位線杠預充電；感測放大塊，用以通過使用一高電壓和一低電壓來感測及放大輸出自第一和第二單元陣列之一的數據；輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平；第一連接控制塊，其位于所述感測放大塊和第一預充電塊之間，用以將所述感測放大塊連接或斷開于所述第一預充電塊；以及第二連接控制塊，其位于所述感測放大塊和第一預充電塊之間，用以將所述感測放大塊連接或斷開于所述第二預充電塊。


根據結合附圖進行的下面優選實施例之描述，本發明之上述及其它目的以及特征將變得顯而易見，在附圖中第1圖為一方塊圖，示出一常規半導體存儲器裝置的核心區域；第2圖為一方塊圖，描述第1圖所示之單元區的詳細結構；第3圖為一方塊圖，描述包含于第1圖所示之單元區域中之每個單元陣列與每個感測放大塊之間的連接關系；第4圖為一方塊圖，描述第2圖所示之感測放大塊150；第5圖為一波形，示出所述常規半導體存儲器裝置之操作；第6圖為一橫截面圖，描述所述半導體存儲器裝置之單位單元，以示出泄放電流的原因；第7圖為一方塊圖，示出根據本發明之實施例之半導體存儲器裝置的核心區域；第8圖為描述第7圖所示之感測放大塊的第一方塊圖；第9到11圖為波形圖，示出第7圖所示之半導體存儲器裝置的操作；第12圖為描述第7圖所示之感測放大塊的第二方塊圖；第13圖為一方塊圖，示出根據本發明之另一個實施例之半導體存儲器裝置的核心區域；第14圖為詳細描述第13圖所示之半導體存儲器裝置核心區域的第一方塊圖；
第15圖為一波形，示出第14圖所示之半導體存儲器裝置之操作；并且第16圖為詳細描述第13圖所示之半導體存儲器裝置核心區域的第二方塊圖。
具體實施例方式
以下將參照附圖來詳述根據本發明在低功率條件下操作的半導體存儲器裝置。
第7圖為一方塊圖，示出根據本發明之實施例之半導體存儲器裝置的核心區域。
如所示，該半導體存儲器裝置包括第一基準單元塊400a、第二基準單元塊400b、第一單元陣列300a、第二單元陣列300b以及感測放大塊200。
在此，每個單元陣列，例如400a，包括多個單位單元，每個用以響應于所輸入之地址和命令存而儲數據，并輸出該數據至位線和位線杠之一；而感測放大塊200用以感測及放大從每個單元陣列所輸出的數據。第一單元陣列300a經由多個位線，例如BLn和BLn+1，耦合至感測放大塊200。第二單元陣列300b經由多個位線杠，例如/BLn和/BLn+1，耦合至感測放大塊200。
詳細來說，包含于第一和第二單元陣列300a和300b中的每個單位單元由一個電容器，例如Cap，以及一個晶體管，例如TC構成。
第一和第二基準單元塊400a和400b用以經由所述多個位線，例如BLn和BLn+1，以及所述多個位線杠，例如/BLn和/BLn+1來供應基準信號至感測放大塊200。
第8圖為描述第7圖所示之感測放大塊200的第一方塊圖。
如所示，感測放大塊200包括預充電塊220a和220b、連接控制塊230a和230b、感測放大器210、數據輸出塊240以及輔助感測放大器260a。在第7圖所示之半導體存儲器裝置中，兩個相鄰單元陣列，即300a和300b耦合至一個感測放大塊200。
如所示，包含于第一單元陣列300a中的單位單元經由位線BL耦合至感測放大器210，而包含于第二單元陣列300b中的單位單元經由位線杠/BL耦合至感測放大器210。在此，存在位于第一單元陣列300a和感測放大器210之間的第一預充電塊220a以及第一連接控制塊230a。同樣，存在位于第二單元陣列300b和感測放大器210之間的第二預充電塊220b以及第二連接控制塊230b。
感測放大器210接收第一功率供應信號SAP和第二功率供應信號SAN，以放大位線BL和位線杠/BL之間的電位差，即電壓差。當感測放大器210被激勵時，高電壓VPP作為第一功率供應信號SAP被輸入，而低電壓VBB作為第二功率供應信號SAN被輸入。若感測放大器210被去激勵，則地GND作為第一和第二功率供應信號SAP和SAN被輸入。
在此，高電壓VPP具有高于自外部電路所輸入之供應電壓VDD的電壓電平；而低電壓VBB具有低于地GND的電壓電平。
在感測放大器210不被激勵時，在由預充電信號BLEQ使能時，第一和第二預充電塊220a和220b用于分別將位線BL和位線杠/BL預充電為地GND。最后，數據輸出塊240根據所輸入之列地址而輸出由感測放大器210放大之數據至本地數據線對，即LDB和LDBB。
換句話說，預充電塊220用以將位線BL和位線杠/BL預充電為地GND；而感測放大塊210通過使用高電壓VPP和低電壓VBB來感測及放大數據。也就是說，高電壓VPP和低電壓VBB分別作為第一功率供應信號SAP和第二功率供應信號SAN被輸入。
此外，感測放大塊210包括第一和第二連接塊230a和230b，每個用以將加載于所述位線或位線杠中的數據遞送至所述感測放大塊中，并防止低電壓VBB被遞送至分別耦合至所述單元陣列的位線和位線杠中。
舉例來說，若響應于所輸入之命令，存儲于第一單元陣列300a中的數據經由位線BL輸出，則第一連接控制塊230a被激勵。結果，所述數據可被遞送至感測放大器210中。接著，為防止所述低電壓被供應至連接至第一單元陣列300a的位線BL，在所述感測放大器感測及放大位線BL和位線杠/BL之間的電壓差時，第一連接控制塊230a被去激勵。同樣，若響應于所輸入之命令，存儲于第二單元陣列300b中的數據經由位線杠/BL輸出，則第二連接控制塊230b被激勵。結果，所述數據可被遞送至感測放大器210中。之后，為防止所述低電壓被供應至連接至第二單元陣列300a的位線杠/BL，在所述感測放大器感測及放大位線BL和位線杠/BL之間的電壓差時，第二連接控制塊230b被去激勵。
換句話說，當感測放大器210執行感測放大操作時，耦合感測放大器之位線SA BL和耦合感測放大器之位線杠SA/BL之一被降低至所述低電壓電平。在此，耦合感測放大器之位線SA BL為連接在第一連接控制塊230a和感測放大器210之間的位線，而耦合感測放大器之位線杠SA/BL為連接在第二連接控制塊230b和感測放大器210之間的位線杠。在假設耦合感測放大器之位線杠SA/BL被降低至所述低電壓電平的情況下，位線杠/BL不應被降低至該低電壓電平。為此，第二連接控制塊203b防止低電壓VBB被供應至位線杠/BL，以由此將位線杠/BL停留在地電壓電平。
此外，輔助感測放大器260a耦合至位線BL和位線杠/BL，以在感測放大器210執行感測放大操作時將位線BL和位線杠/BL之一穩定地停留在地電壓電平。換言之，由于第一和第二連接控制塊230a和230b無法穩定地將位線BL和位線杠/BL維持為地電壓電平，故提供輔助感測放大器260a。
再者，在根據本發明之半導體存儲器裝置中，當第二單元陣列300b經由位線杠/BL將數據輸出至感測放大器210時，第一基準單元塊400a供應基準信號至位線BL。同樣，當第一單元陣列300a經由位線BL將數據輸出至感測放大器210時，第二基準單元塊400b供應所述基準信號至位線杠/BL。
第一和第二預充電塊220a和220b的每個包括晶體管，用以響應于預充電信號BLEQ而供應地GND至位線BL和位線杠/BL來作為預充電電壓。當執行預充電操作時，即預充電信號BLEQ被激勵時，第一和第二連接控制塊230a和230b亦響應于控制信號BI而被激勵。
感測放大塊210包括第一和第二PMOS晶體管TS1和TS2以及第一和第二NMOS晶體管TS3和TS4。
第一PMOS晶體管TS1具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收第一功率供應信號SAP，且所述漏耦合至位線BL。而第二PMOS晶體管TS2具有柵、漏和源，所述柵耦合至位線/BL，所述源用以接收第一功率供應信號SAP，且所述漏耦合至位線杠/BL。
第一NMOS晶體管TS3具有柵、漏以及源，所述柵耦合至位線杠/BL，所述源用以接收第二功率供應信號SAN，且所述漏耦合至位線BL；而第二NMOS晶體管TS4具有柵、漏以及源，所述柵耦合至位線BL，所述源用以接收第二功率供應信號SAN，且所述漏耦合至位線杠/BL。
在由感測放大器210放大之后，所述數據經由數據輸出塊240傳送至本地數據線LDB和本地數據線杠LDBB。
數據輸出塊240用以將由感測放大塊210放大的數據遞送至本地數據線LDB和本地數據線杠LDBB中，或經由本地數據線LDB和本地數據線杠LDBB將所輸入之數據遞送至感測放大塊210中。
詳細來說，數據輸出塊240包括第一和第二MOS晶體管TO1和TO2。第一MOS晶體管TO1耦合在位線BL和本地數據線LDB之間，用以響應于根據所輸入之列地址的列控制信號YI將感測放大器210所放大之數據遞送至本地數據線LDB中，或經由本地數據線LDB將所輸入之數據遞送至感測放大塊210中。此外，第二MOS晶體管TO2耦合在位線杠/BL和本地數據線杠LDBB之間，用以響應于列控制信號YI將由感測放大器210放大之數據遞送至本地數據線杠LDBB中，或經由本地數據線杠LDBB將所輸入之數據遞送至感測放大塊210中。
輔助感測放大器260a包括第三MOS晶體管TB1，其一端連接至位線BL，而其另一端連接至地GND；以及第二MOS晶體管TB2，其一端連接至位線杠/BL，而其另一端連接至地GND。在此，第三MOS晶體管TB1的柵耦合至第四MOS晶體管TB2的一端，而第四MOS晶體管TB2的柵耦合至第三MOS晶體管TB1的一端。
第9至11圖為波形圖，示出第7圖所示之半導體存儲器裝置的操作。
參照第7至11圖，以下將描述根據本發明之半導體存儲器裝置的操作。
如上所述，讀取操作可被分為四個步驟預充電步驟t0、讀取步驟t1、感測步驟t2和t3、以及恢復步驟t4。同樣，寫入操作與讀取操作很相似。然而，寫入操作包括寫入步驟而非讀取操作中的讀取步驟，且更詳細來說，在感測步驟期間，不是不輸出經感測及放大之數據，而是將來自外部電路的所輸入之數據鎖存于感測放大器中。另外，所述感測步驟包括第一感測步驟t2和第二感測步驟t3。數據輸出塊240在第二感測步驟t3期間被激勵，這是因為在第一感測步驟t2期間，經放大之數據不穩定。
在下文中，假設耦合至位線BL之第一單元陣列300a中所包含之單元的電容器被充電，亦即存儲高邏輯數據″1″。
特別地，根據本發明之半導體存儲器裝置中的位線BL和位線杠/BL被預充電為地GND。此外，參照第7圖，該半導體存儲器裝置具有一開式(open)位線結構。
在預充電步驟t0，位線BL和位線杠/BL被預充電為地GND，而非通常為1/2核心電壓的位線預充電電壓VBLP，即1/2Vcore＝VBLP。此時，所有字線被去激勵。換句話說，若在預充電步驟t0期間，激勵為邏輯高電平的預充電信號BLEQ被保持，則位線BL和位線杠/BL被預充電為地GND。
在讀取步驟t1，讀取命令被輸入并執行，然后對應于所輸入之地址的字線WL由供應電壓VDD或高電壓VPP激勵，直到恢復步驟為止。
在此，為了激勵字線，通常使用高電壓VPP，這是因為要求供應電壓VDD變低而半導體存儲器裝置的操作速度變快。
若字線WL被激勵，則對應于該字線之單元的MOS晶體管被導通；并且存儲在包含于第一單元陣列300a中之單元之電容器中的數據被遞送至位線BL中。此時，輸入至預充電塊220的預充電信號BLEQ被去激勵。
同時，當第一單元陣列300a輸出所存儲之數據至位線BL時，響應于第二基準控制信號REF SEL2，耦合至位線杠/BL的第二基準單元塊400b輸出基準信號至位線杠/BL，該基準信號具有存儲于所述單元之電容器中之數據的1/2電壓電平。
否則，當第二單元陣列300b輸出所存儲之數據至位線杠/BL時，響應于第一基準控制信號REF SEL1，耦合至位線BL的第一基準單元塊400a輸出基準信號至位線BL中，該基準信號具有存儲在包含于第二單元陣列300b中之單元的電容器中之數據的1/2電壓電平。
參照第9圖，在讀取步驟中，應理解位線BL和位線杠/BL之每個電壓電平被增加每個預定電壓電平，例如大約兩倍的電壓電平。
接著，在感測步驟的感測步驟t2和t3中，第一功率供應信號SAP被供以高電壓VPP，而第二功率供應信號SAN被供以低電壓VBB。
在第一感測步驟t2中，感測放大器210可通過使用第一和第二功率供應信號SAP和SAN來放大位線BL和位線杠/BL之間的電壓差，即電位差。此時，位線BL和位線杠/BL之間之相對高側被放大至高電壓VPP；而位線BL和位線杠/BL之間之另一側，即相對低側被放大至地GND。之后，經放大之電壓差被鎖存于感測放大器210中。特別地，該感測放大器放大電壓差可以比常規感測放大器快，這是因為使用高電壓VPP及低電壓VBB而非供應電壓VDD及地GND。
此處，位線BL之電壓電平高于位線杠/BL之電壓電平。亦即，在位線BL及位線杠/BL經過放大后，位線BL保持高電壓VPP之電壓電平。然而，即使位線杠/BL可暫時放大至低電壓VBB，位線杠/BL仍保持地GND之電壓電平，這是因為第二連接塊230b被去激勵，即關斷。就是說，由于位線杠/BL預充電為具有比低電壓VBB高之電壓電平的地GND，感測放大器210中之位線杠/BL不被放大至低電壓VBB。結果，第一單元陣列300a中之位線BL之電壓電平可保持為地GND。
在此，所述第一和該第二連接控制塊用以防止低電壓VBB被遞送至第二單元陣列300b中的位線杠/BL中。
此外，由于第二單元陣列300b中的位線BL所產生之寄生電容相對較大，流經包括在第二連接塊230b中之晶體管之電流量是小的。因此，在感測步驟t2及t3以及恢復步驟t4期間，第二單元陣列300b中之位線杠/BL之電壓電平保持為地GND。
同樣，在位線BL放大至低電壓VBB的情況中，第一連接塊230a被去激勵，以防止低電壓VBB遞送到第一單元陣列300a中之位線BL中。
若低電壓VBB遞送至第一或第二單元陣列300a或300b中之位線BL或位線杠/BL中，則從第一或第二單元陣列300a或300b感測的數據被破壞，亦即加載于位線BL或位線杠/BL中的電荷被放電。因此，防止的是低電壓VBB經由第一或第二連接塊230a或230b傳送至第一或第二單元陣列300a或300b。
亦即，低電壓VBB被用以增加感測放大器210之操作速度但被禁止傳送至第一及第二單元陣列300a及300b。
在此，如上所述，提供輔助感測放大器260a以穩定地將位線BL或位線杠/BL維持為地電壓電平。
換言之，在感測步驟期間，輔助感測放大器260a檢測位線BL和位線杠/BL之間的電壓差，然后控制位線BL和位線杠/BL中具有低于另一個之電壓電平的一個，以停留在地電壓電平。
在耦合感測放大器之位線杠SA/BL被放大至低電壓VBB的情況中，第二單元陣列300b中的位線杠/BL變成地電壓電平。此時，為了穩定地將位線杠/BL維持為地電壓電平，若位線杠/BL的電壓電平低于地GND，則輔助感測放大器260a增加位線杠/BL的電壓電平，或者若位線杠/BL的電壓電平高于地GND，則輔助感測放大器260a降低位線杠/BL的電壓電平。
如上所述，第三和第四MOS晶體管TB1和TB2之每一端耦合至地GND，以供應地GND至位線BL和位線杠/BL之一。
第10圖為一波形圖，示出當所述半導體存儲器裝置執行讀取操作時，輔助感測放大器260a之上述操作。如所示，位線杠/BL由輔助感測放大器260a迅速改變為地GND，并穩定地維持為地GND。
第11圖為另一個波形圖，示出當所述半導體存儲器裝置執行寫入操作時，輔助感測放大器260a之上述操作。如所示，位線BL由輔助感測放大器260a迅速改變為地GND，并穩定地維持為地GND。
具體而言，在第11圖中示出根據輸入以被寫入之數據的邏輯電平，耦合感測放大器之位線SA BL被放大至高電壓電平，而耦合感測放大器之位線杠SA/BL被放大至低電壓電平，然后位線BL被放大至低電壓電平，而位線杠/BL被放大至高電壓電平。此時，如所示，位線BL由輔助感測放大器260a改變至地GND，并穩定地維持為地GND。
在第一感測步驟t2之后的第二感測步驟t3期間，感測放大器210連續接收第一及第二電源信號SAP及SAN，而后，位線BL之電壓電平被穩定為高電壓VPP。另外，根據所輸入列地址之I/O控制信號Yi被激勵為邏輯高電平。響應于所激勵之I/O控制信號Yi，數據輸出塊240將加載于位線BL及位線杠/BL之每個電壓電平，即數據遞送至本地數據線LDB以及本地數據線杠LDBB中。
此處，當任何數據不被遞送時，本地數據線LDB及本地數據線杠LDBB以1/2核心電壓Vcore來預充電。然后，當數據遞送至本地數據線LDB及本地數據線杠LDBB中時，本地數據線杠LDBB之電壓電平暫時減小至地GND，這是因為位線杠之電壓電平是地GND。
最后，在恢復步驟t4，用以將位線BL提升預定電壓電平的在讀取步驟期間從電容器輸出之數據被恢復于原先的電容器中。亦即，所述電容器被再充電。在恢復步驟t4之后，對應于所述電容器之字線WL被去激勵。
在恢復步驟之后，地GND被供應給感測放大器210作為第一及第二電源信號SAP及SAN。
在常規半導體存儲器裝置中，因為當任何數據經由本地數據線LDB及本地數據線杠LDBB傳送時，本地數據線LDB及本地數據線杠LDBB被預充電為供應電壓VDD或1/2供應電壓1/2VDD，故由感測放大器210放大至地GND之位線杠/BL之電壓電平由數據輸出塊240增加至一預定電平。
因此，為了將位線杠/BL之預定電平恢復至地GND，常規半導體存儲器裝置具有足夠的時間用于恢復步驟。否則，在恢復步驟，錯誤數據可被恢復于第一或第二單元陣列300a或300b之原先單元中。舉例而言，當原先數據為″0″時，恢復數據可變為″1″。因此，在常規半導體存儲器裝置中，花費足夠的時間，即相對長之時間來執行恢復步驟t4。
然而，在本發明中，感測放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低之電壓電平。因此，由于該低電壓VBB，若供應電壓VDD或半供應電壓，即1/2VDD，被供應給感測放大器210中之位線杠/BL，則位線杠/BL之電壓電平幾乎不增加。
因此，在根據本發明之半導體存儲器裝置中，恢復步驟t4之時段可予以減小。
接著，半導體存儲器裝置再次執行預充電步驟t5。另外，預充電信號BLEQ被激勵并輸入至預充電塊220。此時，感測放大器210耦合至兩個相鄰單元陣列，即300a及300b。結果，位線BL和位線杠/BL被預充電為地GND。
以下假設耦合于位線BL之第一單元陣列300a中所包括之單元之電容器被充電，亦即存儲邏輯低數據″0″。
同樣，在預充電步驟t0，位線BL與位線杠/BL被預充電為地GND。
在讀取步驟t1，讀取命令被輸入并加以執行，然后對應于所輸入地址之字線WL由供應電壓VDD或高電壓VPP激勵，直到恢復步驟為止。
若字線WL被激勵，則對應于該字線之單元之MOS晶體管導通；且包括在第一單元陣列300a中的單元之電容器中所存儲之數據被遞送至位線BL中。此時，輸入到預充電塊220之預充電信號BLEQ被去激勵。然而，由于所述數據是邏輯低電平″0″，故位線BL之電壓電平不改變，亦即維持為地GND。
同時，當第一單元陣列300a輸出所存儲之數據至位線BL時，響應于第二基準控制信號REF_SEL2，耦合于位線杠/BL之第二基準單元塊400b輸出基準信號至位線杠/BL，該基準信號具有存儲于所述單元之電容器中之數據的1/2電壓電平。
接下來，在所述感測步驟之第一感測步驟t2，第一電源信號SAP被供以高電壓VPP，且第二電源信號SAN被供以低電壓VBB。然后，感測放大器210可通過使用第一及第二電源信號SAP及SAN，即高電壓VPP及低電壓VBB，來放大位線BL與位線杠/BL之間的電壓差，即電位差。此時，位線BL與位線杠/BL之間之相對高側被放大至高電壓VPP；而位線BL與位線杠/BL之間的另一側，即相對低側，被放大至地GND。
此處，第一及第二連接塊用以防止低電壓VBB遞送至第一單元陣列300a中之位線BL中。結果，位線BL可保持電壓電平為地GND，這是因為第一連接控制塊230a被去激勵，即關斷。
由于用以感測及放大邏輯低數據，即″0″之其它步驟與邏輯高數據，即″1″的相同，對這些步驟的描述將予以省略。
繼續描述根據本發明之半導體存儲器裝置之寫入操作。寫入操作接收來自外部電路之寫入命令、地址及數據。接著，所述數據被輸入到本地數據線LDB及本地數據線杠LDBB。在感測步驟中，感測放大器210之經感測及放大的數據不被輸出，而是來自外部電路的所輸入數據被鎖存于感測放大器210中。此處，感測步驟亦包含使用高電壓VPP及低電壓VBB以增加感測放大器210之操作速度之第一及第二感測步驟t2及t3。接著，在第二感測步驟t3，響應于列控制信號YI，所輸入的數據經由數據輸出塊240傳送并且鎖存于感測放大器210中。
接下來在恢復步驟t4，在感測步驟期間被鎖存于感測放大器210中之數據被存儲在對應于所輸入地址的電容器中。
如上所述，在讀取操作及寫入操作中，位線BL及位線杠/BL被預充電為地GND，且感測放大器210使用高電壓VPP及低電壓VBB來感測并放大存儲于單元中之數據，或鎖存本地數據線及本地數據線對之所輸入的數據。
結果，即由于感測放大器210被供以高電壓VPP，根據本發明之半導體存儲器裝置之操作速度被增加，即被改善。另外，提升位線BL或位線杠/BL之電壓電平至預定電壓電平可能是困難的，這是因為位線BL及位線杠/BL被預充電為地GND；然而，感測放大器210可通過使用高電壓VPP及低電壓VBB來有效地放大電壓電平。
根據如上述之地電平預充電操作，可預期有關依照本發明之半導體存儲器裝置之優點。
首先，所述感測放大器的操作裕度被大大改善。
若位線和位線杠被預充電為1/2核心電壓，則所述感測放大器放大該位線和位線杠之每個電壓電平至地或核心電壓。舉例來說，若核心電壓約為1.5V，則該感測放大器將約0.75V，亦即1/2核心電壓，放大至約0V或約1.5V。此處，核心電壓的電壓電平與從外部電路輸入至半導體存儲器裝置的供應電壓的電壓電平成比例。
若核心電壓約為5V，將約2.5V增加至約5V或降低至0V并不是困難的操作。然而，若核心電壓約為1.5V或低于1.5V，則響應于噪聲或干擾，難以穩定地操作感測放大器。換句話說，當位線和位線杠被預充電為約0.75V時，若在數據被加載至該位線和位線杠之一后，在半導體存儲器裝置中出現噪聲，則感測放大器無法感測該位線和位線杠之間的電壓差。因此，在由感測放大器放大后，所述位線和位線杠之每個電壓電平可被翻轉。
然而，在本發明中，位線和位線杠被預充電為地。因此，雖然核心電壓約為1.5V，感測放大器仍可通過使用電壓差來將該位線和位線杠之每個電壓電平放大至核心電壓Vcore或地，這是因為減小了噪聲的缺點。換言之，在根據本發明之半導體存儲器裝置中，在低核心電壓的情況下，亦即當輸入至半導體存儲器裝置的供應電壓低時，感測放大器可穩定地感測及放大數據。
再者，在根據本發明之半導體存儲器裝置中，防止了產生于字線，亦即每個單元中的晶體管的柵，與位線之間的泄放電流。當位線與位線杠預充電為地且字線被去激勵時，任何電流無法流動，這是因為在位線和位線杠之一與被去激勵之字線之間沒有電壓差。因此，半導體存儲器裝置之功耗可以減小。
第三，在根據本發明之半導體存儲器裝置中，操作速度得以改善，這是因為雖然供應電壓之電壓電平變低，但感測放大器通過使用高電壓VPP及低電壓VBB來操作。
第四，根據本發明之半導體存儲器裝置可減小恢復步驟t4之時段。在常規半導體存儲器裝置中，由于當任何數據經由本地數據線LDB與本地數據線杠LDBB傳送時，本地數據線LDB及本地數據線杠LDBB被預充電為供應電壓VDD或1/2供應電壓1/2VDD，故由感測放大器210放大至地GND的位線杠/BL之電壓電平由供應電壓VDD或1/2供應電壓1/2VDD增加至預定電平。然而，在本發明中，感測放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低的電壓電平。因此，由于該低電壓VBB，若供應電壓VDD或半供應電壓，即1/2VDD，被供應給感測放大器210中之位線杠/BL，則該位線杠/BL之電壓電平幾乎不增加。
最后，根據本發明，由于如上所述，輔助感測放大器260a將位線BL或位線杠/BL維持為地GND，故未選擇之單元的數據可受到保護。
第12圖為描述第7圖所示之感測放大塊200的第二方塊圖。
與第8圖所示之放大塊200相比，輔助感測放大器260b被不同地配置。亦即，輔助感測放大器260b包括第五MOS晶體管TB3，其一端連接至地，而其另一端連接至位線BL；以及第六MOS晶體管TB4，其一端連接至地GND，而其另一端連接至位線杠/BL。此處，第五MOS晶體管TB3的柵連接至耦合感測放大器之位線杠SA_/BL，而第六MOS晶體管TB4的柵連接至耦合感測放大器之位線SA_BL。輔助感測放大器260b之操作與第8圖所示之輔助感測放大器260a的操作相同。
第13圖為一方塊圖，示出根據本發明另一個實施例之半導體存儲器裝置的核心區域。
如所示，該半導體存儲器裝置包括第一基準單元塊400c、第二基準單元塊400d、第一單元陣列300c、第二單元陣列300d以及一感測放大塊200’。
在此，每個單元陣列，例如400c，包括多個單位單元，每個用以存儲數據并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；并且感測放大塊200’用以感測及放大輸出自每個單元陣列的數據。第一單元陣列300c經由多個位線對，例如BLn和/BLn，耦合至感測放大塊200’。第二單元陣列300d經由多個位線對耦合至感測放大塊200’。
第一和第二基準單元塊400c和400d用以經由所述多個位線對，例如BLn和/BL來供應基準信號至感測放大塊200’。
與第7圖中所示之半導體存儲器裝置相比，第13圖中所示之半導體存儲器裝置的每個單元陣列經由所述多個位線對耦合至感測放大塊200’。此外，兩個相鄰單位單元之間的位置及連接不同。換言之，參照第7圖，兩個相鄰之單位單元共同耦合至一個字線。然而，如第10圖所示，兩個相鄰之單位單元共同耦合至一個板線PL，而非一個字線。
第14圖為詳細描述第13圖所示之半導體存儲器裝置核心區域的第一方塊圖。
如所示，感測放大塊200’包括預充電塊220’、感測放大器210’、數據輸出塊240’以及輔助感測放大塊260’。在第13圖中所示之半導體存儲器裝置中，兩個相鄰之單元陣列，即300c和300d，耦合至一個感測放大塊200’。
此外，感測放大塊200’包括第一連接控制塊250a’和第二連接控制塊250b’，用以經由位線BL和位線杠/BL將兩個相鄰之單元陣列，即300c和300d之一和兩個基準單元陣列，即400c和400d之一連接或斷開于感測放大器210’。此處，第一和第二功率供應器510和520與第8圖所示相同。
同時，輔助感測放大塊260’包括第一輔助感測放大器260c’和第二輔助感測放大器260d’，用以在執行感測放大操作時，將位線BL和位線杠/BL之間之較低電壓電平側維持為地GND。
第一輔助感測放大器260c’包括第三NMOS晶體管TB5，其一端耦合至地GND，而其另一端耦合至位線BL；以及第四NMOS晶體管TB6，其一端耦合至地GND，而其另一端耦合至位線杠/BL。此處，第三NMOS晶體管TB5的柵耦合至位線杠/BL，而第四NMOS晶體管TB6的柵耦合至位線BL。
如所示，若包含在第一單元陣列300c中的單位單元經由位線BL耦合至感測放大器210’，亦即存儲于第一單元陣列300c中的數據被輸出至感測放大器210’，則第一基準單元塊400c經由位線杠/BL輸出基準信號至感測放大器210’。否則，若包含在第二單元陣列300d中的單位單元經由位線杠/BL耦合至感測放大器210’，則第二基準單元塊400d經由位線BL輸出基準信號至感測放大器210’。
換句話說，在根據本發明之半導體存儲器裝置中，當第一單元陣列300c經由位線BL和位線杠/BL之一輸出數據至感測放大器210’時，第一基準單元塊400c供應基準信號至位線BL和位線杠/BL的另一個。此時，在讀取步驟t1期間，響應于第一連接控制信號BISH，第一連接控制塊250a’被激勵，即所有晶體管，例如TBH1被導通。另外，在讀取步驟t1之后的感測步驟t2和t3期間，第一連接控制塊250a’被去激勵，以防止數據被破壞。此外，第一輔助感測放大器260c’穩定地將位線BL和位線杠/BL之一維持為地GND。
同樣，當第二單元陣列300d經由位線BL和位線杠/BL輸出數據至感測放大器210時，第二基準單元塊400d供應基準信號至位線BL和位線杠/BL的另一個。此時，在讀取步驟t1期間，響應于第二連接控制信號BISL，第二連接控制塊250b’被激勵，亦即所有晶體管，例如TBL1被導通。
感測放大器210’接收高電壓VPP來作為第一功率供應信號SAP并接收地GND來作為第二功率供應信號SAN，用于放大位線BL與位線杠/BL之間的電位差。當感測放大器210’不被激勵時，在由預充電信號BLEQ使能時，預充電塊220’用于將位線BL和位線杠/BL預充電為地GND。
最后，數據輸出塊240’根據所輸入之列地址來將感測放大器210’所放大之數據輸出至本地數據線對，亦即LDB和LDBB。
在此，預充電塊220’用以將位線BL和位線杠/BL預充電為地GND；而感測放大塊210’通過使用高電壓VPP和低電壓VBB來感測及放大數據，所述高電壓VPP具有高于功率供應電壓VDD的電壓電平，并且所述低電壓VBB具有低于地GND的電壓電平。換言之，高電壓VPP和低電壓VBB分別作為第一和第二功率供應信號SAP和SAN被輸入。
預充電塊220’包括第一和第二晶體管TP1’和TP2’。第一晶體管TP1’接收預充電信號BLEQ，并響應于該預充電信號BLEQ而將地GND供應至位線BL以作為預充電電壓。此外，第二晶體管TP2’用以接收預充電信號BLEQ，并響應于該預充電信號BLEQ而將地GND供應至位線杠/BL以作為預充電電壓。
感測放大塊210’包括第一和第二PMOS晶體管TS1’和TS2’以及第一和第二NMOS晶體管TS3’和TS4’。
第一PMOS晶體管TS1’具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收核心電壓Vcore和高電壓VPP之一作為功率供應信號SAP，而所述漏耦合至位線BL。并且第二PMOS晶體管TS2’具有柵、漏和源，所述柵耦合至位線/BL，所述源用以接收核心電壓Vcore和高電壓VPP之一作為功率供應信號SAP，而所述漏耦合至位線杠/BL。
第一NMOS晶體管TS3’具有柵、漏和源，所述柵耦合至位線杠/BL，所述源用以接收地GND，而所述漏耦合至位線BL；并且第二NMOS晶體管TS4’具有柵、漏和源，所述柵耦合至位線BL，所述源用以接收地GND，而所述漏耦合至位線杠/BL。
數據在由感測放大器210’放大后經由數據輸出塊240’傳送至本地數據線LDB和本地數據線杠LDBB。
數據輸出塊240’用以將感測放大塊210’所放大的數據遞送至本地數據線LDB和本地數據線杠LDBB中，或經由本地數據線LDB和本地數據線杠LDBB將所輸入之數據遞送至感測放大塊210’中。
詳細來說，數據輸出塊240’包括第一和第二MOS晶體管TO1’和TO2’。第一MOS晶體管TO1’耦合在位線BL和數據線LDB之間，用以將加載于位線BL中并由感測放大器210’放大之數據遞送至本地數據線LDB中。此外，第二MOS晶體管TO2’耦合在位線杠/BL和本地數據線杠LDBB之間，用以將加載于位線杠/BL中并由感測放大器210’放大之數據遞送至本地數據線杠LDBB中。
第15圖為一波形圖，示出第14圖所示之半導體存儲器裝置之操作。
如所示，該半導體存儲器裝置之操作很類似于上述第9圖所示之操作。然而，由于該半導體存儲器裝置具有一折迭結構(folded structure)，故存在第一和第二連接控制信號BISH和BISL，以將第一和第二單元陣列，即300c和300d之一連接或斷開于感測放大器210’。
參照第15圖，在讀取步驟t1、感測步驟t2和t3以及恢復步驟t4期間，第一連接信號BISH被激勵，而第二連接信號BISL被去激勵。換句話說，這意味著第一單元陣列300c和第一基準單元塊400c耦合至感測放大器210’，而第二單元陣列300d和第二基準單元塊400d未耦合至感測放大器210’。
否則，若第一連接信號BISH被去激勵，而第二連接信號BISL被激勵，則第二單元陣列300d和第二基準單元塊400d耦合至感測放大器210’。
同時，輔助感測放大塊260’用以穩定地將位線BL和位線杠/BL之一維持為地GND。
第16圖為詳細描述第13圖所示之半導體存儲器裝置核心區域的第二方塊圖。
與第14圖中所示之核心區域相比，包含第一輔助感測放大器260e和第二輔助感測放大器的輔助感測放大塊260’被不同地連接于該核心區域中。
換言之，第一輔助感測放大器260e’包括第五NMOS晶體管TB9，其一端耦合至地GND，而其另一端耦合至位線BL；以及第六NMOS晶體管TB10，其一端耦合至地GND，而其另一端耦合至位線杠/BL。在此，第五NMOS晶體管TB9的柵耦合至耦合感測放大器之位線杠SA_/BL，而第六NMOS晶體管TB10的柵耦合至耦合感測放大器之位線SA_BL。
同樣，第二輔助感測放大器260f’包括第七NMOS晶體管TB11，其一端耦合至地GND，而其另一端耦合至位線BL；以及第八NMOS晶體管TB12，其一端耦合至地GND，而其另一端耦合至位線杠/BL。在此，第七NMOS晶體管TB11的柵耦合至耦合感測放大器之位線杠SA_/BL，而第八NMOS晶體管TB12的柵耦合至耦合感測放大器之位線SA_BL。
第一和第二輔助感測放大器260e’和260f’之操作與第14圖所示之第一和第二輔助感測放大器260c’和260d’的操作相同。
在本發明中，半導體存儲器裝置在低功率條件下，例如1.5V以下，以快速度被操作并防止了泄放電流產生以由此減小功耗。
另外，與位線及位線杠被預充電為1/2核心電壓的情形相比，感測放大器的操作裕度可被大大改善，即穩定地操作于噪聲下。
在根據本發明之半導體存儲器裝置中，泄放電流被消除，這是因為位線和位線杠之一與被去激勵的字線之間沒有電壓差。因此，半導體存儲器裝置可減少功耗及電流消耗。
此外，感測放大器之操作速度變快，這是因為雖然供應電壓之電壓電平變低，但感測放大器通過使用具有比核心電壓Vcore高的電壓電平的高電壓VPP來操作。
另外，根據本發明之半導體存儲器裝置可減小恢復步驟之時段。結果，在根據本發明之半導體存儲器裝置中，響應于所輸入的命令，例如讀取或寫入命令的操作周期可變短。在常規半導體存儲器裝置中，由于當任何數據經由本地數據線LDB及本地數據線杠LDBB傳送時，本地數據線LDB與本地數據線杠LDBB被預充電為供應電壓VDD或1/2供應電壓1/2VDD，故由感測放大器210放大至地GND的位線杠/BL之電壓電平由供應電壓VDD或1/2供應電壓1/2VDD增加至預定電平。然而，在本發明中，感測放大器210中之位線杠/BL被放大至低電壓VBB，其具有比地GND低的電壓電平。因此，由于該低電壓VBB，若供應電壓VDD或半供應電壓，即1/2VDD，被供應給感測放大器210中之位線杠/BL，則該位線杠/BL之電壓電平幾乎不增加。
本申請包含有關2004年10月30日向韓國專利局所提交之韓國專利申請第2004-87651號的主題，其全部內容在此引入作為參考。
雖然已針對特定實施例描述了本發明，但是對本領域的技術人員將顯而易見的是，可在被限定于以下權利要求的本發明之精神及范圍內進行各種改變及修改。
主要符號說明10基板11裝置隔離層12a 源區12b 漏區13柵電極14-16 電容器17位線18，19絕緣層20行地址譯碼器30列地址譯碼器40數據輸入/輸出塊100 單元區域110 第一單元陣列130 第二單元陣列150 第一感測放大塊170 第二感測放大塊180 第三單元陣列151 第一連接塊152 感測放大器塊153 第二連接塊200a 第一感測放大塊200b 第二感測放大塊210 感測放大器220 預充電塊230 子感測放大器240 數據輸出塊
250a 第一連接塊250b 第二連接塊300a 第一單元陣列300b 第二單元陣列400a 第一基準單元塊400b 第二基準單元塊400c 第三基準單元塊400d 第四基準單元塊510 第一功率供應器520 第二功率供應器BL位線/BL 位線杠BLn 第一位線BLn+1 第二位線/BLn 第一位線杠/BLn+1第二位線杠Cap 電容器LDB 本地數據線LDBB 本地數據線杠M0第一MOS晶體管PL板線SA_BL 感測放大位線SA_/BL感測放大位線杠TC1 晶體管TO1 第一MOS晶體管TO2 第二MOS晶體管TS1 第一PMOS晶體管
TS2 第二PMOS晶體管TS3，TSB1第一NMOS晶體管TS4，TSB2第二NMOS晶體管WLn，WL0 字線。
權利要求
1.一種包含于半導體存儲器裝置中之設備，用以對位線和位線杠預充電，并感測及放大遞送至該位線和位線杠之一的數據，包含預充電裝置，用以將所述位線和位線杠預充電為地；感測放大裝置，用以通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地的電壓電平，并且所述高電壓具有高于供應電壓的電壓電平；以及輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平。
2.如權利要求第1項之設備，其中當所述數據由所述感測放大裝置感測及放大時，所述輔助感測放大裝置將所述位線和位線杠之間之較低電壓側增加或降低至地。
3.如權利要求第2項之設備，其中所述輔助感測放大裝置包括第一開關，其耦合至地和所述位線，用以將地連接至該位線；以及第二開關，其耦合至地和所述位線杠，用以將地連接至該位線杠。
4.如權利要求第3項之設備，其中所述第一開關為第一MOS晶體管，其一端耦合至地，而所述第二開關為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
5.如權利要求第4項之設備，其中所述供應電壓和地于所述半導體存儲器裝置之外輸入。
6.如權利要求第5項之設備，進一步包含內部電壓產生器，用以接收所述供應電壓和地，以由此產生所述低電壓和高電壓。
7.如權利要求第6項之設備，進一步包含第一電壓供應塊，用以響應于第一功率控制信號和第二功率控制信號來供應所述低電壓和地之一至所述感測放大裝置；以及第二電壓供應塊，用以響應于第三功率控制信號和所述第二功率控制信號來供應所述高電壓和地之一至所述感測放大裝置。
8.如權利要求第7項之設備，其中所述第一電壓供應塊包括第三MOS晶體管，用以響應于所述第一功率控制信號來將所述高電壓輸出至所述感測放大裝置；以及第四MOS晶體管，用以響應于所述第二功率控制信號來將所述地輸出至所述感測放大裝置。
9.如權利要求第8項之設備，其中所述第二電壓供應塊包括第五MOS晶體管，用以響應于所述第三功率控制信號來將所述低電壓輸出至所述感測放大裝置；以及第六MOS晶體管，用以響應于所述第二功率控制信號來將所述地輸出至所述感測放大裝置。
10.如權利要求第1項之設備，進一步包含至少一個單元陣列，用以響應于所輸入之地址和命令來將所存儲之數據輸出至所述位線和位線杠之一；以及至少一個基準單元陣列，用以將基準信號輸出至所述位線和位線杠的另一個。
11.如權利要求第10項之設備，其中一個單元陣列經由多個位線分別耦合至所述感測放大裝置，而另一個單元陣列經由多個位線杠耦合至所述感測放大裝置。
12.如權利要求第10項之設備，其中一個單元陣列經由多個位線和多個位線杠耦合至所述感測放大裝置，而另一個單元陣列不被耦合至所述感測放大裝置。
13.如權利要求第10項之設備，進一步包含位于所述預充電裝置和所述感測放大裝置之間的第一連接塊，用以將加載于所述位線或位線杠中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至分別耦合于所述單元陣列的位線和位線杠中。
14.如權利要求第13項之設備，其中所述預充電裝置包括第一MOS晶體管，用以接收預充電信號，并響應于該預充電信號而將所述地供應至所述位線以作為預充電電壓；以及第二MOS晶體管，用以接收所述預充電信號，并響應于該預充電信號而將所述地供應至所述位線杠以作為預充電電壓。
15.如權利要求第14項之設備，其中所述第一連接塊包括第一晶體管，用以響應于位線控制信號而將加載于所述位線中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至該位線中；以及第二晶體管，用以響應于所述位線控制信號而將加載于所述位線杠中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至該位線杠中。
16.如權利要求第15項之設備，其中所述感測放大裝置包括第一PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線；第二PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線杠；第一NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收地，且所述漏耦合至所述位線；以及第二NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收地，且所述漏耦合至所述位線杠。
17.如權利要求第1項之設備，進一步包含數據輸出裝置，用以將由感測放大裝置放大之數據遞送至數據線和數據線杠中，或經由該數據線和數據線杠將所輸入之數據遞送至該感測放大裝置中。
18.如權利要求第17項之設備，其中所述數據輸出裝置包括第一MOS晶體管，其耦合在所述位線和數據線之間，用以將加載于該位線中的數據遞送至該數據線中；以及第二MOS晶體管，其耦合在所述位線杠和數據線杠之間，用以將加載于該位線杠中的數據遞送至該數據線杠中。
19.一種用以在半導體存儲器裝置中對位線和位線杠預充電，并感測及放大遞送至該位線和位線杠之一的數據的方法，包含下列步驟a)將所述位線和位線杠預充電為地；b)通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應電壓之電壓電平；以及c)當所述數據被感測及放大時，將所述位線和位線杠之間之較低電壓電平側維持為地。
20.如權利要求第19項之方法，進一步包含步驟d)接收所述供應電壓與地，以由此產生所述低電壓和高電壓。
21.如權利要求第20項之方法，進一步包含下列步驟e)響應于所輸入之地址和命令來輸出所存儲之數據至所述位線和位線杠之一；以及f)輸出基準信號至所述位線和位線杠的另一個。
22.如權利要求第21項之方法，其中步驟b)包括下列步驟b1)響應于第一功率控制信號和第二功率控制信號，將所述低電壓和地之一供應至所述感測放大裝置；以及b2)響應于第三功率控制信號和所述第二功率控制信號，將所述高電壓和地之一供應至所述感測放大裝置。
23.如權利要求第22項之方法，進一步包含步驟g)將由所述感測放大裝置放大之數據遞送至數據線和數據線杠中，或經由該數據線和數據線杠將所輸入之數據遞送至所述感測放大裝置中。
24.一種半導體存儲器裝置，包含第一單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；預充電裝置，用以將所述位線和位線杠預充電為地；感測放大裝置，用以通過使用一低電壓和一高電壓來感測及放大所述數據，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于核心電壓之電壓電平；以及輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平。
25.如權利要求第24項之半導體存儲器裝置，其中當所述數據由所述感測放大裝置感測及放大時，所述輔助感測放大裝置將所述位線和位線杠之間之較低電壓側增加或降低至地。
26.如權利要求第25項之半導體存儲器裝置，其中所述輔助感測放大裝置包括第一開關，其耦合至地和所述位線，用以將地連接至該位線；以及第二開關，其耦合至地和所述位線杠，用以將地連接至該位線杠。
27.如權利要求第26項之半導體存儲器裝置，其中所述第一開關為第一MOS晶體管，其一端耦合至地，而所述第二開關為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
28.如權利要求第27項之半導體存儲器裝置，其中所述供應電壓和地于該半導體存儲器裝置之外輸入。
29.如權利要求第28項之半導體存儲器裝置，進一步包含內部電壓產生器，用以接收供應電壓和地，以由此產生所述低電壓和高電壓。
30.如權利要求第29項之半導體存儲器裝置，進一步包含第一電壓供應塊，用以響應于第一功率控制信號和第二功率控制信號而將所述低電壓和地之一供應至所述感測放大裝置；以及第二電壓供應塊，用以響應于第三功率控制信號和所述第二功率控制信號而將所述高電壓和地之一供應至所述感測放大裝置。
31.如權利要求第30項之半導體存儲器裝置，其中所述第一電壓供應塊包括第三MOS晶體管，用以響應于所述第一功率控制信號而輸出所述高電壓至所述感測放大裝置；以及第四MOS晶體管，用以響應于所述第二功率控制信號而輸出所述地至所述感測放大裝置。
32.如權利要求第31項之半導體存儲器裝置，其中所述第二電壓供應塊包括第五MOS晶體管，用以響應于所述第三功率控制信號而輸出所述低電壓至所述感測放大裝置；以及第六MOS晶體管，用以響應于所述第二功率控制信號而輸出所述地至所述感測放大裝置。
33.如權利要求第25項之半導體存儲器裝置，進一步包含基準單元陣列，用以輸出基準信號至所述位線和位線杠的另一個。
34.如權利要求第33項之半導體存儲器裝置，其中一個單元陣列經由多個位線分別耦合至所述感測放大裝置，而另一個單元陣列經由多個位線杠耦合至該感測放大裝置。
35.如權利要求第33項之半導體存儲器裝置，其中一個單元陣列經由多個位線和多個位線杠耦合至所述感測放大裝置，而另一個單元陣列不耦合至該感測放大裝置。
36.如權利要求第33項之半導體存儲器裝置，進一步包含位于所述預充電裝置和感測放大裝置之間的連接控制塊，用以將加載于所述位線或位線杠中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至分別耦合至所述單元陣列的位線和位線杠中。
37.如權利要求第36項之半導體存儲器裝置，其中所述預充電裝置包括第一MOS晶體管，用以接收預充電信號，并響應于該預充電信號而將所述地供應至所述位線，以作為預充電電壓；以及第二MOS晶體管，用以接收所述預充電信號，并響應于該預充電信號而將所述地供應至該位線杠，以作為預充電電壓。
38.如權利要求第37項之半導體存儲器裝置，其中所述連接控制塊包括第一晶體管，用以響應于位線控制信號而將加載于所述位線中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至該位線中；以及第二晶體管，用以響應于所述位線控制信號而將加載于所述位線杠中的數據遞送至所述感測放大裝置中，并防止所述低電壓被遞送至該位線杠中。
39.如權利要求第38項之半導體存儲器裝置，其中所述感測放大裝置包括第一PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線；第二PMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收核心電壓與高電壓之一，且所述漏耦合至所述位線杠；第一NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線杠，所述源用于接收地，且所述漏耦合至所述位線；以及第二NMOS晶體管，其具有柵、漏與源，所述柵耦合至所述位線，所述源用于接收地，且所述漏耦合至所述位線杠。
40.如權利要求第25項之半導體存儲器裝置，進一步包含數據輸出裝置，用以將由所述感測放大裝置放大之數據遞送至數據線和數據線杠中，或經由該數據線和數據線杠將所輸入之數據遞送至該感測放大裝置中。
41.如權利要求第40項之半導體存儲器裝置，其中所述數據輸出裝置包括第一MOS晶體管，其耦合在所述位線和所述數據線之間，用以將加載于該位線中的數據遞送至該數據線中；以及第二MOS晶體管，其耦合在所述位線杠和所述數據線杠之間，用以將加載于該位線杠中的數據遞送至該數據線杠。
42.如權利要求第25項之半導體存儲器裝置，進一步包含第二單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；第一陣列選擇塊，用以響應于第一連接信號而將所述第一單元陣列連接或斷開于所述感測放大裝置；以及第二陣列選擇塊，用以響應于第二連接信號而將該第二單元陣列連接或斷開于所述感測放大裝置。
43.如權利要求第42項之半導體存儲器裝置，其中在預充電操作期間，基于所輸入之地址和命令的第一和第二陣列選擇信號被激勵。
44.一種用以操作半導體存儲器裝置之方法，包含下列步驟a)存儲數據于第一單元陣列中，并響應于所輸入之地址和命令而輸出該數據至位線和位線杠之一；b)將所述位線和位線杠預充電為地；c)通過使用一核心電壓和一高電壓來感測及放大所述數據，所述核心電壓用以操作所述半導體存儲器裝置，并且所述高電壓具有高于所述核心電壓之電壓電平；以及d)當所述數據被感測及放大時，將所述位線和位線杠之間之較低電壓電平側維持為地。
45.如權利要求第44項之方法，進一步包含步驟e)接收輸入至所述半導體存儲器裝置的供應電壓，以由此產生所述核心電壓和高電壓。
46.如權利要求第44項之方法，進一步包含步驟f)將從基準單元所輸出之基準信號輸出至所述位線和位線杠的另一個。
47.如權利要求第46項之方法，進一步包含步驟g)將分別加載于所述位線和位線杠中之數據或基準信號遞送至所述感測放大裝置中，并防止所述低電壓被遞送至分別耦合至所述單元陣列的位線和位線杠中。
48.如權利要求第47項之方法，其中步驟b)包括下列步驟b1)響應于第一功率控制信號和第二功率控制信號，將所述低電壓和地之一供應至所述感測放大裝置；以及b2)響應于第三功率控制信號和所述第二功率控制信號，將所述高電壓和地之一供應至所述感測放大裝置。
49.如權利要求第48項之方法，其中步驟d)包括下列步驟d1)當所述位線和位線杠之間之較低電壓側低于地時，將該較低電壓側的電壓電平增加至地；以及d2)當所述位線和位線杠之間之較低電壓側高于地時，將該較低電壓側的電壓電平降低至地。
50.如權利要求第44項之方法，進一步包含步驟h)將由所述感測放大裝置放大之數據遞送至數據線和數據線杠中，或經由該數據線和數據線杠將所輸入之數據遞送至該感測放大裝置中。
51.如權利要求第44項之方法，進一步包含下列步驟i)響應于第一連接信號，將所述第一單元陣列連接或斷開于所述感測放大裝置；以及j)響應于第二連接信號，將所述第二單元陣列連接或斷開于所述感測放大裝置。
52.如權利要求第44項之方法，進一步包含步驟k)將數據恢復于原先的單元陣列中，并響應于所輸入之地址和命令，將該數據輸出至位線和位線杠之一，或經由數據線和數據線杠將所輸入之數據存儲于單元陣列中。
53.如權利要求第52項之方法，其中在預充電操作期間，基于所輸入之地址和命令的第一和第二連接信號被激勵。
54.一種半導體存儲器裝置，包含第一單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；第一預充電塊，其耦合至所述第一單元陣列，用以通過使用地來對該第一單元陣列之位線或位線杠預充電；第二單元陣列，其具有多個單位單元，每個用以存儲數據，并響應于所輸入之地址和命令而將該數據輸出至位線和位線杠之一；第二預充電塊，其耦合至所述第二單元陣列，用以通過使用地來對所述第一單元陣列之位線或位線杠預充電；感測放大塊，用以通過使用一高電壓和一低電壓來感測及放大輸出自所述第一和該二單元陣列之一的數據；輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平；第一連接控制塊，其位于所述感測放大塊和第一預充電塊之間，用以將所述感測放大塊連接或斷開于所述第一預充電塊；以及第二連接控制塊，其位于所述感測放大塊和第一預充電塊之間，用以將所述感測放大塊連接或斷開于所述第二預充電塊。
55.如權利要求第54項之設備，其中當所述數據由所述感測放大裝置感測及放大時，所述輔助感測放大裝置將所述位線和位線杠之間之較低電壓側增加或降低至地。
56.如權利要求第55項之設備，其中所述輔助感測放大裝置包括第一開關，其耦合至地和所述位線，用以將地連接至該位線；以及第二開關，其耦合至地和所述位線杠，用以將地連接至該位線杠。
57.如權利要求第56項之設備，其中所述第一開關為第一MOS晶體管，其一端耦合至地，而所述第二開關為第二MOS晶體管，其一端耦合至地，其中所述第一MOS晶體管之柵和所述第二MOS晶體管之另一端共同耦合至所述位線杠，而所述第二MOS晶體管之柵和所述第一MOS晶體管之另一端共同耦合至所述位線。
58.如權利要求第57項之半導體存儲器裝置，其中所述低電壓低于地，而所述高電壓高于自外部電路所輸入之供應電壓。
59.如權利要求第58項之半導體存儲器裝置，進一步包含第一基準單元塊，用以在所述第一單元陣列輸出數據時，輸出第一基準信號至所述感測放大塊；以及第二基準單元塊，用以在所述第二單元陣列輸出數據時，輸出第二基準信號至所述感測放大塊。
60.如權利要求第58項之半導體存儲器裝置，進一步包含第一基準單元塊，用以在所述第二單元陣列輸出數據時，輸出第一基準信號至所述感測放大塊；以及第二基準單元塊，用以在所述第一單元陣列輸出數據時，輸出第二基準信號至所述感測放大塊。
全文摘要
一種包含于半導體存儲器裝置中之設備，用以對位線和位線杠預充電，并感測及放大遞送至該位線和位線杠之一的數據，所述設備包括預充電裝置，用以將所述位線和位線杠預充電為地；感測放大裝置，用以通過使用一低電壓和一高電壓來感測并放大所述數據，所述低電壓具有低于地之電壓電平，并且所述高電壓具有高于供應電壓之電壓電平；以及輔助感測放大裝置，其耦合至所述位線和位線杠，用以控制該位線和位線杠的每個電壓電平。
文檔編號G11C7/00GK1776821SQ200510085350
公開日2006年5月24日 申請日期2005年7月22日 優先權日2004年10月30日
發明者姜熙福, 安進弘 申請人:海力士半導體有限公司