存儲器裝置及其制造方法

專利名稱：存儲器裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種存儲器裝置，特別是有關(guān)于一種具有受屏蔽存取線路(shielded access lines)的存儲器裝置。
背景技術(shù)：
晶片上特征物的實際大小稱為特征尺寸(feature size)或線寬?？s減晶片的特征尺寸可以于晶片上制造更多的元件，也可以于每一晶圓上制造更多的元件，因而降低了每一晶圓或每一晶片的生產(chǎn)成本。增加一晶片上的元件數(shù)目也可增進晶片的效能，這是因為可以使用更多元件來達成所需求的功能。
靜態(tài)隨機存取存儲器(static random access memory，SRAM)元件即為一種需要縮減特征尺寸以降低生產(chǎn)成本的元件。SRAM為一種只要電源供應(yīng)不中斷，便能于其中保留住所儲存的數(shù)據(jù)位元的隨機存取存儲器。與動態(tài)隨機存取存儲器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性的刷新(refresh)。SRAM的數(shù)據(jù)存取速度也較DRAM為快。因此SRAM經(jīng)常被用來作計算機的快取存儲器(cache memory)，或作為視頻卡中數(shù)字至模擬信號轉(zhuǎn)換器的部份隨機存取存儲器。
然而，SRAM較其他種類的存儲器昂貴。因而SRAM的設(shè)計者與生產(chǎn)者一直不斷地嘗試降低SRAM元件的生產(chǎn)成本。其中一種降低成本的方法便為上述的縮減特征尺寸。例如修改SRAM晶片上特征物的電路布局(layout)以增加每一晶片上SRAM存儲單元的元件密度(packing density)也可降低生產(chǎn)成本。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種存儲器裝置，以解決現(xiàn)有技術(shù)存在的問題。于一實施型態(tài)中，該存儲器裝置包括多個晶體管，各晶體管包括(1)多個摻雜區(qū)其中一區(qū)的一部份，而該摻雜區(qū)形成于基材中；以及(2)多個第一導體其中一導體的一部份，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，而該多個第一導體包括于第一金屬層中。該存儲器裝置尚包括第二金屬層，其包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線。該存儲器裝置還包括第三金屬層，其包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線。該存儲器裝置還包括第四金屬層，其包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。于一實施型態(tài)中，所有位元線均為第三金屬層所包括，而所有字元線均為第四金屬層所包括。如此的裝置可為SRAM存儲單元，例如包括八個晶體管的SRAM存儲單元，該SRAM存儲單元可能為SRAM陣列中的多個SRAM存儲單元其中之一，其中該SRAM陣列經(jīng)由部分該多個位元線與部分該多個字元線直接或間接連接至多個列多工器(column multiplexer)與多個行地址解碼器(rowaddress decoder)。
本發(fā)明所述的存儲器裝置，部份該位元線是設(shè)計用來屏蔽部份該多個第一導體以及部份該多個第二導體。
本發(fā)明所述的存儲器裝置，部份該多個晶體管形成一存儲單元，該存儲單元大致為長方形，其中該多個位元線大致垂直于該存儲單元的較長軸線。
本發(fā)明所述的存儲器裝置，該多個位元線大致彼此相互平行。
本發(fā)明所述的存儲器裝置，部份該多個字元線是設(shè)計用來屏蔽部份該多個第一導體與該多個第二導體。
本發(fā)明所述的存儲器裝置，部份該多個字元線是設(shè)計用來屏蔽部份該多個位元線。
本發(fā)明所述的存儲器裝置，部份該多個晶體管形成一存儲單元，該存儲單元大致為長方形，其中多個字元線皆大致平行于該存儲單元的較長軸線。
本發(fā)明所述的存儲器裝置，該多個位元線大致垂直于該存儲單元的該較長軸線。
本發(fā)明所述的存儲器裝置，該多個字元線皆大致相互平行。
本發(fā)明所述的存儲器裝置，部分該多個晶體管形成一存儲單元，而該多個第一導體皆能互相配對成對稱的鏡像，該多個第二導體也皆能互相配對成對稱的鏡像。
本發(fā)明所述的存儲器裝置，部分該多個晶體管形成一存儲單元；該多個摻雜區(qū)于該存儲單元的范圍內(nèi)皆大致為彼此相對稱；該多個第一導體于該存儲單元的范圍內(nèi)皆大致為彼此相對稱；該多個第二導體于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
本發(fā)明所述的存儲器裝置，該多個位元線于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
本發(fā)明所述的存儲器裝置，該多個字元線于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
本發(fā)明所述的存儲器裝置，該多個晶體管包括8個靜態(tài)隨機存取存儲器晶體管，該晶體管經(jīng)內(nèi)連線連接后形成一靜態(tài)隨機存取存儲器存儲單元。
本發(fā)明所述的存儲器裝置，該多個晶體管包括第一與第二拉升晶體管；第一與第二拉降晶體管；以及第一、第二、第三與第四通路柵晶體管。
本發(fā)明所述的存儲器裝置，該第一與第二拉升晶體管的源極直接或間接耦接至電壓源；該第一拉升晶體管的漏極直接或間接耦接至該第一與第二通路柵晶體管的源極、該第一拉降晶體管的源極、該第二拉升晶體管的柵極、以及該第二拉降晶體管的柵極；該第二拉升晶體管的漏極直接或間接耦接至該第三與第四通路柵晶體管的源極、該第二拉降晶體管的源極、該第一拉升晶體管的柵極、以及該第一拉降晶體管的柵極；該第一與第二拉降晶體管的漏極直接或間接耦接至一較該電壓源為低的電壓；該第一通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第一位元線；該第二通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第二位元線；該第三通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第三位元線；該第四通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第四位元線；該第一與第三通路柵晶體管的柵極直接或間接耦接至該多個字元線中的第一字元線；以及該第二與第四通路柵晶體管的柵極直接或間接耦接至該多個字元線中的第二字元線。
本發(fā)明所述的存儲器裝置，該第一與第二拉升晶體管為P型金屬氧化物半導體晶體管，而該第一與第二拉降晶體管與第一、第二、第三、第四通路柵晶體管為N型金屬氧化物半導體晶體管。
本發(fā)明所述的存儲器裝置，部分該多個晶體管形成靜態(tài)隨機存取存儲器陣列中的多個靜態(tài)隨機存取存儲器存儲單元其中之一，其中該靜態(tài)隨機存取存儲器陣列經(jīng)由部分該多個位元線與部分該多個字元線直接或間接連接至多個列多工器與多個行地址解碼器。
本發(fā)明還提供一種存儲器裝置的制造方法。于一實施型態(tài)中，該存儲器裝置的制造方法包括首先于基材中形成多個摻雜區(qū)；以及形成第一金屬層，其包括多個第一導體，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上；因而形成多個晶體管，該多個晶體管皆包括該多個摻雜區(qū)其中一部分以及該多個第一導體其中一部分。接著形成第二金屬層，該第二金屬層包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線。接著形成第三金屬層，該第三金屬層包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線。最后形成第四金屬層，該第四金屬層包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。
本發(fā)明所述的存儲器裝置的制造方法，部分該多個晶體管形成一存儲單元；于該存儲單元的范圍內(nèi)該多個摻雜區(qū)皆大致相對稱；于該存儲單元的范圍內(nèi)該多個第一導體皆大致相對稱；于該存儲單元的范圍內(nèi)該多個第二導體皆大致相對稱；于該存儲單元的范圍內(nèi)該多個位元線皆大致相對稱；于該存儲單元的范圍內(nèi)該多個字元線皆大致相對稱。


圖1為根據(jù)本發(fā)明實施例的存儲器裝置于制造過程中的部分電路布局圖；圖2為第1圖中的存儲器裝置于下一制造階段的電路布局圖；圖3為第2圖中的存儲器裝置于下一制造階段的電路布局圖；圖4為第3圖中的存儲器裝置于下一制造階段的電路布局圖；圖5為根據(jù)本發(fā)明實施例的存儲器裝置的部分電路圖；
圖6為根據(jù)本發(fā)明實施例的存儲器裝置的部分電路圖。
具體實施例方式
下述將提出許多實施例或范例以達成本發(fā)明于各式實施情形下的不同功能。為了簡化本發(fā)明，下述將描述組件或配置的特定范例。這些范例僅用以舉例說明，而并非對本發(fā)明的限定。此外，本發(fā)明將于各式范例中重復述及數(shù)字與字母；這是為了說明并簡化范例，而該數(shù)字與字母并非用來表示各式實施例或其組態(tài)之間的關(guān)系。另外下述會述及某甲特征物形成于某乙特征物之上的情形，這可包括該甲特征物與該乙特征物直接接觸的實施情況，也可包括有其他特征物生成并穿插于該甲特征物與該乙特征物之間，以致于該甲特征物與該乙特征物不直接接觸的實施情況。
參考圖1，此處所示為根據(jù)本發(fā)明實施例的存儲器裝置100的部份電路布局圖。存儲器裝置100可為一SRAM存儲單元或一SRAM元件。然而，本發(fā)明也可應(yīng)用于其他的存儲單元或元件，包括其他形式的存儲器。此外，雖然本發(fā)明于此揭示的實施例中以雙端口(dual-port)且含八個晶體管的存儲單元以進行說明，本發(fā)明也可應(yīng)用于單端口(single-port)的存儲單元、含六個或其他數(shù)目的晶體管的存儲單元、作為射頻(radiofrequency)應(yīng)用的存儲器、及其他應(yīng)用領(lǐng)域。
存儲器裝置100包括一基材105、N型摻雜區(qū)110a與110b、P型摻雜區(qū)115a～115d。存儲器裝置100可包括一至數(shù)個SRAM存儲單元，而圖1中的存儲單元120為其中之一。各SRAM存儲單元120皆包括柵電極140a～140d。
基材105可包括硅、砷化鎵、氮化鎵、張力硅晶(strainedsilicon)、硅鍺(silicon-germanium)、碳化硅、碳化物、鉆石、或其他材質(zhì)。于一實施型態(tài)下，基材105包括一絕緣層上覆硅(silicon on insulator，SOI)基材，例如藍寶石硅(siliconon sapphire)基材、應(yīng)變絕緣鍺(silicon germanium oninsulator)、或其他包括于絕緣層上外延半導體層的基材?；?05也可包括一空氣隙(air gap)以作為形成于其上的微電子元件的絕緣層。例如空氣隙上覆硅(silicon on nothing，SON)結(jié)構(gòu)，其基材包含一由空氣或其他絕緣體所組成的絕緣薄層或空隙。于此實施型態(tài)中，基材105包括一位于硅鍺層上的硅覆蓋層(cap layer)，其中全部或部份的該硅鍺層被去除以生成一空氣隙，因此剩下該硅覆蓋層以供后續(xù)形成的微電子元件作為絕緣元件主動區(qū)。
N型摻雜區(qū)110a與110b可借由透過圖案化后的光刻膠對基材105進行高能離子注入而形成。用來形成N型摻雜區(qū)110a與110b的N型摻質(zhì)包括磷、砷、P31、銻、或其他材質(zhì)。當摻質(zhì)注入完畢，可接著實施后續(xù)的擴散、回火、電活化(electricalactivation)等制程。P型摻雜區(qū)115a～115d也可經(jīng)類似方式形成，只是要依據(jù)N型摻質(zhì)與P型摻質(zhì)的原子質(zhì)量的不同而降低離子注入的能量。P型摻質(zhì)可包括硼、氟化硼、銦、及其他材質(zhì)。如同N型摻雜區(qū)110a與110b的形成方式，P型摻雜區(qū)115a～115d的形成也可包括一至數(shù)個擴散、回火、以及電活化制程。
此外，圖1的實施例中所述之外的摻雜方式仍可運用于本發(fā)明的范疇。舉例來說，N型摻雜區(qū)110a與110b可為或包含一P阱(p-doped well)，而P型摻雜區(qū)115a～115d皆可為或包含一N阱(n-doped well)。同樣地，摻雜區(qū)110a、110b、115a～115d的摻質(zhì)可為相似的種類，但其摻質(zhì)濃度則可不同。雖然未于圖中繪出，摻雜區(qū)110a、110b、115a～115d全部可被一較深的N阱或P阱所包圍。摻雜區(qū)110a、110b、115a～115d本身也可包括超過一個的摻雜區(qū)。
于一實施型態(tài)中，摻雜區(qū)110、115a、115b用硼作為P型摻質(zhì)，并且用硼化氘復合物作為N型摻質(zhì)。硼化氘復合物可將摻雜了硼的鉆石層經(jīng)等離子體處理(plasma treatment)后與氘離子結(jié)合而形成。同樣地，此處的氘可更換為氚、氫、或其他含氫原子的氣體。摻雜區(qū)的摻質(zhì)濃度可由直流電源或基材105的射頻偏壓(radio frequency bias)來控制。上述制程也可用以形成基材105中的低摻雜的源極或漏極區(qū)域。
柵電極140a～140d可包括一至數(shù)個經(jīng)過圖案化或選擇性沉積的多晶硅、鎢、鈦、鉭、TiN、TaN、鉿、鉬、金屬硅化物、二氧化硅、氮化二氧化硅(nitrided SiO2)、SiOxNy、WSix、釩、鈮、MoSix、銅、鋁、碳納米管(carbon nanotube)、高介電材質(zhì)(high-k dielectric)、上述的合金、或其他材質(zhì)所組成的層次。用以形成柵電極140a～140d的制程包括壓印微影(imprint lithography)、浸入微影(immersionphotolithography)、無掩膜微影(masklessphotolithography)、化學氣相沉積(CVD)、等離子輔助化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition，ALD)、或其他制程。該制程環(huán)境可包括經(jīng)由等離子激化的氫與碳蒸氣等反應(yīng)氣體。反應(yīng)氣體(process gas)可包括CH4、C2H6、C3H8、或其他含碳氣體。
柵電極140a～140d可包括種晶層(seed layer)，其包括鎳、鉻、鉬、釩、鎢或其他材質(zhì)，經(jīng)由等離子輔助化學氣相沉積(PECVD)、常壓化學氣相沉積(APCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他制程技術(shù)而形成。柵電極140a～140d可形成于一至數(shù)個柵極介電層之上。這些柵極介電層可包括SiO2、SiON、HfO、Ta2O5、Al2O3、氮化氧化層(nitrided oxide)、化學氣相沉積氧化層、熱氧化層、含氮介電材質(zhì)、高介電材質(zhì)、或其他材質(zhì)，并經(jīng)由化學氣相沉積(CVD)、等離子輔助化學氣相沉積(PE CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他制程而形成。
如圖1所示，柵電極140a延伸于摻雜區(qū)110a與115b之上，而柵電極140b延伸于摻雜區(qū)115a與115b之上，柵電極140c延伸于摻雜區(qū)115c與115d之上，而柵電極140d延伸于摻雜區(qū)110b與115c之上。此外，一至數(shù)個柵電極140a～140d可為共用的柵電極，該共用柵電極延伸于超過一個摻雜區(qū)110a、110b、115a～115d之上以支援一個以上的晶體管。無論柵電極140a～140d是否作為共用柵電極，其皆可延伸越過某一特定存儲單元120的格界。另外，如本實施情形中所繪，柵電極140a～140d也可包含更多部份，例如后續(xù)形成的接觸窗(contact)或介層窗(via)的接觸焊墊。數(shù)個柵電極140a～140d的外型或面積大小也可大致相似。例如柵電極140a與140d的外型與面積便大致相似。
各SRAM存儲單元120的格線(于圖中以虛線表示)的長寬比(aspect ratio)約大于2.0，而于部份實施型態(tài)中約大于3.2。長寬比為存儲單元120的較長的主要維度(primarydimension)(所繪實施例中將其標為“L”)與較短的主要維度(所繪實施例中將其標為“W”)的比例。舉例來說，SRAM存儲單元120的長度L范圍約由0.32μm至12μm，而其寬度W的范圍約由0.08μm至2μm；其長寬比的范圍約由4至6。于另一實施型態(tài)中，SRAM存儲單元120的長度L范圍約由12nm至120nm，而其寬度W的范圍約由4nm至20nm。存儲單元120的長寬比的范圍約由3至6，且隨存儲單元的不同而異。于另一實施型態(tài)中，一個、數(shù)個、或全部存儲單元120的長寬比均大于3.5。
各存儲單元120的格界的寬度W約可為某常數(shù)的5倍。前述常數(shù)為一至數(shù)個柵電極140a～140d的最小寬度。此最小寬度可為柵電極140a～140d中最窄的柵電極的寬度，也可為柵電極140a～140d其中之一柵電極的最窄側(cè)的寬度。此最小寬度也可為制造柵電極140a～140d所可能達到的最窄寬度。于一實施型態(tài)中，該最小寬度約為0.2μm。此時，不同特征物之間的最小間隔可為0.2μm，或者柵電極140a～140d中的最小柵電極寬度約為0.2μm。后續(xù)形成的特征物也有與其相似的寬度或間隔。此為存儲器裝置100的設(shè)計準則。
存儲單元120內(nèi)的數(shù)個柵電極140a～140d或摻雜區(qū)110a、110b、115a～115d、或其他特征物的排列方向大致相對稱。舉例來說，于圖1中的存儲單元120內(nèi)，柵電極140a與140d大致相對稱，而柵電極140b與140c大致相對稱，摻雜區(qū)110a與110b大致相對稱，摻雜區(qū)115a與115d大致相對稱，摻雜區(qū)115b與115c大致相對稱。此外，相鄰接的存儲單元120可相互為對稱的鏡像。
參考圖2，此處所示為圖1中根據(jù)本發(fā)明實施例的存儲器裝置100于下一制造階段的電路布局圖，其中包含第一金屬層形成于前此形成的各式特征物的上方。該金屬層可包括一至數(shù)層的鋁、金、銅、銀、鎢、鈦、氮化鈦、上述的合金、或其他材質(zhì)。該金屬層可經(jīng)由壓印微影、浸入微影、無掩膜微影、化學氣相沉積、等離子輔助化學氣相沉積、物理氣相沉積、原子層沉積、或其他制程而形成。該金屬層也可經(jīng)由選擇性沉積，或于地毯式沉積后經(jīng)圖案化制程而形成。于一實施型態(tài)中，該金屬層乃經(jīng)由一至數(shù)個上述關(guān)于形成柵電極140a～140d的制程而形成，因而包括一至數(shù)種上述組成柵電極140a～140d的相關(guān)材質(zhì)。
該第一金屬層可包括導體210a～210l。該導體的其中數(shù)個可能彎曲了數(shù)次，例如導體210a與210b。然而導體210a～210l中其他的導體可能大致呈直線狀，例如導體210c與210d。舉例來說，導體210a于圖中彎曲成四段。因此，導體210a～210l中至少曾彎曲一次的導體可作為下方兩個以上的錯位(misaligned)特征物的內(nèi)連線。導體210a～210l中的數(shù)個導體或其他第一金屬層所包含的特征物的形狀或面積大致相類似。舉例來說，于本實施型態(tài)中，導體210a～210l的形狀與面積大致相類似。第一金屬層所包含的特征物也有一同于存儲器裝置100設(shè)計準則的最小寬度的限制，該最小寬度與前述的最小寬度相同。
數(shù)個由第一金屬層所包括的導體210a～210l或其他特征物也可于存儲單元120的內(nèi)大致相對稱。舉例來說，于圖2所示的存儲單元120中，導體210a與210b大致相對稱，而導體210c與210h、導體210d與210i、導體210e與210j、導體210f與210k、導體210g與210l各組皆大致相對稱。
存儲器裝置100還包括接觸窗(contact)或介層窗(via)(無論介層窗或接觸窗，本文于下述皆僅以接觸窗為名)270延伸介于該第一金屬層的各式組件與其下的特征物之間。雖然此等接觸窗270于圖2中被繪為覆蓋在導體210a～210l之上，事實上該接觸窗270可能位于導體210a～210l之下，也即介于導體210a～210l與基材105之間。此項法則也可同樣運用于后述段落中，往后不再贅述。即，雖然接觸窗(包括該接觸窗270及其他接觸窗)被繪為覆蓋在其于該圖中所連接的金屬特征物之上，事實上其中數(shù)個接處窗可能自其所連接的金屬特征物向下面的基材105的方向上延伸，即使該接觸窗并不與基材105接觸亦然。
該接觸窗270可經(jīng)由與用來形成金屬層相類似的制程而形成，并且接觸窗可先于金屬層而形成。然而，于一實施型態(tài)中，接觸窗270可經(jīng)由鑲嵌式(damascene)制程或雙嵌入式(dual-damascene)制程而形成，以形成上述第一金屬層的其中一部份。許多接觸窗270陷入下面的特征物中，因而可由該接觸窗的配置情形看出存儲器裝置100所包括的晶體管的區(qū)塊形狀。于該實施型態(tài)中，存儲器裝置100包括4個通路柵晶體管(pass-gate transistor)第一通路柵晶體管PG-A、第二通路柵晶體管PG-B、第三通路柵晶體管PG-A-bar、第四通路柵晶體管PG-B-bar，2個拉降晶體管(pull-down transistor)第一拉降晶體管PD-1、第二拉降晶體管PD-2，以及2個拉升晶體管(pull-up transistor)第一拉升晶體管PU-1、第二拉升晶體管PU-2。表1列出根據(jù)圖2的實施例中由接觸窗270連至相對應(yīng)的晶體管節(jié)點的內(nèi)連線連接點。表1中的各列均表示一接觸窗270或一內(nèi)連線。
表1


當然，我們?nèi)钥稍黾哟┎逵谠摻饘賹优c其下特征物之間的其他特征物或組件以供內(nèi)連線之用，無論是于上述接觸窗270之外再增加或以其取代一至數(shù)個接觸窗270均可。本發(fā)明的范疇仍可包括其他不同于表格1的內(nèi)連線方式。存儲器裝置100也可包括較本實施型態(tài)中更多或更少的晶體管或接觸窗270。
參考圖3，此處所示為圖2中根據(jù)本發(fā)明實施例的存儲器裝置100于下一制造階段的電路布局圖，其中一第二金屬層形成于第一金屬層的上方。于一實施型態(tài)中，該第二金屬層的材質(zhì)與制程大致上相似于上述的第一金屬層。
該第二金屬層包括位元線(BL-A)310a、位元線(BL-B)310b、反向位元線(BL-A-bar)320a、反向位元線(BL-B-bar)320b。第二金屬層還包括電壓源(Vdd)線340。而Vss線330a與330b則為接地線。第二金屬層還包括金屬帶(strap)350a、350b，以作為第二金屬層上方與下方的數(shù)個組件的內(nèi)連線。
數(shù)個包含于第二金屬層的特征物的形狀或面積可大致相類似。舉例來說，于本實施型態(tài)中，位元線310a與310b、反向位元線320a與320b、電壓源線340與接地線330a、330b的形狀大致為長方形。因此相較于傳統(tǒng)的設(shè)計方式，含此類型內(nèi)連線的元件的元件密度(packing density)將會提升。該第二金屬層所包括的特征物尚可有一同于存儲器裝置100設(shè)計準則的最小寬度的限制，其中該最小寬度為上述的柵電極140a～140d的最窄寬度。另外，如圖3中所示，一至數(shù)條位元線310a與310b、反向位元線320a與320b大致平行于存儲單元的較短邊線。
位元線310a與310b，反向位元線320a與320b，電壓源線340與接地線330a、330b，或第二金屬層所包括的其他特征物，其中數(shù)個于存儲單元120范圍內(nèi)可大致為相對稱的。舉例來說，于圖3所示的存儲單元120中，位元線310a與310b大致相對稱，反向位元線320a與320b大致相對稱，而接地線330a與330b大致相對稱。
存儲器裝置100還包括延伸介于第一與第二金屬層的各式組件間的接觸窗360。于是，一至數(shù)個接觸窗360(以及許多此處提及的其他接觸窗)可包括一接觸焊墊(landing pad)，以利后續(xù)再于其上形成一接觸窗或介層窗。于一實施型態(tài)中，接觸窗360的材質(zhì)與制程大致相似于圖2中的接觸窗270。表2列出經(jīng)由圖3的實施例中的接觸窗360而作為第一與第二金屬層之間的內(nèi)連線的連接點。表2中的各列均表示一接觸窗360或內(nèi)連線。
表2


當然，我們?nèi)钥稍黾哟┎逵诘谝慌c第二金屬層之間的其他特征物或組件以作為內(nèi)連線，無論是于上述接觸窗360之外再增加或以其取代一至數(shù)個接觸窗360均可。本發(fā)明的范疇仍可包括其他不同于表格2的內(nèi)連線方式。
參考圖4，此處所示為圖3中根據(jù)本發(fā)明實施例的存儲器裝置100于下一制造階段的電路布局圖，其中一第三金屬層形成于第二金屬層的上方。于一實施型態(tài)中，該第三金屬層的材質(zhì)與制程大致上相似于上述的第一金屬層。該第三金屬層所包括的特征物尚可有一同于存儲器裝置100設(shè)計準則的最小寬度的限制，其中該最小寬度為上述的柵電極140a～140d的最窄寬度。
第三金屬層還包括字元線(WL-A)410、字元線(WL-B)415、接地字元線(GWL-A)420、接地字元線(GWL-B)425。數(shù)個包含于第三金屬層的特征物的形狀或面積可大致相類似。舉例來說，于本實施型態(tài)中，字元線410與415、接地字元線420與425的形狀大致為長方形。因此相較于傳統(tǒng)的設(shè)計方式，含此類型內(nèi)連線的元件的元件密度(packing density)將會提升。該第三金屬層所包括的特征物尚可有一同于存儲器裝置100設(shè)計準則的最小寬度的限制，其中該最小寬度為上述的柵電極140a～140d的最窄寬度。
字元線410與415，接地字元線420與425，或第三金屬層所包括的其他特征物，其中數(shù)者于存儲單元120范圍內(nèi)可大致為相對稱的。舉例來說，于圖4所示的存儲單元120中，字元線410與415大致相對稱，而接地字元線420與425大致相對稱。
存儲器裝置100還包括延伸介于第二與第三金屬層的各式組件間的接觸窗430。于一實施型態(tài)中，接觸窗430的材質(zhì)與制程大致相似于圖2中的接觸窗270。表3列出經(jīng)由圖4的實施例中的接觸窗430而作為第二與第三金屬層之間的內(nèi)連線的連接點。表3中的各列均表示一接觸窗430或內(nèi)連線。
表3

當然，我們?nèi)钥稍黾哟┎逵诘诙c第三金屬層之間的其他特征物或組件以作為內(nèi)連線，無論是于上述接觸窗430之外再增加或以其取代一至數(shù)個接觸窗430均可。本發(fā)明的范疇仍可包括其他不同于表格3的內(nèi)連線方式。
于一實施型態(tài)下，第一、第二金屬層會受至少一層位于其上的層次的屏蔽，例如第三金屬層或第二金屬層。舉例來說，第三金屬層可屏蔽其下的第一、第二金屬層不受電磁干擾、雜訊干擾、信號干擾、以及游離輻射(ionizing radiation)的干擾。于一實施型態(tài)中，由第三金屬層導體所提供的屏蔽效應(yīng)可降低存儲器裝置100中至少25％的軟性誤差(soft error)。于另一實施型態(tài)中，由第二金屬層導體所提供的屏蔽效應(yīng)也可降低存儲元件中至少25％的軟性誤差。此外，由于第二金屬層與第三金屬層已提供了足夠的屏蔽效應(yīng)，可由第四金屬層而開始進行后續(xù)對存儲元件的內(nèi)連線電路布局設(shè)計。這可省下原本于電路設(shè)計上額外需要的一至二層金屬層，例如某些實施型態(tài)下的電路布局必須有六層金屬層。
根據(jù)本發(fā)明的至少一實施例，運用第二金屬層以形成存儲單元120的位元線可增進存儲元件的速度并降低最終存儲元件或包含該存儲元件的產(chǎn)品的成本、復雜度及大小。此外，因為位元線非包含于第三金屬層之中，第三金屬層的字元線可提供該位元線的屏蔽效應(yīng)。
此外，本發(fā)明尚可容許高度的對稱性，例如雙端口(dualport)元件的對稱性，以便使存儲元件各層中的組件互相對稱。因此，該位元線與反向位元線的耦合電阻(couplingresistance)與耦合電容(coupling capacitance)也將相對稱。
另外，本發(fā)明也可使位元線與反向位元線受到字元線與接地線的屏蔽效應(yīng)，因而降低該位元線與反向位元線或其他信號線所受的雜訊以及耦合效果(coupling)。
當圖4中的特征物經(jīng)由傳統(tǒng)形式或未來發(fā)展的制程而形成之后，存儲器裝置100便已完成。接著，于圖4中的第三金屬層之上尚可形成其他金屬層，例如存儲器裝置100與其他元件(包括該存儲器裝置所鄰接的裝置或遠端的裝置)間的內(nèi)連線；該內(nèi)連線金屬層可位于包括該存儲器裝置100的晶片中或晶圓中。于一實施型態(tài)下，可復制多重的存儲器裝置100以形成一SRAM存儲陣列或其他型態(tài)的存儲單元陣列。
上述的存儲器裝置100還包括一至數(shù)個金屬層間的介電層(inter-metal dielectric)或絕緣層穿插于各式導體組件之間。這些絕緣層可能本身即包含多個絕緣層，而該絕緣層會受到磨合(planarize)處理，而提供一大致平坦的平面以利后續(xù)制程的進行。絕緣層的材質(zhì)包括二氧化硅、氟硅玻璃(fluorinatedsilicon glass，F(xiàn)SG)、SILK(Dow Chemical的產(chǎn)品)、BLACKDIAMOND(Applies Material的產(chǎn)品)、低介電材質(zhì)(low-kdielectrics)、及其他絕緣材質(zhì)，而該絕緣層可經(jīng)由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉(zhuǎn)涂布法(spin-on coating)、或其他制程而生成。
參考圖5，此處所示為根據(jù)本發(fā)明實施例的存儲器裝置500的部份電路圖。存儲器裝置500大致類似于圖4中的存儲器裝置100，或為存儲器裝置100的較完整版本。舉例來說，存儲器裝置500可為或包括至少一部份的SRAM存儲單元、元件、或陣列。存儲器裝置500包括拉升晶體管(PU-1)510、拉升晶體管(PU-2)515、拉降晶體管(PD-1)520、拉降晶體管(PD-2)525、通路柵晶體管(PG-A)530、通路柵晶體管(PG-B)535、通路柵晶體管(PG-A-bar)540、通路柵晶體管(PG-B-bar)545。于一實施型態(tài)中，拉升晶體管510、515為PMOS晶體管，而拉降晶體管520、525，以及通路柵晶體管530、535、540、545為NMOS晶體管。但本發(fā)明的范疇內(nèi)仍可允許其他的NMOS與PMOS晶體管的組態(tài)。
拉升晶體管510、515的源極耦接至電壓源(此處標為Vdd)550。拉升晶體管510的漏極耦接至通路柵晶體管530與535的源極、拉降晶體管520的源極、拉升晶體管515與拉降晶體管525的柵極。同樣地，拉升晶體管515的漏極耦接至通路柵晶體管540與545的源極、拉降晶體管525的源極、拉升晶體管510與拉降晶體管520的柵極。拉降晶體管520、525的漏極接地，或耦接至Vss接點555。
通路柵晶體管530、535的漏極分別耦接至位元線(BL-A)560及位元線(BL-B)565。而通路柵晶體管540、545的漏極分別耦接至反向位元線(BL-A-bar)570及反向位元線(BL-B-bar)575。通路柵晶體管530與540的柵極耦接至字元線580，而通路柵晶體管535與545的柵極耦接至字元線(或反向字元線)585。該位元線與反相位元線560、565、570、575、以及字元線580、585可延伸至其他SRAM存儲單元或其他元件，包括數(shù)據(jù)之行列閂(row and column latch)、解碼器(decoder)、選擇驅(qū)動器(select driver)、控制邏輯電路、感應(yīng)放大器、多工器、緩沖器等等。
參考圖6，此處所示為根據(jù)本發(fā)明實施例的裝置600的部份電路圖。裝置600為一實施環(huán)境，于其中上述的存儲器裝置100、120、與500得以實際完成。舉例來說，裝置600可包括一SRAM存儲陣列610，其包括多個SRAM存儲單元615，而該存儲單元可能以直行或橫列的序列方式而排列，其中一至數(shù)個SRAM存儲單元615可大致與存儲器裝置100、120或500相類似。于每一SRAM存儲單元615內(nèi)的組件或特征物可大致為相對稱的。此外，鄰接的SRAM存儲單元615可互相為彼此的鏡像。
于圖6的實施例中，裝置600還包括一自動預先提取單元陣列(pre-charge cell array)620、列多工器(columnmultiplexer)630、感測放大器(sense amplifier)640、輸入/輸出緩沖器650、行地址解碼器(row address decoder)660、一至數(shù)個控制器(controller)670、一至數(shù)個地址輸入(addressinput)680。其中自動預先提取單元陣列620、列多工器630、與其他元件可能經(jīng)由多個位元線、反向位元線、或字元線(其中包括此類存取線路的多個輸入/輸出端口)耦接至SRAM存儲單元陣列610。裝置600的其他實施型態(tài)也可包括較多或較少的此類元件、或其他此處未述及的元件，凡此皆包括于本發(fā)明的范疇內(nèi)。
運用本發(fā)明可使存儲元件的位元線較短且較薄。于部份實施型態(tài)下，降低一存儲元件的位元線的長度可增加該存儲元件的感測速度(sensing speed)與操作速度(operating speed)。
運用本發(fā)明也可使存儲元件的位元線的方向大致平行于存儲單元的較短邊。于是，于部份實施型態(tài)下合并了此等位元線的存儲單元的元件密度(packing density)可因此而增加。
運用本發(fā)明也可使一至數(shù)條甚至所有的位元線于制程中與該第二金屬層同時形成。因此于部份實施型態(tài)下，存儲單元的元件密度可以提升，而該位元線可受其上形成的金屬線路(包括字元線)的屏蔽。此外，由第二金屬層所形成對該位元線的屏蔽效應(yīng)也可保護固定電壓金屬層(constant potential metallayer)。因此，某一特定存儲單元的電特性(electricalcharacteristic)可大致為對稱的。另外于同一金屬層(例如第二金屬層)之上的金屬特征物也可屏蔽該位元線。例如該位元線的兩側(cè)邊(大致平行于該位元線的主軸)可受同一金屬層的特征物的屏蔽。
運用本發(fā)明也可使一存儲單元的各式特征物大致相對稱。舉例來說，由一至數(shù)個多晶硅層或金屬層所構(gòu)成的特征物于一存儲單元的范圍內(nèi)可大致相對稱。于一實施型態(tài)下，構(gòu)成一特征物的數(shù)層次于各層中皆大致相對稱。舉例來說，于上述的實施型態(tài)中，該摻雜區(qū)層、柵電極層、接觸窗層、以及第一、第二、第三金屬層所包含的特征物皆于一存儲單元的范圍中大致相對稱。
因此本發(fā)明介紹了一種存儲器裝置。于一實施型態(tài)中，該存儲器裝置包括多個晶體管，各晶體管包括(1)多個摻雜區(qū)其中一區(qū)的一部份，而該摻雜區(qū)形成于基材中；以及(2)多個第一導體其中一導體的一部份，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，而該多個第一導體包括于第一金屬層中。該存儲器裝置尚包括第二金屬層，其包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線。該存儲器裝置還包括第三金屬層，其包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線。該存儲器裝置還包括第四金屬層，其包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。于一實施型態(tài)中，所有位元線均為第三金屬層所包括，而所有字元線均為第四金屬層所包括。如此的裝置可為一SRAM存儲單元，例如包括八個晶體管的SRAM存儲單元，該SRAM存儲單元可能為SRAM陣列中的多個SRAM存儲單元其中之一，其中該SRAM陣列經(jīng)由部分該多個位元線與部分該多個字元線直接或間接連接至多個列多工器(column multiplexer)與多個行地址解碼器(row address decoder)。
本發(fā)明還提供一種存儲器裝置的制造方法。于一實施型態(tài)中，該存儲器裝置的制造方法包括首先于基材中形成多個摻雜區(qū)；以及形成第一金屬層，其包括多個第一導體，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，因而形成多個晶體管，該多個晶體管皆包括該多個摻雜區(qū)其中一部分以及該多個第一導體其中一部分。接著形成第二金屬層，該第二金屬層包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線。接著形成第三金屬層，該第三金屬層包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線。最后形成第四金屬層，該第四金屬層包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。
上述已描述了本發(fā)明數(shù)個實施例的功能。本領(lǐng)域技術(shù)人員應(yīng)明了，其可用本發(fā)明作為設(shè)計或修改其他制程或結(jié)構(gòu)的基礎(chǔ)，以達到與本文所介紹的實施例相同的目的或便利性。本領(lǐng)域技術(shù)人員還應(yīng)明了，上述的等值結(jié)構(gòu)物并未超越本發(fā)明的精神與范疇，即使本領(lǐng)域技術(shù)人員作出各種形式的修改、替換或改變，只要仍符合本發(fā)明的精神，便仍屬于本發(fā)明的保護范疇。
附圖中符號的簡單說明如下100、500存儲器裝置105基材110a、110bN型摻雜區(qū)115a-115dP型摻雜區(qū)120存儲單元140a-140d柵電極210a-210l導體270、360、430接觸窗(contact)或介層窗(via)310a、310b位元線320a、320b反向位元線340電壓源線330a、330b接地線350a、350b金屬帶410、415字元線420、425接地字元線510、515拉升晶體管520、525拉降晶體管530、535、540、545通路柵晶體管
550電壓源555接地560、565位元線570、575反向位元線580字元線585反向字元線610SRAM存儲陣列615SRAM存儲單元620自動預先提取單元陣列(pre-charge cell array)630列多工器(column multiplexer)640感測放大器650輸入/輸出緩沖器660行地址解碼器(row address decoder)670控制器(controller)680地址輸入(address input)
權(quán)利要求
1.一種存儲器裝置，包括多個晶體管，其中各晶體管皆包括下述組件多個摻雜區(qū)其中一區(qū)的至少一部份，該摻雜區(qū)形成于一基材中；以及多個第一導體其中一導體的至少一部份，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，而該多個第一導體包括于第一金屬層中；第二金屬層，包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線；第三金屬層，包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線；第四金屬層，包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。
2.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部份該位元線是設(shè)計用來屏蔽部份該多個第一導體以及部份該多個第二導體。
3.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部份該多個晶體管形成一存儲單元，該存儲單元大致為長方形，其中該多個位元線大致垂直于該存儲單元的較長軸線。
4.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于該多個位元線大致彼此相互平行。
5.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部份該多個字元線是設(shè)計用來屏蔽部份該多個第一導體與該多個第二導體。
6.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部份該多個字元線是設(shè)計用來屏蔽部份該多個位元線。
7.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部份該多個晶體管形成一存儲單元，該存儲單元大致為長方形，其中多個字元線皆大致平行于該存儲單元的較長軸線。
8.根據(jù)權(quán)利要求7所述的存儲器裝置，其特征在于該多個位元線大致垂直于該存儲單元的該較長軸線。
9.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于該多個字元線皆大致相互平行。
10.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部分該多個晶體管形成一存儲單元，而該多個第一導體皆能互相配對成對稱的鏡像，該多個第二導體也皆能互相配對成對稱的鏡像。
11.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部分該多個晶體管形成一存儲單元；該多個摻雜區(qū)于該存儲單元的范圍內(nèi)皆大致為彼此相對稱；該多個第一導體于該存儲單元的范圍內(nèi)皆大致為彼此相對稱；該多個第二導體于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
12.根據(jù)權(quán)利要求11所述的存儲器裝置，其特征在于該多個位元線于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
13.根據(jù)權(quán)利要求12所述的存儲器裝置，其特征在于該多個字元線于該存儲單元的范圍內(nèi)皆大致為彼此相對稱。
14.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于該多個晶體管包括8個靜態(tài)隨機存取存儲器晶體管，該晶體管經(jīng)內(nèi)連線連接后形成一靜態(tài)隨機存取存儲器存儲單元。
15.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于該多個晶體管包括第一與第二拉升晶體管；第一與第二拉降晶體管；以及第一、第二、第三與第四通路柵晶體管。
16.根據(jù)權(quán)利要求15所述的存儲器裝置，其特征在于該第一與第二拉升晶體管的源極直接或間接耦接至電壓源；該第一拉升晶體管的漏極直接或間接耦接至該第一與第二通路柵晶體管的源極、該第一拉降晶體管的源極、該第二拉升晶體管的柵極、以及該第二拉降晶體管的柵極；該第二拉升晶體管的漏極直接或間接耦接至該第三與第四通路柵晶體管的源極、該第二拉降晶體管的源極、該第一拉升晶體管的柵極、以及該第一拉降晶體管的柵極；該第一與第二拉降晶體管的漏極直接或間接耦接至一較該電壓源為低的電壓；該第一通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第一位元線；該第二通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第二位元線；該第三通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第三位元線；該第四通路柵晶體管的漏極直接或間接耦接至該多個位元線中的第四位元線；該第一與第三通路柵晶體管的柵極直接或間接耦接至該多個字元線中的第一字元線；以及該第二與第四通路柵晶體管的柵極直接或間接耦接至該多個字元線中的第二字元線。
17.根據(jù)權(quán)利要求15所述的存儲器裝置，其特征在于該第一與第二拉升晶體管為P型金屬氧化物半導體晶體管，而該第一與第二拉降晶體管與第一、第二、第三、第四通路柵晶體管為N型金屬氧化物半導體晶體管。
18.根據(jù)權(quán)利要求1所述的存儲器裝置，其特征在于部分該多個晶體管形成靜態(tài)隨機存取存儲器陣列中的多個靜態(tài)隨機存取存儲器存儲單元其中之一，其中該靜態(tài)隨機存取存儲器陣列經(jīng)由部分該多個位元線與部分該多個字元線直接或間接連接至多個列多工器與多個行地址解碼器。
19.一種存儲器裝置的制造方法，包括于基材中形成多個摻雜區(qū)；形成第一金屬層，其包括多個第一導體，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，因而形成多個晶體管，該多個晶體管皆包括該多個摻雜區(qū)其中一部分以及該多個第一導體其中一部分；形成第二金屬層，該第二金屬層包括多個第二導體，該第二導體皆作為部份該多個晶體管的內(nèi)連線；形成第三金屬層，該第三金屬層包括多個位元線，該位元線皆作為部份該多個晶體管的內(nèi)連線；形成第四金屬層，該第四金屬層包括多個字元線，該字元線皆作為部份該多個晶體管的內(nèi)連線。
20.根據(jù)權(quán)利要求19所述的存儲器裝置的制造方法，其特征在于部分該多個晶體管形成一存儲單元；于該存儲單元的范圍內(nèi)該多個摻雜區(qū)皆大致相對稱；于該存儲單元的范圍內(nèi)該多個第一導體皆大致相對稱；于該存儲單元的范圍內(nèi)該多個第二導體皆大致相對稱；于該存儲單元的范圍內(nèi)該多個位元線皆大致相對稱；于該存儲單元的范圍內(nèi)該多個字元線皆大致相對稱。
全文摘要
本發(fā)明提供一種存儲器裝置及其制造方法。在一實施型態(tài)中，該存儲器裝置包括多個晶體管，各晶體管包括多個摻雜區(qū)其中一區(qū)的一部分，而該摻雜區(qū)形成于基材中；以及多個第一導體其中一導體的一部分，該第一導體皆延伸于該多個摻雜區(qū)其中一區(qū)之上，而該多個第一導體包括于第一金屬層中。該存儲器裝置還包括第二金屬層，其包括多個第二導體，該第二導體皆作為部分該多個晶體管的內(nèi)連線。該存儲器裝置還包括第三金屬層，其包括多個位元線，該位元線皆作為部分該多個晶體管的內(nèi)連線。該存儲器裝置還包括第四金屬層，其包括多個字元線，該字元線皆作為部分該多個晶體管的內(nèi)連線。
文檔編號G11C11/412GK1716613SQ20051007251
公開日2006年1月4日 申請日期2005年5月10日 優(yōu)先權(quán)日2004年5月10日
發(fā)明者王屏薇 申請人:臺灣積體電路制造股份有限公司