專利名稱:能夠調節數據輸出驅動器的阻抗的半導體存儲器件的制作方法
技術領域:
本發明是有關于一種半導體存儲器件;以及更具體地,是有關于一種能夠調節數據輸出驅動器的阻抗的半導體存儲器件。
背景技術:
已持續地改進動態隨機存取存儲器(DRAM)以增加其操作速度。使內部時鐘信號同步于外部時鐘信號是用于提高DRAM的操作速度的方法之一。特別地,將同步于外部時鐘信號而操作的DRAM稱為同步動態隨機存取存儲器(SDRAM)。
該SDRAM在該外部時鐘信號的上升沿處執行數據存取操作。亦即,該SDRAM可在該外部時鐘信號的一個周期內執行一次數據存取操作。
將在該外部時鐘信號的一個周期內執行一次數據存取操作的SDRAM稱為單數據速率(SDR)SDRAM。
然而,需要進一步改善該SDR SDRAM,以使用于高速度系統中。因而,發展出雙數據速率(DDR)SDRAM。該DDR SDRAM可在該外部時鐘信號的上升沿及下降沿處執行數據存取操作。亦即,該DDR SDRAM可在該外部時鐘信號的一個周期內執行兩次數據存取操作。
雙數據速率2(DDR2)SDRAM是該DDR SDRAM的升級版本。
為了增強該DDR2 SDRAM的操作速度,一國際電子標準機構(亦即,電子工程設計發展聯合會議(Joint Electron Device EngineeringCouncil(JEDEC)))已提出了新的技術觀點。離線驅動校準控制(off chipdriver(OCD)calibration control)是所提出的觀點之一。
該OCD校準控制是指調節數據輸出驅動器的阻抗,以使該數據輸出驅動器可具有最佳阻抗。可藉由測量從外部裝置如芯片組流至該數據輸出驅動器的電流或該芯片組與該數據輸出驅動器間的電壓,該數據輸出驅動器的最佳阻抗可以被找到。
因此,基于上述目的,該DDR2 SDRAM應被提供有可調節該數據輸出驅動器的阻抗的能力。
圖1是顯示一芯片組與一傳統DDR SDRAM間的數據接口的方塊圖。
圖1所示的數據接口大致顯示如何執行數據存取操作。
如所示,該傳統DDR SDRAM從該芯片組接收多個命令信號如芯片選擇杠信號/CS、寫入使能杠信號/WE、時鐘信號CLK及時鐘杠信號/CLK。該傳統DDR SDRAM亦接收多個地址信號A0至A15。此外,該傳統DDR SDRAM通過多個數據輸出針腳DQ0至DQ15接收或輸出數據。
該傳統DDR SDRAM通過數據選通輸入針腳DQS接收或輸出數據選通信號DQS。在執行該數據存取操作時,該數據選通信號DQS周期性地改變其邏輯電平。該傳統DDR SDRAM通常使用用于排列的該數據選通信號DQS,并且將排列的數據傳送至該DDR SDRAM的內部。
圖2是顯示執行JEDEC所提出的OCD校準控制操作的操作程序的流程圖。該操作程序的每一步驟以從10到21的步驟號來標記。
該操作程序主要被分成兩個序列,亦即,用于測量數據輸出驅動器的阻抗的第一序列及用于調節該阻抗的第二序列。
該數據輸出驅動器包括上拉驅動器及下拉驅動器,以及激活這些驅動器之一以輸出數據。亦即,該數據輸出驅動器通過該上拉驅動器輸出具有邏輯高電平的數據,以及通過該下拉驅動器輸出具有邏輯低電平的數據。因此,可藉由測量該上拉驅動器的阻抗或該下拉驅動器的阻抗來測量該數據輸出驅動器的阻抗。在第一驅動模式DRIVE1中,該上拉驅動器的阻抗被測量,以及在第二驅動模式DRIVE0中,該下拉驅動器的阻抗被測量。
以下將參考圖2來描述該OCD校準控制操作的操作順序。
如果驅動模式由擴展模式寄存器設置(extended mode register set,EMRS)設置到該第一驅動模式DRIVE1,則如步驟10中所示通過所有數據針腳(DQ針腳)輸出的數據信號及該數據選通信號DQS變成邏輯高電平,以及該數據選通杠信號/DQS變成邏輯低電平。依據在該EMRS中的值組來控制DDR SDRAM的各種操作。
這里,在該第一驅動模式DRIVE1中,當該上拉驅動器輸出數據為邏輯高電平時,該數據輸出驅動器的阻抗被測量。
然后,該芯片組測量該上拉驅動器的阻抗。如步驟11及15中所示,如果該上拉驅動器的所測量阻抗對于當前系統狀態而言為最佳值,則將該EMRS被設置為該OCD校準控制操作的終止。在步驟15之后,該OCD校準控制操作被再次執行,亦即,如步驟16中所示,該EMRS被設置為該第二驅動模式DRIVE0。
另外,如步驟11及12中所示,如果該上拉驅動器的測量阻抗對于該當前系統狀態不是最佳值,該EMRS被設置為調節模式,以調節該上拉驅動器的測量阻抗。
在該調節模式中,參考步驟13及14,藉由解碼脈沖串碼(burst code)以增加或減少該上拉驅動器的輸出阻抗,藉此調節該上拉驅動器的阻抗。這里,該脈沖串碼是由該芯片組所輸出并且脈沖串長度(BL)被設置為4。
在該調節模式中,藉由控制在該上拉驅動器所包含的接通的上拉MOS晶體管的數目來調節該上拉驅動器的輸出阻抗。于此,該上拉MOS晶體管被并聯連接,并且另外每一上拉MOS晶體管具有相同驅動強度。
之后,如步驟14所示,依據該EMRS終止該OCD校準控制操作。然后,再次執行該OCD校準控制操作,亦即,將該EMRS設置為該第一驅動模式DRIVE1,以再次測量該上拉驅動器的阻抗,如步驟10中所示。
如果該上拉驅動器的阻抗不是最佳值,則藉由相同方式,亦即,上述步驟12到14來調節該上拉驅動器的阻抗,直到該測量阻抗被認為是最佳值為止。
如果該上拉驅動器的阻抗為最佳值,驅動模式,亦即該EMRS中的一值組被設置到該第二驅動模式DRIVE0,如上面步驟16處所述。
在該第二驅動模式DRIVE0中,當該下拉驅動器輸出具有邏輯低電平的數據至該芯片組時,該數據輸出驅動器的阻抗被測量。
亦即,該芯片組測量該下拉驅動器的阻抗。如果該下拉驅動器的測量阻抗對于該當前系統狀態而言為最佳值,該OCD校準控制操作被終止如步驟17及21所示。
另一方面,如果該下拉驅動器的測量阻抗對于該當前系統狀態而言不是最佳值,則如步驟18所示該EMRS設置該調節模式,以調節該下拉驅動器的測量阻抗。然后,步驟19、20、16及17被順序地執行,直到該下拉驅動器的測量阻抗變成最佳值為止。如果步驟17的結果為該下拉驅動器的測量阻抗成為最佳值,該OCD校準控制操作在步驟21處終止。
圖3A是顯示在執行該OCD校準控制操作時測量該數據輸出驅動器的阻抗的操作的時序圖。
圖3B是顯示執行該OCD校準控制操作以響應通過地址針腳A7、A8及A9所輸入的3位控制信號的操作的操作表。
參考圖3A及3B,詳細描述用于測量該數據輸出驅動器的輸出阻抗的操作。
首先,該芯片組輸入該3位控制信號至DDR2 SDRAM,以使該EMRS能夠將該驅動模式設置為該第一驅動模式DRIVE1及該第二驅動器模式DRIVE0中之一。
于此,如上所述將該3位控制信號輸入至地址針腳A7至A9。依據該3位控制信號的OCD校準控制操作被定義于圖3B所示的操作表中。
例如,如果該3位控制信號被輸入為100或010,則該EMRS分別設置該驅動模式為該第一驅動模式或該第二驅動模式。之后,如果該3位控制信號被輸入為001,則該EMRS設置該調節模式。此外,如果該3位控制信號被輸入為111,則將該數據輸出驅動器的阻抗被設置到默認阻抗值。
在該第一驅動模式DRIVE1中,該數據輸出驅動器通過該上拉驅動器輸出數據為邏輯高電平,以及測量該上拉驅動器的阻抗。
在該第二驅動模式DRIVE0中,該數據輸出驅動器通過該下拉驅動器輸出數據為邏輯低電平,以及測量該下拉驅動器的阻抗。
圖3A所示的‘EMRS’指示設置該EMRS的時序,以及‘NOP’指示無操作。
圖4A是顯示在執行該OCD校準控制操作時調節該數據輸出驅動器的阻抗的操作的時序圖。
圖4B是顯示依據該脈沖串碼的OCD校準控制操作的操作表。
參考圖4A及4B,詳細描述調節該數據輸出驅動器的阻抗的操作。
如果該EMRS設置該調節模式,則該芯片組通過該DQ針腳輸入該4位脈沖串碼至該傳統DDR SDRAM。
圖4B所示的操作表顯示依據該4位脈沖串碼的該調節模式中的操作。
如上所述,該調節模式中的操作是藉由接通/關斷在該數據輸出驅動器中所包含的MOS晶體管來實施。
例如,如果該脈沖串碼被輸入為‘1000’一次,則關斷該下拉驅動器中所包含的激活的下拉MOS晶體管中之一。如果該脈沖串碼輸入為‘1001’,則使該上拉驅動器中所包含的激活的上拉MOS晶體管的數目增加1,以及使該下拉驅動器中所包含的激活的下拉MOS晶體管的數目減少1。
在完成該調節模式之后,亦即,該3位控制信號被輸入為‘000’,該OCD校準控制操作被完成。
然而,上述OCD校準控制操作是由JEDEC新提出的觀念,并且尚未開發出用于執行該OCD校準控制操作的電路。因此,對于DDR2 SDRAM而言,需要能執行該OCD校準控制操作的電子電路。
發明內容
因此,本發明的一目的在于提供一種半導體存儲器件,其具有用于調節數據輸出驅動器的阻抗的電路。
依據本發明的一個方面,提供一種用于執行OCD校準控制操作以調節數據輸出阻抗的半導體存儲器件,其包括用于解碼地址信號以產生OCD默認控制信號、OCD操作信號及多個數據的裝置;用于接收多位數據以產生OCD控制代碼的裝置;用于接收該OCD控制代碼及該OCD操作信號以產生多個阻抗調節控制信號的裝置;以及用于接收該多個數據及調節該數據輸出阻抗以響應該多個阻抗調節控制信號的裝置。
從下面較佳實施例的說明并配合所附圖式可明顯了解本發明的上述及其它目的以及特征。
圖1是顯示一芯片組與一傳統DDR SDRAM間的一數據接口的方塊圖;圖2是顯示執行JEDEC所提出的OCD校準控制操作的操作程序的流程圖;圖3A是顯示在執行該OCD校準控制操作時測量該數據輸出驅動器的阻抗的操作的時序圖;圖3B是顯示執行該OCD校準控制操作的操作的操作表;圖4A是顯示在執行該OCD校準控制操作時調節該數據輸出驅動器的阻抗的操作的時序圖;圖4B是顯示依據一脈沖串碼的OCD校準控制操作的操作表;圖5是顯示依據本發明的半導體存儲器件的方塊圖;圖6是顯示OCD控制信號輸入單元的示意電路圖;圖7是顯示圖5所示的CAS信號產生器的方塊圖;圖8A是顯示圖7所示的第一CAS信號產生器的示意電路圖;圖8B是顯示圖7所示的第二CAS信號產生器的示意電路圖;圖8C是顯示圖7所示的第三CAS信號產生器的示意電路圖。
圖9是顯示在傳統半導體存儲器件中所包含的傳統CAS信號產生器的方塊圖;圖10是顯示圖9所示的傳統CAS信號產生器的操作的時序圖;圖11是顯示圖5所示的數據輸入單元的方塊圖;圖12是顯示圖5所示的數據輸入單元的操作的時序圖;圖13是顯示圖7所示的CAS信號產生器的時序圖;
圖14是顯示OCD控制邏輯單元、上拉驅動器及下拉驅動器的方塊圖;圖15A是顯示初始-高寄存器的示意電路圖;圖15B是顯示初始-低寄存器的示意電路圖;圖16是顯示圖5所示的OCD命令解碼器的方塊圖;以及圖17是顯示圖16所示的OCD命令解碼器的操作的時序圖。
具體實施例方式
以下,將配合所附圖式詳細描述依據本發明的半導體存儲器件。
圖5是顯示依據本發明的半導體存儲器件的方塊圖。
如所示,該同步半導體存儲器件包括擴展模式寄存器設置(EMRS)解碼器700、列地址選通(CAS)信號產生器200、離線驅動(Off Chip Driver,OCD)控制信號輸入單元300、數據輸入單元400、OCD命令解碼器120、OCD控制邏輯單元110、存儲芯塊500、輸出數據控制單元510及數據輸出驅動器單元520。
該數據輸入單元400在數據存取操作期間鎖存及排列通過數據輸入/輸出墊(pad)輸入的多個數據,以及該數據輸入單元400在OCD校準控制操作期間鎖存及排列通過該數據輸入/輸出墊輸入的OCD控制代碼。該數據輸出驅動器520將從該存儲芯塊500所傳送的多個數據輸出至該數據輸入/輸出墊。
該OCD命令解碼器120解碼從該數據輸入單元400所輸出的OCD控制代碼,以產生一上拉增加信號pu_inc、一上拉減少信號pu_dec、一下拉增加信號pd_inc及一下拉減少信號pd_dec。
該OCD控制邏輯單元110依據從該OCD命令解碼器120所輸出的上拉增加信號pu_inc、上拉減少信號pu_dec、下拉增加信號pd_inc及下拉減少信號pd_dec控制該數據輸出驅動器520的阻抗。
該CAS信號產生器200在數據存取操作期間產生第一及第二CAS信號casp6_rd及casp6_wt,以將從該數據輸入單元400所輸出的排列數據傳送至該存儲芯塊500,或者在該OCD校準控制操作期間產生OCD操作信號ocdp6_adj,以控制該OCD命令解碼器120。
該輸出數據控制單元510將該存儲芯塊500所輸出的數據傳送至該數據輸出驅動器520或者在該OCD校準控制操作期間無條件地使該數據輸出驅動器520輸出具有邏輯高電平及邏輯低電平之一的該多個數據。
該OCD控制信號輸入單元300通過3位地址針腳add<7:9>接收OCD控制信號,以產生OCD模式進入信號ocd_adjp。該CAS信號產生器200依據該OCD模式進入信號ocd_adjp產生該OCD操作信號ocdp6_adj。
該EMRS解碼器700通過該3位地址針腳add<7:9>接收該OCD控制信號,以產生OCD默認控制信號ocd_default、第一驅動模式信號ocd_drive1、第二驅動模式信號ocd_drive0、OCD退出(exit)信號ocd_exit及OCD周期信號ocd_adj,以控制該輸出數據控制單元510、該OCD控制邏輯單元110及該OCD命令解碼器120。
圖6是顯示該OCD控制信號輸入單元300的示意電路圖。
如所示,該OCD控制信號輸入單元300包括多個反相器及一NAND門。如果通過該3位地址針腳add<7:9>輸入具有‘001’值的OCD控制信號,則將該OCD模式進入信號ocd_adjp被激活為邏輯高電平,以執行該OCD校準控制操作。另一方面,在該數據存取操作期間通過該3位地址針腳add<7:9>輸入具有除’001’之外的另一數字值的OCD控制信號。
圖7是顯示圖5所示的CAS信號產生器200的方塊圖。
如所示,該CAS信號產生器200包括第一CAS信號產生器210、第二CAS信號產生器220及第三CAS信號產生器230。
該第一CAS信號產生器210藉由該OCD模式進入信號ocd_adjp來使能及產生第一步CAS信號(first step CAS signal)caspwt,以響應時鐘信號clkp4。
該第二CAS信號產生器220藉由延遲該第一步CAS信號caspwt兩個時鐘周期以產生第二步CAS信號casp_wt。
該第三CAS信號產生器230輸出該第二步CAS信號casp_wt以作為該第一CAS信號casp6_wt或該OCD操作信號ocdp6_adj,以響應該OCD周期信號ocd_adj。
圖8A是顯示圖7所示的第一CAS信號產生器210的示意電路圖。
如所示,該第一CAS信號產生器210包括寫入控制信號輸入單元212,用于激活第一節點ND1的輸出信號,以響應多個寫入命令信號cas4b、we4b、ras4及cs4b;OCD模式進入信號輸入單元211,用于在該OCD校準控制操作期間激活該第一節點ND1的輸出信號;以及CAS信號傳送單元213,用于在激活該第一節點ND1的輸出信號時依據該時鐘信號clkp4、附加等待時間信號(additive latency signal)AL<0:6>及CAS等待時間信號CL<0:6>輸出該第一節點ND1的輸出信號作為該第一步CAS信號caspwt至該第二CAS信號產生器220。
該CAS信號傳送單元213包括信號傳送單元213_1、第一鎖存單元213_2、第一傳送門213_3、第二鎖存單元213_4、第一觸發器移位器213_5及第二觸發器移位器213_6。
當激活該第一節點ND1的輸出信號時,該信號傳送單元213_1傳送該第一節點ND1的輸出信號至第二節點ND2,以響應該時鐘信號clkp4。該第一鎖存單元213_2鎖存由該信號傳送單元213_1傳送至該第二節點ND2的信號。
該第一傳送門213_3將該第一鎖存單元213_2所鎖存的信號傳送至該第二鎖存單元213_4,以響應該時鐘信號clkp4。然后,該第二鎖存單元213_4鎖存由該第一傳送門213_3所傳送的信號。
該第一觸發器移位器213_5將該第二鎖存單元213_4所鎖存的信號傳送至該第二觸發器移位器213_6,以響應該附加等待時間信號AL<0:6>。該第二觸發器移位器213_6將從該第一觸發器移位器213_5所接收的信號輸出作為該第一步CAS信號caspwt,以響應該CAS等待時間信號CL<0:6>。
于此,該附加等待時間是當輸入一讀取/寫入命令信號的計時與執行該讀取/寫入命令信號的計時間的時間段。該CAS等待時間是執行該讀取/寫入命令信號的計時與輸出該數據以響應該讀取/寫入命令信號的計時間的時間段。
同時,該第一CAS信號產生器210產生該第一步CAS信號caspwt,以可依據該第一步CAS信號caspwt產生該CAS信號casp6_wt或該OCD操作信號ocdp6_adj。特別地,在產生該第一步CAS信號caspwt以產生該OCD操作信號ocdp6_adj的情況中,該OCD模式進入信號輸入單元211用于控制該第一步CAS信號caspwt。
如果該OCD模式進入信號ocd_adjp、脈沖信號mregsetp8及解碼排組(bank)地址aBA<1>全部為邏輯高電平時,則該OCD模式進入信號輸入單元211將該第一節點ND1設置為邏輯低電平。因此,該第一CAS信號產生器210輸出該第一步CAS信號caspwt為邏輯高電平。
于此,如果通過該3位地址針腳add<7:9>輸入一具有’001’邏輯值的3位控制代碼,則該OCD模式進入信號ocd_adjp被激活。依據該EMRS或模式寄存器設置(MRS)的值激活該脈沖信號mregsetp8。為了該EMRS與該MRS間的區分而使用該解碼排地址信號aBA<1>。在此,該MRS具有相同于該EMRS的結構;然而,藉由MRS所控制的半導體存儲器件的操作不同于該EMRS的那些。
圖8B是顯示圖7所示的第二CAS信號產生器220的示意電路圖。
如所示,該第二CAS信號產生器220包括第一步CAS信號輸入單元221、第三鎖存單元222、第二傳送門223、延遲單元224及第四鎖存單元225。
該第一步CAS信號輸入單元221接收該第一CAS信號產生器200所輸出的第一步CAS信號caspwt。該第三鎖存單元222鎖存該第一步CAS信號輸入單元221的輸出信號,以及該第二傳送門223傳送該第三鎖存單元222的鎖存信號至該延遲單元224。該延遲單元224延遲該第二傳送門223的輸出信號一預定延遲時間,亦即該時鐘信號clkp4的一個時鐘周期。該第四鎖存單元225鎖存該延遲單元224的輸出信號,以輸出鎖存信號以作為該第二步CAS信號casp_wt。
圖8C是顯示圖7所示的第三CAS信號產生器230的示意電路圖。
如所示,該第三CAS信號產生器230包括第二步CAS信號輸入單元231、第一信號輸出單元232及第二信號輸出單元233。
該第二步CAS信號輸入單元231接收該第二步CAS信號casp_wt。該第一信號輸出單元232接收該第二步CAS信號輸入單元231的輸出信號及該OCD周期信號ocd_adj,以在該OCD周期信號ocd_adj為邏輯高電平時輸出該第二步CAS信號輸入單元231的輸出信號以作為該OCD操作信號ocdp6_adj。
同樣地,該第二信號輸出單元233接收該第二步CAS信號輸入單元231的輸出信號及該OCD周期信號ocd_adj,以在該OCD周期信號ocd_adj為邏輯低電平時輸出該第二步CAS信號輸入單元231的輸出信號以作為該CAS信號casp6_wt。
亦即,在接收該第二步CAS信號casp_wt之后,該第三CAS信號產生器230依據該OCD周期信號ocd_adj輸出該OCD操作信號ocdp6_adj或該CAS信號casp6_wt。依據該EMRS激活該OCD周期信號ocd_adj,以及不改變該OCD周期信號的邏輯電平,直到該EMRS被復位為止。亦即,類似于如果該EMRS被設置不會改變其值的該CAS等待時間或脈沖串長度(burst length,BL),當該EMRS被設置時,該OCD周期信號ocd_adj保持其邏輯值。
該OCD周期信號ocd_adj是在該OCD校準控制操作期間被激活,以及如果終止該OCD校準控制操作,則使該OCD周期信號ocd_adj成為不被激活。亦即,只在實施該OCD校準控制操作時,激活該OCD周期信號ocd_adj。使該OCD周期信號ocd_adj在該數據存取操作期間不被激活。
當該OCD周期信號ocd_adj是邏輯高電平時,該第三CAS信號產生器230激活該OCD操作信號ocdp6_adj成為邏輯高脈沖,或者當該OCD周期信號ocd_adj是邏輯低電平時,該第三CAS信號產生器230激活該CAS信號casp6_wt。
圖9是顯示在傳統半導體存儲器件中所包含的CAS信號產生器的方塊圖。
如所示,該CAS信號產生器包括第一至第三CAS信號產生器。因為該CAS信號產生器是一般所使用且為熟習該項技藝者所熟知,所以省略該等CAS信號產生器的詳細說明。
圖10是顯示圖9所示的CAS信號產生器的操作的時序圖。
如果輸入寫入命令信號WT,則在從該寫入命令信號WT的輸入時序起經過(AL+CL-1)的延遲時間之后,4位數據被順序地輸入。然后,在兩個時鐘周期的延遲時間之后,該4位數據被排列,以及該排列的4位數據被輸入至一存儲芯塊。于此,該CAS信號casp6_wt是用于作為一參考信號,其指示將該排列的4位數據輸入至該存儲芯塊的時序。
此外,當輸入該寫入命令信號WT時,在從該寫入命令信號WT的輸入時序起經過(AL+CL-1)的延遲時間之后,產生該第一步CAS信號caspwt。然后,藉由延遲該第一步CAS信號caspwt兩個時鐘周期的延遲時間,以產生該第二步CAS信號casp_wt。藉由調節該第二步CAS信號casp_wt,以產生該CAS信號casp6_wt。
依據本發明的CAS信號產生器200具有圖10所示的相同時序圖。然而,該CAS信號產生器200可進一步產生用于該OCD校準控制操作的該OCD操作信號ocdp6_adj。此操作將描述于圖13中。
圖11是顯示圖5所示的數據輸入單元400的方塊圖。如所示,該數據輸入單元400包括多個用于排列輸入數據的排列單元。每個排列單元執行排列操作,以響應從該數據選通信號DQS所產生的第一及第二排列控制信號dsrp4及dsfp4。所述排列數據被輸出為多個單個位數據algn_dinr0、algn_dinr1、algn_dinf0及algn_dinf1。
圖12是該數據輸入單元400的操作的時序圖。
當所述數據在該數據輸入單元400中被排列時,同時排列該OCD控制代碼。因此,當產生該CAS信號casp6_wt時,同時產生該OCD操作信號ocdp6_adj。
圖13是顯示圖7所示的CAS信號產生器200的時序圖。
如所示,該OCD操作信號ocdp6_adj產生在所述數據在該數據輸入單元400中被排列時的時序處。
如果激活該OCD模式進入信號ocd_adjp,則在(AL+CL-1)的延遲時間之后,該第一CAS信號產生器210產生該第一步CAS信號caspwt。
之后,藉由延遲該第一步CAS信號caspwt兩個時鐘周期的延遲時間,該第二CAS信號產生器220產生該第二步CAS信號casp_wt。然后,該第三CAS信號產生器230將該第二步CAS信號casp_wt輸出為該OCD操作信號ocdp6_adj,以響應該OCD周期信號ocd_adj。在此,該兩個時鐘周期的延遲時間為用于排列輸入至該數據輸入單元400的4位數據所需的時間。
如果該OCD操作信號ocdp6_adj被產生,該OCD命令解碼器120解碼由該數據輸入單元400所排列的OCD控制代碼。結果,該OCD命令解碼器120產生該上拉增加信號pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec。該OCD控制邏輯單元依據該上拉增加信號pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec控制該數據輸出驅動器520的阻抗。
圖14是顯示該OCD控制邏輯單元110、上拉驅動器521及下拉驅動器522的方塊圖。于此,該上拉驅動器521及該下拉驅動器522被包含于該數據輸出驅動器520中。
如所示,該OCD控制邏輯單元110包括上拉OCD控制邏輯單元112及下拉OCD控制邏輯單元114。
詳而言之,該上拉OCD控制邏輯單元112包括第一至第四初始-高寄存器(initial-high registers)R0到R3及第一至第四初始-低寄存器(initial-low registers)R4到R7,每個用于產生第一至第八上拉驅動器阻抗調節信號drv70u至drv140u,以分別響應該上拉增加信號pu_inc及該上拉減少信號pu_dec。
同樣地,該下拉OCD控制邏輯單元114包括4個初始-高寄存器及4個初始-低寄存器,其分別用于產生第一至第八下拉驅動器阻抗調節信號drv70d至drv140d,以響應該下拉增加信號pd_inc及該下拉減少信號pd_dec。于此,該下拉OCD控制邏輯單元114的結構及操作是相同于該上拉OCD控制邏輯單元112的那些。因此,省略該下拉OCD控制邏輯單元114的詳細說明。
在一初始操作中,該上拉OCD控制邏輯單元112在該第一至第八上拉驅動器阻抗調節信號drv70u至drv140u例如該第一至第四上拉驅動器阻抗調節信號drv70u至drv100u中激活及輸出預定的上拉驅動器阻抗調節信號,以響應該OCD默認控制信號ocd_default。之后,該上拉OCD控制邏輯單元112在該第一至第八上拉驅動器阻抗調節信號drv70u至drv140u中控制被激活的上拉驅動器阻抗調節信號的數量,以響應該上拉增加信號pu_inc及該上拉減少信號pu_dec。
上電信號pwrup用作該第一至該第四初始-高寄存器R0到R3及該第一至該第四初始-低寄存器R4到R7的使能信號。
第一開關SW1及第二開關SW2在該第一初始-高寄存器R0的輸出信號與電源電壓VDD間做選擇,以及輸出所選擇信號作為該第一上拉驅動器阻抗調節信號drv70u。
至少應該激活在該第一至該第八上拉驅動器阻抗調節信號drv70u至drv140u中的第一上拉驅動器阻抗調節信號drv70u。因此,該第二開關SW2輸出該電源電壓VDD至該drv70u,藉此總是激活該drv70u。
圖15A是顯示該上拉OCD控制邏輯單元112中所包含的第一至第四初始-高寄存器R0到R3中之一的示意電路圖。
如所示,該第三初始-高寄存器R2包括第一使能緩沖器單元151、第二使能緩沖器單元154、第一信號輸入單元152、第二信號輸入單元153、第一RS觸發器單元155及第一信號輸出單元156。
該第一信號輸入單元152通過默認輸入端子DF接收該處于邏輯高電平的OCD默認控制信號ocd_default,以及在緩沖該OCD默認控制信號ocd_default之后,輸出該OCD默認控制信號ocd_default。該第一信號輸入單元152亦對該上拉增加信號pu_inc及先前的初始-高寄存器即此情況中的該第二初始-高寄存器R1的輸出信號執行邏輯運算,然后輸出該邏輯運算的結果。
該第二信號輸入單元153對該上拉減少信號pu_dec的反相信號及下一初始-高寄存器即此情況中的該第四初始-高寄存器154的輸出信號執行邏輯NOR運算,然后輸出該邏輯NOR運算的結果。
該第一RS觸發器單元155接收該第一及該第二信號輸入單元152及153的輸出信號,以作為其輸入信號,以及該第一RS觸發器單元155是藉由該上電信號pwrup來使能。
該第一信號輸出單元156是由該上電信號pwrup來使能以及緩沖該第一RS觸發器單元155的輸出信號,藉此將該被緩沖信號輸出為該第三初始-高寄存器R2的輸出信號,即該第三上拉驅動器阻抗調節信號dru90u。
該第一及該第二使能緩沖器單元151及154分別用于將該上電信號pwrup傳送至該第一RS觸發器單元155及該第一信號輸出單元156。
圖15B是顯示該上拉OCD控制邏輯單元112中所包含的第一至第四初始-低寄存器中之一的示意電路圖。
如所示,該第三初始-低寄存器R6包括第三信號輸入單元161、第四信號輸入單元162、第二RS觸發器單元163、第三使能緩沖器單元164及第二信號輸出單元165。
該第三信號輸入單元161對該上拉增加信號pu_inc及先前的寄存器即此情況中該第二初始-低寄存器R5的輸出信號執行邏輯NAND運算,然后輸出該邏輯NAND運算的結果。
該第四信號輸入單元162通過該默認輸入端子DF接收該OCD默認控制信號ocd_default,以及在緩沖該OCD默認控制信號ocd_default之后,輸出該OCD默認控制信號ocd_default。該第四信號輸入單元162亦對該上拉減少信號pu_dec的反相信號及下一寄存器的輸出信號執行邏輯NOR運算;并且然后輸出該邏輯NOR運算的結果。
該第二RS觸發器單元163是由該電源信號pwrup來使能及接收該第三及該第四信號輸入單元161及162的輸出信號。
第二信號輸出單元165是由該上電信號pwrup來使能及緩沖該第二RS觸發器單元163的輸出信號,藉此輸出該被緩沖信號以作為該第三初始-低寄存器117的輸出信號,即第七上拉驅動器阻抗調節信號drv130u。
圖16是顯示圖5所示的OCD命令解碼器120的方塊圖。
如所示,該OCD命令解碼器120包括OCD鎖存單元125、解碼器122及OCD編碼器123。
OCD鎖存單元125鎖存該被排列的OCD控制代碼,即該多個單個-位數據algn_dinr0、algn_dinr1、algn_dinf0及algn_dinf1。該解碼器122解碼該OCD鎖存單元125所鎖存的OCD控制代碼,以產生多個OCD控制信號,以及該解碼器122激活該多個OCD控制信號中之一。該OCD編碼器123依據該多個OCD控制信號的被激活信號產生該上拉增加信號pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec。
圖17是顯示圖16所示的OCD命令解碼器120的操作的時序圖。
以下參考圖5-17來描述依據本發明的半導體存儲器件的操作。
如上所述,該OCD校準控制操作已由JEDEC所提出,以增加一半導體存儲器件的操作速度。
為了調節一數據輸出驅動器的阻抗而執行該OCD校準控制操作,以使該數據輸出驅動器能在當前系統狀態中具有最佳阻抗。
為了上述目的,應首先測量該數據輸出驅動器的阻抗,并且然后在該OCD校準控制操作時,調節該數據輸出驅動器的阻抗,以使該數據輸出驅動器能在當前系統狀態中具有最佳阻抗。因此,半導體存儲器件應被提供OCD控制代碼輸入針腳、OCD控制代碼輸入單元及控制單元,以藉由解碼該OCD控制代碼來調節該數據輸出驅動器的阻抗。
然而,如圖5所示,依據本發明的半導體存儲器件不包括特定的OCD控制代碼輸入單元。取而代之,該半導體存儲器件使用該數據輸入單元400作為該OCD控制代碼輸入單元。
在該數據存取操作期間,該半導體存儲器件通過該數據輸入單元400接收數據及傳送該被接收數據至該存儲芯塊500。在該OCD校準控制操作期間,OCD控制代碼被輸入至該數據輸入單元400,以使該OCD控制代碼能夠被解碼,以調節該數據輸出驅動器520的阻抗。
特別地,該半導體存儲器件使用該CAS信號產生器200以產生該OCD操作信號ocdp6_adj。因此,該CAS信號產生器200被提供有該OCD模式進入信號輸入單元211。
在調節該數據輸出驅動器的阻抗以獲得最佳阻抗之后,該數據輸出驅動器520通過數據輸入/輸出針腳(DQ墊)輸出該數據。同時,因為該數據輸出驅動器520的阻抗對于當前系統狀態而言是最佳,所述數據能夠被以高速度穩定地輸出。
如上所述,可將該OCD校準控制操作分成兩個序列,亦即用于測量該數據輸出驅動器520的阻抗的第一序列及用于調節該阻抗的第二序列。
該EMRS解碼器700通過該3位地址針腳add<7:9>解碼該OCD控制信號,以指示該半導體存儲器件是處于用于執行該OCD校準控制操作的模式。
如果輸入至該3位地址針腳add<7:9>的OCD控制信號為‘100’,則該EMRS解碼器700激活該第一驅動模式信號ocd_drive1。依據輸入至該3位地址針腳add<7:9>的OCD控制信號的EMRS解碼器700的操作被顯示于圖3B中。
如果該第一驅動模式ocd_drive1被激活,該上拉驅動器521輸出數據為邏輯高電平。此時,由芯片組來測量該上拉驅動器521的阻抗。
之后,如果通過該3位地址針腳add<7:9>輸入的OCD控制信號為‘001’,該EMRS解碼器700激活該OCD周期信號ocd_adj。
如果該OCD周期信號ocd_adj被激活,4位控制代碼通過該DQ墊被順序地輸入。該4位控制代碼由該數據輸入單元400來排列。
然后,該OCD命令解碼器120解碼該被排列的4位控制代碼,以產生該上拉增加信號pu_inc、該上拉減少信號pu_dec、該下拉增加信號pd_inc及該下拉減少信號pd_dec。之后,該OCD控制邏輯單元110產生該第一至第八上拉驅動器阻抗調節信號drv70u到drv140u,以響應該上拉增加信號pu_inc及上拉減少信號pu_dec。
之后,依據該第一至第八上拉驅動器阻抗調節信號drv70u到drv140u來調節該上拉驅動器521的阻抗。在此,藉由控制在該上拉驅動器521中所包含的全部MOS晶體管中的接通的MOS晶體管的數量來調節該上拉驅動器的阻抗。
之后,在輸出數據為高電平期間,該上拉驅動器521的阻抗被設置到所述調節的阻抗。
同時,藉由上述相同方式來執行用于調節該下拉驅動器522的阻抗的操作。
如上所述,依據本發明的半導體存儲器件解碼該OCD控制代碼,而不需使用額外輸入/輸出針腳及OCD控制代碼輸入單元。因此,依據本發明的半導體存儲器件可執行該OCD校準控制操作,最小化用于該OCD校準控制操作的附加電路的尺寸。
本申請案包含有關于2004年5月10日向韓國專利局所提交的韓國專利申請案第2004-32845號的主題,其整個內容被結合在這里以供參考。
雖然以特定實施例來描述本發明,但是熟習該項技藝者將清楚知道可在不脫離下面所附權利要求所界定的本發明的精神及范圍內實施各種變化和修改。
主要組件符號說明110 OCD控制邏輯單元112 上拉OCD控制邏輯單元114 下拉OCD控制邏輯單元120 OCD命令解碼器122 解碼器123 OCD編碼器125 OCD鎖存單元151 第一使能緩沖器單元152 第一信號輸入單元153 第二信號輸入單元154 第二使能緩沖器單元155 第一RS觸發器單元156 第一信號輸出單元161 第三信號輸入單元162 第四信號輸入單元163 第二RS觸發器單元164 第三使能緩沖器單元165 第二信號輸出單元200 列地址選通(CAS)信號產生器210 第一CAS信號產生器211 OCD模式進入信號輸入單元212 寫入控制信號輸入單元213 CAS信號傳送單元
213_1 信號傳送單元213_2 第一鎖存單元213_3 第一傳送門213_4 第二鎖存單元213_5 第一觸發器移位器213_6 第二觸發器移位器220第二CAS信號產生器221第一步CAS信號輸入單元222第三鎖存單元223第二傳送門224延遲單元225第四鎖存單元230第三CAS信號產生器231第二步CAS信號輸入單元232第一信號輸出單元233第二信號輸出單元300OCD控制信號輸入單元400數據輸入單元500存儲芯塊510輸出數據控制單元520數據輸出驅動器單元521上拉驅動器522下拉驅動器700擴展模式寄存器設置(EMRS)解碼器
aBA<1>解碼組地址add<7:9> 3位地址針腳AL<0:6> 附加延遲信號algn_dinr0單位元數據algn_dinr1單位元數據algn_dinf0單位元數據algn_dinf1單位元數據cas4b 寫入命令信號casp6_rd 第一CAS信號casp6_wt 第二CAS信號caspwt第一步CAS信號casp_wt 第二步CAS信號CL<0:6> CAS延遲信號clkp4 時鐘信號cs4b 寫入命令信號DF預設輸入端DQ數據輸出針腳DQS 數據選通信號/DQS 數據選通杠信號drv70u-drv140u上拉驅動器阻抗調節信號dsfp4 第二排列控制信號dsrp4 第一排列控制信號mregsetp8 脈沖信號ND1 第一節點
ocd_adj OCD周期信號ocd_adjpOCD模式進入信號ocd_default OCD預設控制信號ocd_drive0 第二驅動模式信號ocd_drive1 第一驅動模式信號ocd_exitOCD離開信號ocdp6_adj OCD操作信號pd_dec 下拉減少信號pd_inc 下拉增加信號pu_dec 上拉減少信號pu_inc 上拉增加信號pwrup 電力開啟信號R0 第一初始-高寄存器R1 第二初始-高寄存器R2 第三初始-高寄存器R3 第四初始-高寄存器R4 第一初始-低寄存器R5 第二初始-低寄存器R6 第三初始-低寄存器R7 第四初始-低寄存器ras4寫入命令信號SW1 第一開關SW2 第二開關VDD 電源電壓
we4b 寫入命令信號WT 寫入命令信號。
權利要求
1.一種半導體存儲器件,用于執行OCD校準控制操作,以調節數據輸出阻抗,包括用于解碼地址信號以產生OCD默認控制信號、OCD操作信號及多個數據的裝置;用于接收多位的數據以產生OCD控制代碼的裝置;用于接收該OCD控制代碼及該OCD操作信號以產生多個阻抗調節控制信號的裝置;以及用于接收該多個數據及調節該數據輸出阻抗以響應該多個阻抗調節控制信號的裝置。
2.如權利要求1所述的半導體存儲器件,其中用于解碼該地址信號的裝置包括EMRS解碼器,用于解碼該地址信號以產生該OCD默認控制信號、第一驅動模式信號、第二驅動模式信號、OCD退出信號及OCD周期信號。
3.如權利要求2所述的半導體存儲器件,其中用于解碼該地址信號的裝置進一步包括OCD控制信號輸入單元,用于接收該地址信號以產生OCD模式進入信號;以及CAS信號產生器,用于將該OCD操作信號輸出至用于接收該OCD控制代碼的裝置,以響應該OCD周期信號、該OCD模式進入信號、行地址選通(RAS)信號、列地址選通(CAS)信號、寫入使能信號及芯片選擇信號。
4.如權利要求3所述的半導體存儲器件,其中該CAS信號產生器包括第一CAS信號產生器,其由該OCD模式進入信號使能,以產生第一步CAS信號;第二CAS信號產生器,用于通過延遲該第一步CAS信號一預定延遲時間以產生第二步CAS信號;以及第三CAS信號產生器,用于輸出該第二步CAS信號作為該OCD操作信號,以響應該OCD模式進入信號。
5.如權利要求4所述的半導體存儲器件,其中該第一CAS信號產生器包括讀取/寫入控制信號輸入單元,用于激活第一節點的第一信號;OCD信號輸入單元,用于在該OCD校準控制操作期間激活該第一節點的第一信號;以及CAS信號傳送單元,用于鎖存該第一節點的第一信號及輸出該第一節點的第一信號作為該第一步CAS信號,以響應時鐘信號。
6.如權利要求5所述的半導體存儲器件,其中該CAS信號傳送單元包括信號輸入單元,用于在該第一節點的第一信號被激活時,傳送該第一步CAS信號至第二節點;第一鎖存單元,用于鎖存該第二節點的第二信號;傳送門,用于傳送該第一鎖存單元鎖存的第二節點的第二信號,以響應該時鐘信號;第二鎖存單元,用于鎖存該傳送門的輸出信號;第一觸發器移位器,用于依據附加的等待時間信號移位該第二鎖存單元的輸出信號;以及第二觸發器移位器,用于依據CAS等待時間信號移位該第一觸發器移位器的輸出信號,從而輸出該第一步CAS信號。
7.如權利要求4所述的半導體存儲器件,其中該第二CAS信號產生器包括信號輸入單元,用于接收該第一步CAS信號;第一鎖存單元,用于鎖存該信號輸入單元的輸出信號;傳送門,用于傳送該第一鎖存單元的輸出信號,以響應時鐘信號;延遲單元,用于延遲該傳送門的輸出信號一個時鐘周期;以及第二鎖存單元,用于輸出該延遲單元的輸出信號作為該第二步CAS信號。
8.如權利要求4所述的半導體存儲器件,其中該第三CAS信號產生器包括信號輸入單元,用于接收該第二步CAS信號;第一信號輸出單元,用于在該OCD周期信號被激活時,輸出該信號輸入單元的輸出信號作為該OCD操作信號;以及第二信號輸出單元,用于在該OCD周期信號被非激活時,輸出該信號輸入單元的輸出信號以作為該CAS信號。
9.如權利要求8所述的半導體存儲器件,其中接收該多位數據的裝置在該半導體存儲器件處于OCD校準控制模式時,產生用于排列該多位數據的OCD控制代碼。
10.如權利要求9所述的半導體存儲器件,其中用于接收該OCD控制代碼的裝置包括OCD命令解碼器,用于解碼該OCD控制代碼及該OCD操作信號,以產生上拉增加信號、上拉減少信號、下拉增加信號及下拉減少信號;以及OCD控制邏輯單元,用于依據該OCD默認信號、該上拉增加信號、該上拉減少信號、該下拉增加信號及該下拉減少信號產生該多個阻抗調節控制信號。
11.如權利要求10所述的半導體存儲器件,其中該OCD控制邏輯單元包括上拉OCD控制邏輯單元,用于接收該OCD默認控制信號、該上拉增加信號、該上拉減少信號及上電信號以產生多個上拉阻抗調節控制信號;以及下拉OCD控制邏輯單元,用于接收該OCD默認控制信號、該下拉增加信號、該下拉減少信號及上電信號以產生多個下拉阻抗調節控制信號;其中該多個阻抗調節控制信號包括該多個上拉阻抗調節控制信號及該多個下拉阻抗調節控制信號。
12.如權利要求11所述的半導體存儲器件,其中該上拉OCD控制邏輯單元包括多個初始-高寄存器及多個初始-低寄存器,用于接收該OCD默認控制信號、該上拉增加信號、該上拉減少信號及上電信號以產生該多個上拉阻抗調節控制信號。
13.如權利要求12所述的半導體存儲器件,其中所述多個初始-高寄存器的每個包括第一使能緩沖器單元及第二使能緩沖器單元,用于接收該上電信號;第一信號輸入單元,用于接收該OCD默認控制信號、該上拉增加信號及先前的初始-高寄存器的輸出信號;第二信號輸入單元,用于接收該上拉減少信號;RS觸發器單元,用于接收該第一信號輸入單元及該第二信號輸入單元的輸出信號;以及信號輸出單元,用于接收該第一RS觸發器單元的輸出信號,以產生所述上拉阻抗調節控制信號之一。
14.如權利要求12所述的半導體存儲器件,其中所述多個初始-低寄存器的每個包括使能緩沖器單元,用于接收該上電信號;第一信號輸入單元,用于接收該上拉增加信號及先前初始低-寄存器的輸出信號;第二信號輸入單元,用于接收該上拉減少信號及該OCD默認控制信號;RS觸發器單元,用于接收該第一信號輸入單元及該第二信號輸入單元的輸出信號;以及信號輸出單元,用于接收該第一RS觸發器單元的輸出信號,以產生所述上拉阻抗調節控制信號之一。
15.如權利要求11所述的半導體存儲器件,其中該上拉OCD控制邏輯單元包括多個初始-高寄存器及多個初始-低寄存器,用于接收該OCD默認控制信號、該上拉增加信號、該上拉減少信號及上電信號,以產生該多個上拉阻抗調節控制信號。
16.如權利要求15所述的半導體存儲器件,其中所述多個初始-高寄存器的每個包括第一使能緩沖器單元及第二使能緩沖器單元,用于接收該上電信號;第一信號輸入單元,用于接收該OCD默認控制信號、該上拉增加信號及先前初始-高寄存器的輸出信號;第二信號輸入單元,用于接收該上拉減少信號;RS觸發器單元,用于接收該第一信號輸入單元及該第二信號輸入單元的輸出信號;以及信號輸出單元,用于接收該第一RS觸發器單元的輸出信號,以產生所述上拉阻抗調節控制信號之一。
17.如權利要求15所述的半導體存儲器件,其中所述多個初始-低寄存器的每個包括使能緩沖器單元,用于接收該上電信號;第一信號輸入單元,用于接收該上拉增加信號及先前初始-低寄存器的輸出信號;第二信號輸入單元,用于接收該上拉減少信號及該OCD默認控制信號;RS觸發器單元,用于接收該第一信號輸入單元及該第二信號輸入單元的輸出信號;以及信號輸出單元,用于接收該第一RS觸發器單元的輸出信號,以產生所述上拉阻抗調節控制信號之一。
全文摘要
一種半導體存儲器件,用于執行OCD校準控制操作,以調節數據輸出阻抗,包括用于解碼地址信號以產生OCD默認控制信號、OCD操作信號及多個數據的裝置;用于接收多位數據以產生OCD控制代碼的裝置;用于接收該OCD控制代碼及該OCD操作信號以產生多個阻抗調節控制信號的裝置;以及用于接收該多個數據及調節該數據輸出阻抗以響應該多個阻抗調節控制信號的裝置。
文檔編號G11C11/401GK1707693SQ20051006947
公開日2005年12月14日 申請日期2005年5月9日 優先權日2004年5月10日
發明者鄭憲三 申請人:海力士半導體有限公司