專利名稱：高穩定性位移電路的制作方法
技術領域：
本發明涉及一種高穩定性位移電路，特別一種由非晶硅薄膜晶體管(a-Si TFT)制程技術所形成的位移電路，以提高位移電路的穩定性，及延長位移電路的工作時間與正常運作。
背景技術：
SOG(system on glass)技術可用非晶硅(amorphous silicon；a-Si)制程與低溫多晶硅(Low Temperature poly-silicon；LTPS)制程來實現，LTPS TFT與a-Si TFT的最大的區別在于其電性與制程繁簡的差異。LTPS TFT擁有較高的載子移動率，然而其制程卻較繁復；而a-Si TFT則反之，雖然a-Si的載子移動率不如LTPS，但由于其制程較簡單且成熟，因此在成本上具有不錯的競爭優勢。
但由于a-Si TFT元件本身特性的限制，導致TFT元件的臨界電壓(Threshold Voltage，Vth)值會隨著外加偏壓(stress)的影響而逐漸上升，這是a-Si TFT無法實現SOG的重要原因，所以克服元件本身特性因素所造成的臨界電壓不穩定是現階段以a-Si TFT制程實現SOG最迫切需要解決的問題。
現有技術如美國專利US 5,222,082的“Shift Register Useful asa Select Line Scanner for Liquid Crystal Display”(1993年6月22日提交)。該專利的架構如圖1所示，該移位緩存器的多個階(第1階～第n階)中的各階依序串接在一起并將輸出信號OUTPUT 1～OUTPUT n送至面板的柵極控制線(gate lines)，起始動作是將串接的一輸入信號輸入至第一階，其余各階的輸入信號是由前一階的輸出信號所送入的，且此移位緩存器電路是由三個時脈信號C1、C2、C3將該些移位緩存器分成單數階與偶數階來分別控制。
該電路是由6個TFT所組成(如圖2所示)，請再配合參照圖3的時序圖，該專利的電路運作方式如下當輸入信號與時脈信號C3為高位準時(以奇數階說明)，分別使晶體管T3與T4呈導通狀態，通過調整此二顆晶體管T3與T4的尺寸大小，將節點P2在此時間設計為低位準。當節點P2準位為低位準時，晶體管T2與T6將為截止狀態，由于晶體管T1導通，節點P1的位準將為Vdd-VthT1，此位準仍屬于高位準，因此晶體管T5將呈導通狀態，這時輸出端OUT的輸出信號將被時脈信號C1的低位準拉至為低位準。
當輸入信號處于低位準時，該晶體管T1與T4將為截止狀態，且為低位準的時脈信號C3將使晶體管T3呈截止狀態，導致此時節點P1處于浮接狀態，由于時脈信號C1此刻由低位準轉為高位準，因此將節點P1因自舉升壓(bootstrap)效應而被拉至較高位準，以致使時脈信號C1高位準可完美充電至該輸出端OUT；在此時間節點P2為浮接狀態，其準位由前一個狀態決定仍處于低準位。當輸入信號、時脈信號C1與C3同時處于低位準時將使晶體管T3與T4呈截止狀態，此時節點P2將會處于第二次浮接(floating)狀態，且仍為低準位狀態。下一個時間若時脈信號C3為低準位轉為高準位時，節點P2將為高準位狀態，此后將長時間處于高準位直至輸入信號由低準位轉為高準位，此結果將造成晶體管T2與T6臨界電壓(Vth)嚴重位移。
綜上所述，該美國專利US 5,222,082的缺陷為電路中節點P1及P2將在短暫時間內處于浮接狀態，這將造成節點P1及P2受時脈信號或其它噪聲的影響而造成位移電路的錯誤運作。另外，晶體管T2與T6長時間受到直流偏壓而產生嚴重的臨界電壓位移現象，最后將導致電路運作異常，縮短電路的使用壽命。
發明內容
本發明的主要目的在于避免位移電路中的非晶硅薄膜晶體管因持續偏壓而影響位移電路的動作，從而延長位移電路的使用壽命。
本發明的另一目的在于利用一補充單元持續對輸出節點補充低位準，這樣可有效降低薄膜晶體管臨界電壓的位移，且本發明利用一補充單元的設計方法所完成的位移電路，其節點在任何時間均無浮接狀態。
本發明的位移電路包括多個階段，各階段依序串接在一起并且各自產出輸出信號。一輸入信號輸入至第1階的輸入端，其余各階段的輸入信號是由前一階的輸出信號所送入的。其中各階段的位移電路具有一補充單元對輸出節點補充低準位，其利用將該輸出節點處的輸出信號拉回至自屬位移電路單元內充當控制信號，其控制信號支配該階位移電路單元進而對該輸出端持續補充低位準。
藉此本發明的位移電路除了可以達到主動式顯示面板所需的驅動信號位移的功能之外，當該電路使用非晶硅薄膜晶體管實施時，同時可以抑制電路內非晶硅薄膜晶體管的臨界電壓位移現象，這樣可延長位移電路的使用壽命，且該位移電路的每一節點在任何時間均無浮接狀態，同時可提高位移電路的穩定性。
圖1是美國專利US 5,222,082的架構示意圖。
圖2是美國專利US 5,222,082的電路示意圖。
圖3是美國專利US 5,222,082的時序圖。
圖4是本發明的電路架構示意圖。
圖5是本發明的輸入信號與輸出信號的時間關系圖。
圖6是本發明的補充單元架構圖。
圖7是本發明的第一實施例的單一級電路的示意圖。
圖8是第一實施例相關節點的波形圖。
圖9是本發明的第二實施例的單一級電路的示意圖。
圖10是第二實施例相關節點的波形圖。
圖11本發明與現有技術中的晶體管臨界電壓位移的時間關系圖。
具體實施例方式
有關本發明的詳細內容及技術說明，現結合
如下請參閱圖4所示，是本發明的電路架構示意圖。本發明提供了一種高穩定性位移電路，該位移電路包括多個階段(如圖中SR1～SR4)，各階段依序串接在一起并且各自產出輸出信號(如圖中G(1)～G(4))。一輸入信號STV輸入至第1階(SR1)的輸入端IN，其余各階段(SR2～SR4)的輸入端IN接入前一階的輸出信號(G(i-1))。各階段的位移電路具有高準位Vdd與低位準Vss電源，與信號為反相狀態的時脈信號CLKA與CLKB輸入至各階段(SR2～SR4)，分別作為第一時脈端CA與第二時脈端CB的輸入信號，其中該位移電路的奇數級的第一時脈端CA接入時脈信號CLKA，第二時脈端CB接入時脈信號CLKB，而偶數級的第一時脈端CA則接入時脈信號CLKB，第二時脈端CB接入時脈信號CLKA，其輸入信號(CLKA、CLKB、STV)與輸出信號(G(1)～G(5))的時間關系圖如圖5所示。
請再參閱圖6所示，本發明對于各階段的位移電路單元10，在該位移電路單元10的輸出節點Q處加入一補充單元20，本發明利用將該輸出節點Q的輸出信號拉回至自屬該位移電路單元10內的節點，藉此節點充當一控制節點RT，且該控制節點RT的控制信號支配該位移電路單元10，進而對該位移電路單元10的輸出節點Q持續補充低位準。
其中，該補充單元20包括一第一補充晶體管MA，其柵極與該位移電路單元10的第一衍生節點QA電性連接，漏極連接至輸出節點Q，源極連接至低位準的供應電壓Vss；一第二補充晶體管MB，其柵極連接至該位移電路單元10的第二衍生節點QB，且該第二衍生節點QB的信號與該第二時脈端CB的信號相同，漏極連接至輸出節點Q，源極連接至低位準的供應電壓Vss；及一第三補充晶體管MC，其柵極連接至該位移電路單元10的第二衍生節點QB，漏極與該第一衍生節點QA電性連接，源極連接至低位準的供應電壓Vss。
該第一衍生節點QA控制第一補充晶體管MA，第二衍生節點QB控制第二補充晶體管MB與第三補充晶體管MC，使輸出節點Q持續補充低位準，同時間該第一補充晶體管MA與第二補充晶體管MB只有1/2工作周期(duty)受到偏壓，從而可避免位移電路中的非晶硅薄膜晶體管因持續偏壓而影響位移電路的運作，以延長位移電路的使用壽命。
為詳細說明該位移電路單元10與該補充單元20的運作方式，現以實施例詳細說明該位移電路。第一實施例請參閱圖7的單一級電路示意圖及圖8的相關節點的波形圖。
該位移電路單元10包括一第一晶體管T11，其柵極接至一第二時脈信號CL2(該第二時脈端CB接入的信號)，漏極接至該輸入端IN信號；一第二晶體管T12，其漏極與第一晶體管T11的源極電性連接于一第一節點N1，其源極連接至低位準的供應電壓Vss；一第三晶體管T13，其漏極接至一第一時脈信號CL1(該第一時脈端CA接入的信號)，其源極是輸出節點Q(輸出端OUT)；一第四晶體管T14，其柵極接至第一時脈信號CL1，漏極連接至高位準的供應電壓Vdd；一第五晶體管T15，其柵極是由輸出節點Q拉回至自屬位移電路單元10的控制節點RT，其源極連接至低位準的供應電壓Vss，其漏極與第四晶體管T14的源極電性連接于一第二節點N2，即第四晶體管T14與第五晶體管T15形成一反相器，且該第二晶體管T12的柵極接至該第二節點N2。
該第二節點N2也就是補充單元20的第一衍生節點QA；第一實施例電路的精神是該輸出節點Q處的輸出信號拉回至自屬位移電路單元10內控制反相器(第四晶體管T14與第五晶體管T15)，使該反相器受本階輸出信號所控制，進而控制該補充單元20，進而對該輸出節點Q持續補充低位準，相同地，也就是對輸出端OUT持續補充低位準。
根據本實施例的電路的運作原理說明如下
1.輸入端IN信號的觸發脈波會與第二時脈信號CL2同相位，當輸入端IN信號產生觸發脈波而為高位準(Vdd)時，第二時脈信號CL2也為高位準(Vdd)，而第一時脈信號CL1為低位準(Vss)，第一節點N1的電壓會升高至(Vdd-VthT11)，輸出端OUT輸出的電壓為低位準(Vss)。這是因為a.第一晶體管T11會導通，因為第二時脈信號CL2為高位準(Vdd)。
b.第二晶體管T12會截止，因為N2節點的電壓為低位準(Vss)。
c.第三晶體管T13會導通，因為第一節點N1為Vdd-Vth1。
d.第四晶體管T14會截止，因為第一時脈信號CL1為低位準(Vss)。
e.第五晶體管T15會截止，因為輸出端OUT信號為低位準(Vss)。
f.第一補充晶體管MA會截止，因為第二節點N2為低位準(Vss)。
g.第二補充晶體管MB會導通，因為第二時脈信號CL2為高位準(Vdd)。
h.第三補充晶體管MC會導通，因為第二時脈信號CL2為高位準(Vdd)。
i.第一節點N1升高為(Vdd-VthT11)，因為第一晶體管T11會導通，將第一節點N1拉至Vdd-VthT11。
j.第二節點N2被拉至低位準(Vss)，因為第三補充晶體管MC會導通，將第二節點N2拉至低位準(Vss)。
k.輸出端OUT會被拉至低位準(Vss)，因為第三晶體管T13與第二補充晶體管MB會導通，將輸出端OUT拉至低位準(Vss)。
2.當輸入端IN信號變為低位準(Vss)時，第二時脈信號CL2也變為低位準(Vss)，而第一時脈信號CL1變為高位準(Vdd)，第一節點N1的電壓會因自舉升壓效應而由(Vdd-VthT11)再升高為(Vdd-VthT11+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN1)，CN1為第一節點N1的寄生電容)，且輸出端OUT的電壓會由低位準(Vss)升高轉為高位準(Vdd)。這是因為a.第一晶體管T11會截止，因為第二時脈信號CL2變為低位準(Vss)。
b.第二晶體管T12會截止，因為第二節點N2為低位準(Vss)。
c.第三晶體管T13會導通，因為第一節點N1為Vdd-VthT11+ΔVp。
d.第四晶體管T14會導通，因為第一時脈信號CL1為高位準(Vdd)。
e.第五晶體管T15會導通，因為輸出端OUT為高位準(Vdd)。
f.第一補充晶體管MA會截止，因為第二節點N2為低位準(Vss)。
g.第二補充晶體管MB會截止，因為第二時脈信號CL2為低位準(Vss)。
h.第三補充晶體管MC為截止，因為第二時脈信號CL2為低位準(Vss)。
i.第一節點N1為Vdd-Vth1+ΔVp，因為第一晶體管T11與第二晶體管T12截止，第一節點N1處于浮接狀態，第一節點N1的電壓會因第一時脈信號CL1由低準位轉態至高位準而產生自舉升壓效應，電壓位準由(Vdd-Vth1)再升高為(Vdd-Vth1+ΔVp)。
j.第二節點N2為低位準，其準位將略高于Vss，因為第五晶體管T15的元件尺寸W/L會比第四晶體管T14的元件尺寸W/L大，例如薄膜晶體管的大小尺寸比例為第五晶體管TFT15∶第四晶體管TFT14＝10∶1，因此即使第四晶體管T14、第五晶體管T15同時導通，第二節點N2的電壓仍會維持在低位準的供應電壓Vss附近的低位準狀態。
k.輸出端OUT為高位準(Vdd)，因為第三晶體管T13會導通，第一節點N1的電壓會因自舉升壓效應由(Vdd-VthT11)再升高為(Vdd-VthT11+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN1)，CN1為第一節點N1的寄生電容)，由于此電壓相較于Vdd其值大于許多，因此輸出端OUT的電壓會由低位準(Vss)完美充電至高位準(Vdd)。
3.當第一時脈信號CL1變為低位準(Vss)，而第二時脈信號CL2變為高位準(Vdd)時，輸入端IN信號持續為低位準(Vss)，第一節點N1的電壓會由(Vdd-VthT11+ΔVp)轉為低位準(Vss)，輸出端OUT的電壓會由高位準(Vdd)降低為低位準(Vss)。這是因為a.第一晶體管T11會導通，因為第二時脈信號CL2為高位準(Vdd)。
b.第二晶體管T12會截止，因為第二節點N2為低位準(Vss)。
c.第三晶體管T13會截止，因為第一節點N1為低位準(Vss)。
d.第四第四晶體管T14會截止，因為第一時脈信號CL1為低位準(Vss)。
e.第五晶體管T15會截止，因為輸出端OUT信號為低位準(Vss)。
f.第一補充晶體管MA會截止，因為第二節點N2電壓為低位準(Vss)。
g.第二補充晶體管MB會導通，因為第二時脈信號CL2為高位準(Vdd)。
h.第三補充晶體管MC會導通，因為第二時脈信號CL2為高位準(Vdd)。
i.第一節點N1為低位準(Vss)，因為第一晶體管T11導通，將第一節點N1的電壓會由(Vdd-VthT11+ΔVp)變為低位準(Vss)。
j.第二節點N2為低位準(Vss)，因為第三補充晶體管MC會導通，將第二節點N2的電壓拉至低位準(Vss)。
k.輸出端OUT為低位準(Vss)，因為第二補充晶體管MB會導通，將輸出端OUT拉至低位準(Vss)。
4.當第二時脈信號CL2變為低位準(Vss)，而第一時脈信號CL1變為高位準(Vdd)時，輸入端IN信號持續為低位準(Vss)，第一節點N1的電壓會維持為低位準(Vss)，輸出端OUT的電壓會維持為低位準(Vss)。這是因為
a.第一晶體管T11會截止，因為第二時脈信號CL2的電壓為低位準(Vss)。
b.第二晶體管T12會導通，因為第二節點N2為Vdd-Vth4。
c.第三晶體管T13會截止，因為第一節點N1的電壓為低位準(Vss)。
d.第四晶體管T14會導通，因為第一時脈信號CL1為高位準(Vdd)。
e.第五晶體管T15會截止，因為輸出端OUT為低位準(Vss)。
f.第一補充晶體管MA會導通，因為第二節點N2的電壓為Vdd-Vth4。
g.第二補充晶體管MB會截止，因為第二時脈信號CL2的電壓為低位準(Vss)。
h.第三補充晶體管MC會截止，因為第二時脈信號CL2的電壓為低位準(Vss)。
i.第一節點N1為低位準(Vss)，因為第二晶體管T2導通，將第一節點N1的電壓持續拉至低位準(Vss)。
j.第二節點N2的電壓為Vdd-Vth4，因為第四晶體管T14會導通，將第二節點N2的電壓拉至Vdd-VthT14。
k.輸出端OUT為低位準(Vss)，因為第一補充晶體管MA會導通，將輸出端OUT持續拉至低位準(Vss)。
5.當第一時脈信號CL1變為低位準(Vss)，而第二時脈信號CL2變為高位準(Vdd)時，輸入端IN信號持續為低位準(Vss)，輸出端OUT的電壓會維持為低位準(Vss)。這是因為a.第一晶體管T11會導通，因為第二時脈信號CL2為高位準(Vdd)。
b.第二晶體管T12會截止，因為第二節點N2的電壓為低位準(Vss)。
c.第三晶體管T13會截止，因為第一節點N1的電壓為低位準(Vss)。
d.第四晶體管T14會截止，因為第一時脈信號CL1為低位準(Vss)。
e.第五晶體管T15會截止，因為輸出端OUT的電壓為低位準(Vss)。
f.第一補充晶體管MA會截止，因為第二節點N2的電壓為低位準(Vss)。
g.第二補充晶體管MB會截止，因為第二時脈信號CL2為高位準(Vdd)。
h.第三補充晶體管MC會導通，因為第二時脈信號CL2的電壓為高位準(Vdd)。
i.第一節點N1為低位準(Vss)，因為第一晶體管T11導通，將第一節點N1的電壓持續拉至低位準(Vss)。
j.第二節點N2為低位準(Vss)，因為第三補充晶體管MC會導通，將第二節點N2的電壓拉至低位準(Vss)。
k.輸出端OUT為低位準(Vss)，因為第二補充晶體管MB會導通，將輸出端OUT持續拉至低位準(Vss)。
由上述的運作原理說明，可看出本發明利用在第一時脈信號CL1時間由輸出端OUT拉回至自屬位移電路單元10控制第五晶體管T15，配合第一時脈信號CL1接至第四晶體管T14完成的反向器，其反向器的輸出信號導通第二晶體管T12對第一節點N1補充低位準(Vss)電壓，并在第二時脈信號CL2時間由第二時脈信號CL2控制第一晶體管T1對第一節點N1補充低位準(Vss)電壓，所以本發明的位移電路單元10可使第二晶體管T12為只有1/2工作周期受到偏壓的同時，也使第一節點N1非處于浮接狀態。
利用在第一時脈信號CL1時間由輸出端OUT控制第五晶體管T15配合第一時脈信號CL1控制第四晶體管T14完成的反向器，其反向器的輸出信號提供第一節點N1準位，并在第二時脈信號CL2時間由該二時脈信號CL2控制第三補充晶體管MC提供另一準位，用以使第二節點N2非處于浮接狀態。
利用在第一時脈信號CL1時間由輸出端OUT控制該第五晶體管T15配合第一時脈信號CL1控制第四晶體管T14完成的反向器，其反向器的輸出信號導通第一補充晶體管MA補充低準位，并在第二時脈信號CL2時間由該二時脈信號CL2控制該第二補充晶體管MB補充低位準(Vss)電壓，使輸出端OUT處于隨時得到低準位的補充。
即本實施例的位移電路在運作時，第二晶體管T12、第一補充晶體管MA與第二補充晶體管MB為處于1/2工作周期電壓交替的驅動條件，而不是如US5,222,082其晶體管T2與T6持續處于直流偏壓狀態，根據本發明的該設計方式可以改善第二晶體管T12、第一補充晶體管MA、與第二補充晶體管MB的臨界電壓位移現象，降低第二晶體管T2、第一補充晶體管MA、與第二補充晶體管MB的臨界電壓隨使用時間增加的程度，以提高位移電路的穩定性，延長位移電路的正常工作時間，且第一實施例位移電路中的每個節點并無浮接狀態，可避免因噪聲影響電路正常運作。
第二實施例請參閱圖9的單一級電路示意圖及圖10的相關節點的波形圖。
該位移電路單元10包括一第一晶體管T21，其柵極接至第二時脈信號CL2(該第二時脈端CB接入的信號)，漏極接至該輸入端IN信號；一第二晶體管T22，其漏極與第一晶體管T21的源極電性連接于一第一節點N21，其源極連接至低位準的供應電壓Vss；一第三晶體管T23，其柵極接至該第一節點N21，漏極接至第一時脈信號CL1(該第一時脈端CA接入的信號)，其源極是輸出節點Q(輸出端OUT)；一第五晶體管T25，其柵極與漏極連接至高位準的供應電壓Vdd；一第六晶體管T26，其柵極是由輸出節點Q拉回至自屬位移電路單元10的控制節點RT，其源極連接至低位準的供應電壓Vss，漏極與第五晶體管T25的源極電性連接于一第三節點N23，即第五晶體管T25與第六晶體管T26形成一反相器；一第四晶體管T24，其柵極接至第一時脈信號CL1，其漏極與第二晶體管T22的柵極電性連接于一第二節點N22，其源極接至該第三節點N23。
該第二節點N22也就是補充單元20的衍生節點QA；第二實施例電路精神是該輸出節點Q處的輸出信號拉回至自屬位移電路單元10內控制反相器(第四晶體管T24與第五晶體管T25)，使該反相器受本階輸出信號所控制，進而控制該補充單元20對該輸出端OUT持續補充低位準。
本實施例電路的運作原理說明如下1.當該輸入端IN信號的觸發脈波與該第二時脈信號CL2同相位，當輸入端IN信號產生觸發脈波而為高位準(Vdd)時，第二時脈信號CL2也為高位準(Vdd)，而第一時脈信號CL1則為低位準(Vss)，第一節點N21節點的電壓會由低位準(Vss)升高為Vdd-Vth1，輸出端OUT的電壓維持為低位準(Vss)。這是因為a.第一晶體管T21會導通，因為第二時脈信號CL2為高位準(Vdd)。
b.第二晶體管T22會截止，因為第二時脈信號CL2為高位準(Vdd)，且第三補充晶體管MC導通，使第二節點N22為低位準(Vss)。
c.第三晶體管T23會導通，因為第一節點N21為Vdd-VthT21的高位準。
d.第四晶體管T24會截止，因為第一時脈信號CL1為低位準(Vss)。
e.第三補充晶體管MC會導通，因為第二時脈信號CL2為高位準(Vdd)。
f.第五晶體管T25會導通，此晶體管持續處于導通狀態。
g.第六晶體管T26會截止，因為輸出端OUT為低位準(Vss)。
h.第一補充晶體管MA會截止，因為第二節點N22為低位準(Vss)。
i.第二補充晶體管MB會導通，因為第二時脈信號CL2為高位準(Vdd)。
j.第一節點P1準位升高為Vdd-Vth1，因為第一晶體管T21會導通，而輸入端IN信號為高位準(Vdd)。
k.第二節點N22準位為低位準(Vss)，因為第二時脈信號CL2為高位準(Vdd)，第三補充晶體管MC導通將第二節點N22拉至低位準(Vss)且第四晶體管T24關閉。
l.第三節點N23準位為Vdd-VthT25，因為第四晶體管T24與第六晶體管T26會關閉。
2.當輸入端IN信號變為低位準(Vss)時，第二時脈信號CL2變為低位準(Vss)，而第一時脈信號CL1變為高位準(Vdd)，第一節點N21的電壓會因自舉升壓效應由Vdd-VthT21再升高為(Vdd-VthT21+ΔVp)，(其中ΔVp＝Cgs(Vdd-Vss)/(Cgs+CN21)，CN21為第一節點N21的寄生電容)，且輸出端OUT的電壓會由低位準(Vss)升高變為高位準(Vdd)。這是因為a.第一晶體管T21會截止，因為第二時脈信號CL2變為低位準(Vss)。
b.第二晶體管T22會截止，因為第二節點N22為低位準(Vss)。
c.第三晶體管T23會導通，因為第一節點N21的電壓為Vdd-VthT21+ΔVp。
d.第四晶體管T24會導通，因為第一時脈信號CL1為高位準(Vdd)。
e.第三補充晶體管MC會截止，因為第二時脈信號CL2變為低位準(Vss)。
f.第五晶體管T25會導通。
g.第六晶體管T26會導通，因為輸出端OUT為高位準(Vdd)。
h.第一補充晶體管MA會截止，因為第二節點N22為低位準(Vss)。
i.第二補充晶體管MB會截止，因為第二時脈信號CL2變為低位準(Vss)。
j.第一節點N21節點的電壓會因第一時脈信號CL1由低準位轉態至高準位產生自舉升壓效應，而由(Vdd-VthT21)升高為(Vdd-VthT21+ΔVp)。
k.第三節點N23的電壓由第五晶體管T25與第六晶體管T26的尺寸來決定，在本實施例必須在這個時間準位設計為低位準，以關閉第二晶體管T22。
l.第二節點N22為低位準，此時第三節點N23電壓為一低位準，同時第一時脈信號CL1為高位準(Vdd)，這時會將第二節點N22拉至低位準，關閉第二晶體管T22。
3.當第一時脈信號CL1變為低位準(Vss)，而第二時脈信號CL2變為高位準(Vdd)時，輸入端IN信號持續為低位準(Vss)，第一節點N21的電壓會由Vdd-VthT21+ΔVp拉至低位準(Vss)，輸出端OUT的電壓會由高位準(Vdd)降低至低位準(Vss)。這是因為a.第一晶體管T21會導通，因為第二時脈信號CL2為高位準(Vdd)。
b.第二晶體管T22會截止，因為第二時脈信號CL2為高位準(Vdd)，第三補充晶體管MC導通將第二節點N22準位拉至低位準(Vss)，且第一時脈信號CL1為低位準(Vss)關閉第四晶體管T24。
c.第三晶體管T23會截止，因為第一節點N21為低位準(Vss)。
d.第四晶體管T24會截止，因為第一時脈信號CL1為低位準(Vss)。
e.第三補充晶體管MC會導通，因為第二時脈信號CL2為高位準(Vdd)。
f.第五晶體管T25會導通。
g.第六晶體管T26會截止，因為輸出端OUT為低位準(Vss)。
h.第一補充晶體管MA會截止，因為第二節點N22的電壓為低位準(Vss)。
i.第二補充晶體管MB會截止，因為第二時脈信號CL2為高位準(Vdd)。
j.第一節點N21的電壓會因第二時脈信號CL2為高位準(Vdd)，且輸入端IN信號為低位準(Vss)，將第一節點N21拉至低位準(Vss)。
k.第二節點N22的電壓為低位準(Vss)，因為第二時脈信號CL2為高位準(Vdd)，第三補充晶體管MC導通將第二節點N22拉至低位準(Vss)。
l.第三節點N23準位為Vdd-VthT25的高位準，因為第四晶體管T24與第六晶體管T26會關閉。
4.當第二時脈信號CL2變為低位準(Vss)，而第一時脈信號CL1變為高位準(Vdd)時，輸入端IN信號持續為低位準(Vss)，第一節點N21的電壓為低位準(Vss)，輸出端OUT的電壓會維持為低位準(Vss)。這是因為a.第一晶體管T21會截止，因為第二時脈信號CL2變為低位準(Vss)。
b.第二晶體管T22會導通，因為第二節點N22的電壓為高位準(Vdd)。
c.第三晶體管T23會截止，因為第一節點N21的電壓為低位準(Vss)。
d.第四晶體管T24會導通，因為第一時脈信號CL1為高位準(Vdd)。
e.第三補充晶體管MC會截止，因為第二時脈信號CL2變為低位準(Vss)。
f.第五晶體管T25會導通。
g.第六晶體管T26會截止，因為輸出端OUT的電壓為低位準(Vss)。
h.第一補充晶體管MA會導通，因為第二節點N22的電壓為高位準(Vdd)。
i.第二補充晶體管MB會截止，因為第二時脈信號CL2變為低位準(Vss)。
j.第一節點N21的電壓會因第四晶體管T24導通將第二節點N22拉至與第三節點N23相同處于高位準，而將第二晶體管T22導通，導制該第一節點N21拉至低位準(Vss)。
k.第二節點N22的電壓為高位準，因該第四晶體管T24導通將第二節點N22拉至與第三節點N23相同處于高位準。
l.第三節點N23準位為高位準，由于此時第四晶體管T24與第五晶體管T25同時打開，第二節點N22與第三節點N23此時電位將迅速達到平衡，所以第三節點N23的電壓會先將由Vdd-VthT25降一電壓位準，此準位大小由第四晶體管T24與第五晶體管T25的尺寸決定，且由于第五晶體管T25處于飽和區工作，所以降下一位準后，經由一段時間后，第三節點N23的電壓將回升至Vdd-VthT25。
由上述的運作原理說明，可看出當輸出端OUT為高位準(Vdd)以后的時間，第一節點N21將由第一晶體管T1與第二晶體管T2交替導通持續將第一節點N21拉至低位準(Vss)，輸出端OUT由第一補充晶體管MA與第二補充晶體管MB交替導通將輸出端OUT持續拉至低位準(Vss)，藉由此方式改善第二晶體管T22、第一補充晶體管MA與第二補充晶體管MB的臨界電壓位移現象，降低第一補充晶體管MA與第二補充晶體管MB臨界電壓隨使用時間增加的程度，如圖11所示，其示出了本發明與現有技術中的晶體管臨界電壓位移的時間關系，本發明的第二晶體管T22、第一補充晶體管MA與第二補充晶體管MB是一1/2工作周期電壓交替的驅動條件，而不是如US5,222,082其晶體管T2與T6持續處于直流偏壓狀態，本發明的此設計方式可以改善第二晶體管T22、第一補充晶體管MA與第二補充晶體管MB的臨界電壓位移現象，降低第二晶體管T22、第一補充晶體管MA與第二補充晶體管MB的臨界電壓隨使用時間增加的程度，以提高位移電路的穩定性，延長位移電路的正常工作時間，且第二實施例的位移電路中每個節點并無浮接狀態，可避免因噪聲影響電路正常運作。
本發明實施例所加入的補充單元20是針對此現有技術中的多個非晶硅薄膜晶體管元件持續受到直流偏壓而造成晶體管臨界電壓位移的不穩定現象，且隨著時間的增加，臨界電壓的位移程度，會嚴重影響該位移電路的正常運作，甚至造成位移電路運作出現異常，且在現有技術中位移電路中節點(節點P2)出現兩個時脈時間處于浮接狀態的缺陷而加以改善，抑制非晶硅薄膜晶體管元件臨界電壓位移現象的電路動作機制，使其臨界電壓位移減緩，進而提高掃描位移電路的穩定性，延長使用時間，同時利用本發明可使位移電路的每個節點在任何時間下的運作均無浮接狀態，從而可避免因噪聲的產生而導致的移位電路運作異常。
以上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包括在本發明的保護范圍之內。
權利要求
1.一種高穩定性位移電路，所述位移電路包括多個階段，所述各階段依序串接在一起且各自產出輸出信號；一輸入信號(STV)輸入至第1階(SR1)的輸入端(IN)，其余各階段的輸入信號是前一階的輸出信號，且各階位移電路設有一第一時脈端(CA)與一第二時脈端(CB)，其為輸入為反相狀態的時脈信號，其特征在于每階段均包括一位移電路單元(10)，及一補充單元(20)，其接于所述位移電路單元的輸出節點(Q)；通過所述輸出節點(Q)處的輸出信號拉回至所述位移電路單元(10)內充當控制信號，所述控制信號支配所述位移電路單元(10)進而對所述輸出節點(Q)持續補充低位準。
2.根據權利要求1所述的高穩定性位移電路，其中，所述補充單元包括一第一補充晶體管(MA)，其柵極與所述位移電路單元的第一衍生節點(QA)連接，漏極連接至所述輸出節點(Q)，源極連接至低位準的供應電壓(Vss)；一第二補充晶體管(MB)，其柵極連接至所述位移電路單元的第二衍生節點(QB)，漏極連接至所述輸出節點(Q)，源極連接至低位準的供應電壓(Vss)；一第三補充晶體管(MC)，其柵極連接至所述位移電路單元的第二衍生節點(QB)，漏極與所述第一衍生節點(QA)連接，源極連接至低位準的供應電壓(Vss)。
3.根據權利要求2所述的高穩定性位移電路，其中，所述第一補充晶體管(MA)、第二補充晶體管(MB)、與第三補充晶體管(MC)是非晶硅薄膜晶體管。
4.根據權利要求2所述的高穩定性位移電路，其中，所述第一補充晶體管(MA)、第二補充晶體管(MB)、與第三補充晶體管(MC)是低溫多晶硅薄膜晶體管。
5.根據權利要求2所述的高穩定性位移電路，其中，所述第二衍生節點(QB)的信號與所述第二時脈端(CB)的信號同步。
全文摘要
本發明公開了一種高穩定性位移電路，各階段的位移電路具有一補充單元對輸出節點補充低準位，其利用將該輸出節點處的輸出信號拉回至自屬位移電路單元內充當控制信號，其控制信號支配該階位移電路單元，進而對該輸出端持續補充低位準。藉此根據本發明的位移電路除了可以達到主動式顯示面板所需的驅動信號位移功能之外，當該電路使用非晶硅薄膜晶體管實施時，同時可以抑制電路內非晶硅薄膜晶體管的臨界電壓位移現象，這樣可延長位移電路的使用壽命以及提高位移電路的穩定性。
文檔編號G11C19/00GK1848300SQ20051006315
公開日2006年10月18日 申請日期2005年4月5日 優先權日2005年4月5日
發明者蔡哲福, 王文俊, 廖文堆 申請人:勝華科技股份有限公司