專利名稱：讀/編程電位發生電路的制作方法
技術領域：
本發明涉及電可編程元件的讀/編程電位發生電路，特別是用于由E(電)-熔斷元件、反熔斷元件等構成的熔斷電路的讀/編程電位發生電路。
背景技術：
半導體存儲器領域中，利用從不良單元置換為冗余單元來補救芯片的冗余技術為人們所熟知。
然而，隨著近年來的元件的微細化、高性能化(電路裕度的減少)，在組裝工序后的測試中存在芯片的不良率增大的傾向。這種不良率增大招致產品成本的上升，故近年來要求在封裝工序后再次利用冗余技術來補救有不良單元的芯片。
因此，為了在封裝后也能對不良單元的地址(不良地址)進行編程，有關存儲不良地址用的熔斷電路的程序元件，正在從激光熔斷元件置換為可電編程的電熔斷元件(E-熔斷元件、反熔斷元件等)。
另外，在FPGA制造廠家中，在1992年前后起也在進行封裝工序后能夠使不良單元置換為冗余單元的產品開發。這是“存儲器方式”即用與存儲器陣列內的存儲元件相同的元件存儲不良地址的方式。因此，例如在存儲器混裝邏輯LSI中就產生存儲器與邏輯電路(門陣列)之間難以進行定時調整、由于部件間的延遲故難以實現動作高速化等問題，結果在這些FPGA制造廠家中，現在也在推進用電熔斷元件、特別是反熔斷元件的熔斷電路的開發。
這里，所謂反熔斷元件是指由電容器構成的熔斷元件，由于與通常的熔斷元件(激光熔斷元件、E-熔斷元件等)的邏輯相反，故稱作反熔斷元件。例如通常的熔斷元件在初始狀態(未切斷)中為導通狀態，利用激光或大電流引起的切斷(編程)，成非導通狀態，然而反熔斷元件在初始狀態(絕緣層未破壞)中為非導通狀態，利用大電壓引起的絕緣層破壞(編程)，成導通狀態。
作為反熔斷元件的絕緣層已知有例如ONO(氧化層/氮化層/氧化層)。此外，也可用非晶硅等半導體代替該絕緣層。再有，由DRAM制造廠家還發表了例如使用疊層型存儲單元的電容器的反熔斷元件、和使用EEPROM存儲單元的柵間絕緣層(ONO)的反熔斷元件等。
可是，通用LSI為了組裝后進行用冗余電路的單元置換動作，如圖1所示，采用由高電位發生電路(VBP發生電路)11發生的高電位VBP，實行對程序元件12的編程。
圖1的電路中，為了確認電源接通(Power ON)時程序元件12的狀態(導通狀態/非導通狀態)，用高電位發生電路(VBP發生電路)11生成高電位VBP。而且，編程(Program)時，為了實行對程序元件12的編程，用高電位發生電路(VBP發生電路)11生成高電位VBP。也就是說，對電源接通時的程序元件的狀態確認動作與編程時的編程動作中的任一個動作，都用高電位發生電路11生成高電位VBP。
這里，如通用DRAM那樣，只在制造者側進行對程序元件12的存取(編程)動作的LSI的情況下，不發生特別問題，但如DRAM混裝邏輯LSI那樣，在用戶側也進行對程序元件12的存取(編程)動作的LSI的情況下，會發生下述的問題。
第一，在用戶側進行對程序元件12的編程，對用戶來說是必要的，但希望用激光熔斷元件的芯片與用可電編程的程序元件的芯片在處理上是相同的。然而，后一種芯片如圖1所示，存在的問題是高電壓發生電路11生成的編程用的高電位VBP，始終供給程序元件或阻擋晶體管等元件。
第二，存儲器混裝邏輯LSI等的混裝LSI中所用的電位，一般設定得比通用存儲器等的通用LSI中所用的電位要低，因此難以由該電位發生編程所需的電位。作為解決的措施，通用LSI中如專利文獻3中提出使用2級升壓電路的2級升壓方式，或如專利文獻4提出使用負電位發生電路的方式等，但為了得到必要的負荷驅動力，必須配置多個這樣的電路。
第三，通用LSI中通常處于在電源接通到電源關斷期間始終發生高電位VBP的狀態。另一方面，混裝LSI中所用的晶體管的柵絕緣層厚度比通用LSI中所用的晶體管的柵絕緣層厚度來得薄。因此，混裝LSI中存在晶體管受到高電壓VBP破壞的危險性，晶體管可靠性發生問題。
示出上述相關技術的有關文獻如下。
專利文獻1特開2001-67893號公報專利文獻2特開2002-203901號公報專利文獻3美國專利6,278,651號說明書專利文獻4美國專利6,333,667號說明書發明內容本發明實施例子有關的讀/編程電位發生電路，具備發生對熔斷元件編程所必要的編程電位的第1電位發生電路、發生為了對所述熔斷元件檢查其狀態所必要的讀電位的第2電位發生電路，所述讀電位的值低于所述編程電位的值。
本發明實施例子有關的讀/編程方法，具備下述工序即與電源接通同步地發生讀電位，將所述讀電位加到熔斷元件并檢查其狀態，根據CPU的命令發生高于所述讀電位的編程電位，將所述編程電位加到所述熔斷元件并實行其編程。
圖1示出以往的電位發生電路。
圖2示出本發明的第1實施例的電位發生電路。
圖3示出VBP發生電路的電路例。
圖4示出圖3電路的動作波形。
圖5為關于負荷驅動力的說明圖。
圖6示出VBP發生電路的電路例。
圖7示出圖6電路的動作波形。
圖8示出本發明的第2實施例的VBP發生電路的電路例。
圖9示出圖8電路的動作波形。
圖10示出本發明的第3實施例的VBP發生電路的電路例。
圖11示出圖10電路的動作波形。
圖12示出本發明的第4實施例的VBP發生電路的電路例。
圖13示出熔斷電路的具體例。
圖14示出含有本電路的混裝LSI的配置圖。
圖15示出含有本電路的通用LSI的配置圖。
具體實施例方式
以下參照附圖詳細說明實施本發明實施例用的最佳形態。
1.概要本發明的實施例有關的讀/編程電位發生電路具備第1電位發生電路與第2電位發生電路，第1電位發生電路在例如電源接通時等檢查程序元件的狀態(導通狀態/非導通狀態)時輸出為了該狀態檢查所必要的讀電位，第2電位發生電路在對程序元件的編程時輸出為了編程(例如在反熔斷元件中絕緣層的破壞)所必要的編程電位(＞讀電位)。
這樣，通過使讀(檢查)時加到程序元件的電位與編程時加到程序元件的電位各不相同，能解除例如狀態檢查時的程序元件的高負荷狀態。又，這樣通過設置第1及第2電位發生電路，也緩和了程序元件布局上的制約。
又在電源接通至電源切斷的期間，第1及第2電位發生電路并不總是將讀/編程電位加到程序元件上，在對程序元件的讀/編程以外的期間，對程序元件加上接地電位。
這樣，通過只在必要時將讀/編程電位加到程序元件，可避免對程序元件和阻擋晶體管等的元件過大的電壓狀態。
2.第1實施例第1實施例中，讀/編程電位發生電路由在電源接通(讀)時輸出必要的讀電位的VBP發生電路(Power_ON)與對程序元件的編程時輸出必要的編程電位(＞讀電位)的VBP發生電路(Program)所構成。這樣，可解除讀時的程序元件的高負荷狀態，也緩和程序元件的布局上的制約。而且，即使采用這樣的構成，在用戶側也能夠進行與用通常的激光熔斷元件的LSI相同的處理。
以下說明具體例。
(1)讀/編程電位發生電路圖2示出本發明的第1實施例有關的讀/編程電位發生電路及其周邊電路。
VBP發生電路(Program)11A是發生編程電位的電路，編程時，將編程電位作為VBP加到程序元件12的一端。編程信號PMPVBP是使VBP發生電路(Program)11A動作用的信號，在編程信號PMPVBP為“H”期間，VBP發生電路11A為動作狀態。
根據CPU供給的命令，生成編程信號PMPVBP。在命令表示編程時，編程信號PMPVBP為“H”。CPU可以與讀/編程電位發生電路一起形成于一個芯片內，也可以形成于單獨的芯片中。電源13對VBP發生電路11A提供電源電位(例如約3.5V)VDD。
VBP發生電路(Power-ON)11B是發生讀電位的電路，在電源接通時的程序元件12的狀態檢查(讀)中，該讀電位作為VBP加到程序元件12的一端。讀電位具有為了檢查程序元件12的狀態所必要的值，但該值通常為低于編程電位的值。來自邏輯電源14的邏輯電源電位(例如約1.2V)提供給VBP發生電路11B。
此外，控制信號POR、Chrdy、PMPVBP是控制VBP發生電路11B的動作的信號。
程序元件12的另一端串聯地連接N溝道MOS晶體管N2、N3。對晶體管N2的源極輸入接地電位VSS，其漏極連接晶體管N3的源極。邏輯信號LOG輸入到晶體管N2的柵極。
邏輯電路15生成邏輯信號LOG。邏輯信號LOG是根據地址信號生成的選擇信號，而且在對程序元件12實行編程時為“H”。
晶體管N3的源極連接到晶體管N2的漏極，漏極連接到程序元件12的另一端。對晶體管N3的柵極輸入高電位(例如約3.5V)VBT。VBT發生電路16根據控制信號POR、Chrdy、PMPVBP發生高電位VBT。
晶體管N3具有作為阻擋晶體管的功能，即在編程(例如在反熔斷元件場合，絕緣層的破壞)后，具有不使高電位VBP傳遞到晶體管N2側的功能。例如，編程時，在程序元件12已是編程狀態(導通狀態)的場合，VBT為“L”，晶體管N3為截止。
此外，在讀時，節點BB被接到鎖存電路24，且邏輯信號LOG為“L”，VBT為“H”。結果，將程序元件12的狀態(導通狀態/非導通狀態)鎖存于鎖存電路。
(2)VBP發生電路(Power-ON)圖3示出VBP發生電路(Power-ON)的電路例。圖4示出圖3的電路的動作波形。
芯片起動信號POR是在將電源供給芯片時為“H”的信號，經由反相器INV1輸入至或非電路NOR1。熔斷元件鎖存動作結束信號Chrdy是當熔斷元件數據被鎖存到鎖存電路時為“H”的信號，被輸入至或非電路NOR1。編程信號PMPVBP及或非電路NOR1的輸出信號一起輸入到或非電路NOR2。
或非電路NOR2的輸出信號PRCY分別輸入到P溝道MOS晶體管PO的柵極和N溝道MOS晶體管NO的柵極。在晶體管PO的源極加上電源電位(例如來自DRAM管芯供給的電源電位，約3.5V)VDD，在晶體管NO的源極加上接地電位VSS。從晶體管PO、NO的漏極得到輸出信號NC。輸出信號NC提供給N溝道MOS晶體管NB的柵極。
另一方面，或非電路NOR1的輸出信號經由反相器INV2輸入到延遲電路17。延遲電路17的輸出信號經由反相器INV3、INV4、INV5后，作為信號NE供給N溝道MOS晶體管NA的柵極。對晶體管NA的漏極供給來自邏輯電路的邏輯電源電位(例如約1.2V、約2.5V等)，從晶體管NB的源極得到VBP。晶體管NA的源極與晶體管NB的漏極互相連接。
此外，供給晶體管NA、NB的柵極的電位是由DRAM管芯供給的電源電位(例如約3.5V)VDD，晶體管NA、NB的柵極電位大于邏輯電源電位(例如約1.2V、約2.5V等)。
以下對基本動作進行說明。
①讀(電源接通)時在Chrdy＝“L”、PMPVBP＝“L”的狀態下，利用電源接通，芯片起動信號POR變為“H”時，節點NC、NE一起變為“H”。這時，由于晶體管NA、NB導通，故輸出邏輯電源電位(例如約1.2V)作為VBP。當讀出熔斷元件數據并將該數據鎖存到鎖存電路時，熔斷元件鎖存動作結束信號Chrdy變為“H”，節點NC、NE一起變為“L”。
本例中，一當熔斷元件鎖存動作結束信號Chrdy變為“H”時，首先節點NC變為“L”，其后經過一定時間，節點NE變為“L”。之所以在從或非電路NOR1的輸出端至晶體管NA的柵極的路經上設定一定的延遲時間，是為了使晶體管NA、NB的連接節點CC充電到邏輯電源電位。
②編程時當編程信號PMPVBP為“H”時，節點NC變為“H”。在編程信號PMPVBP為“H”期間，節點NC被固定在“H”上。編程時，由于從VBP發生電路11A(參看圖2)輸出高電位(例如約8V)VBP，故若節點NC為“L”時，就有可能損壞晶體管NB的柵極，因此為了確保晶體管NB的可靠性，將節點NC固定在“H(例如約3.5V)”。
這時，節點NE為“L”，晶體管NA截止，但由于讀時，晶體管NA、NB的連接點CC被充電到邏輯電源電位(例如約1.2V)，故緩解了對晶體管NB所加的電壓狀態。
③其他期間(A)既不是讀期間，也不是編程期間，該期間(A)中沒有必要供給來自VBP發生電路11A、11B的VBP。因此，該期間(A)中使POR和Chrdy為“H”，PMPVBP為“L”，節點NC、NE都為“L”。這時，設定VBP為0V。
此外，讀動作是與電源接通同步地進行，而編程動作例如根據CPU的命令進行。
(3)關于負荷驅動力下面說明在存儲器混裝邏輯LSI等的混裝LSI中也能確保充分的負荷驅動力的構成。本例中在編程時為了確保具有充分負荷驅動力的高電位VBP，新設置為了將芯片外部生成的編程電位取入芯片內部用的專用電源引腳。
圖5示出編程電位發生電路的負荷特性。
該負荷特性是假設用電源電位VDD在芯片內部生成編程電位的情況。橫軸表示編程電位發生電路的輸出端電位VBP，縱軸表示編程電位發生電路的輸出端流過的電流IBP。
從該負荷特性可見，在要求例如編程電位約8V、負荷電流大于3mA的情況下，電源電位VDD必須約3.5V。假定電源電位VDD約用3V，若不準備多個編程電位發生電路，則不能滿足必要的負荷能力。
混裝LSI和通用LSI中電源電位VDD的值都逐年下降，要實現必要的負荷能力是非常艱難的。因此，通常采用多個編程電位發生電路來抑制負荷能力的下降。然而這時產生的問題是增大了布局面積。
另外，像以往那樣，電源接通(讀)時加到程序元件的電位也由編程電位發生電路生成的情況下，電位發生電路陷入功能過多的狀態，結果電源接通時有可能發生意外的壞影響，例如存在程序元件損壞的危險性。
因此，混裝LSI中，考慮對封裝的引腳往往留有空腳，新附加編程用的專用電源引腳。這樣，例如通過從芯片外部至內部經由專用電源引腳供給編程電位，可使編程電位發生電路即VBP發生電路(Program)的個數為1個。
此外，通過將編程電位發生電路(VBP發生生電路(Program)與讀電位發生電路(VBP發生電路(Power-ON))分開，在讀時對編程元件加上讀電位(＜編程電位)，這樣，不會對編程元件加上不要的電壓狀態。
又，本例中雖然新增加讀電位發生電路(VBP發生電路(Power-ON))，但由于可將編程電位發生電路(VBP發生電路(Program))做成1個，故從總體上說，縮小了布局尺寸，且可提供沒有布局上制約的讀/編程電位發生電路。
(4)關于晶體管的可靠性其次，為了確保晶體管的可靠性，采用如下的構成。
也就是說，如果在從電源接通至電源關斷期間，晶體管始終處在被加上電壓的狀態下，則存在該晶體管被損壞的危險性。因此在對程序元件的讀/編程以外的期間，使得不對晶體管施加電壓。
這樣，避免對程序元件和與之連接的阻擋晶體管等元件加上過分的電壓狀態，以提高元件的可靠性。
以下就具體例子進行說明。
圖6示出VBT發生電路的一例。
控制信號POR、Chrdy、PMPVBT輸入到限幅器18。振蕩器19根據限幅器18的輸出信號進行動作。振蕩器19的輸出信號被輸入到泵電路20。泵電路20的輸出信號為VBT，并通過將其反饋到限幅器18，使泵電路20的輸出信號VBT的電平保持一定。
圖7示出圖6的VBT發生電路的動作波形。
在電源接通(讀)時，當芯片起動信號POR為“H”時，VBT發生電路成為動作狀態。結果，作為VBT輸出例如約3.5V。該VBT被加到圖2的阻擋晶體管N3的柵極。此后當熔斷元件鎖存動作結束信號Chrdy為“H”時，VBT發生電路就成非動作狀態，VBT為0V。
在編程時，在編程信號PMPVBP為“H”的期間中，從VBT發生電路16輸出約3.5V作為VBT。該VBT被加到圖2的阻擋晶體管N3的柵極。當編程信號PMPVBP為“L”時，VBT發生電路就成非動作狀態，VBT為0V。
此外，在電源接通期間(Power-ON)與編程期間(PROGRAM)之間，控制信號POR、Chrdy、PMPVBT全都為“L”，VBT為接地電位VSS。
3.第2實施例第2實施例與第1實施例相比，在VBP發生電路(Power-ON)的構成上具有特征。即，第2實施例中，讀/編程電位發生電路及其周邊電路也與圖2相同。
圖8示出VBP發生電路(Power-ON)的電路例。圖9示出圖8的電路的動作波形。
芯片起動信號POR經由反相器INV1輸入至或非電路NOR1。熔斷元件鎖存動作結束信號Chrdy被輸入至或非電路NOR1。編程信號PMPVBP及或非電路NOR1的輸出信號一起輸入到或非電路NOR2。
或非電路NOR2的輸出信號PRCY分別輸入到P溝道MOS晶體管PO的柵極和N溝道MOS晶體管NO的柵極。在晶體管PO的源極加上電源電位VDD，在晶體管NO的源極加上接地電位VSS。從晶體管PO、NO的漏極得到輸出信號NC。輸出信號NC提供給N溝道MOS晶體管NB的柵極。
另一方面，或非電路NOR1的輸出信號經由反相器INV2輸入到延遲電路17。延遲電路17的輸出信號經由反相器INV3、INV4后，作為信號NE供給P溝道MOS晶體管PA的柵極。對晶體管PA的源極上供給來自邏輯電路的邏輯電源電位，從晶體管NB的源極輸出VBP。晶體管PA的漏極與晶體管NB的漏極互相連接。
此外，供給晶體管PA、NB的柵極的電位是由DRAM管芯供給的電源電位VDD，晶體管PA、NB的柵極電位大于邏輯電源電位。
以下對基本動作進行說明。
在讀(電源接通)時，在Chrdy＝“L”、PMPVBP＝“L”的狀態下，利用電源接通，芯片起動信號POR變為“H”時，節點NC變為“H”，節點NE變為“L”。這時，由于晶體管PA、NB導通，故輸出邏輯電源電位作為VBP。之后，當熔斷元件鎖存動作結束信號Chrdy變為“H”，則節點NC變為“L”，NE變為“H”。
本例中一當熔斷元件鎖存動作結束信號Chrdy變為“H”時，首先節點NC變為“L”，其后經過一定時間，節點NE變為“H”。之所以在從或非電路NOR1的輸出端至晶體管PA的柵極的路經上設定一定的延遲時間，是為了使晶體管PA、NB的連接節點充電到邏輯電源電位。
編程時，當編程信號PMPVBP為“H”時，節點NC變為“H”。在編程信號PMPVBP為“H”期間，節點NC被固定在“H”上。編程時，由于從VBP發生電路11A(參看圖2)輸出高電位(例如約8V)VBP，故若節點NC為“L”時，就有可能損壞晶體管NB的柵極，因此為了確保晶體管NB的可靠性，將節點NC固定在“H”。
期間(A)既不是讀期間，也不是編程期間，該期間(A)中沒有必要供給來自VBP發生電路11A、11B的VBP。因此，該期間(A)中使POR和Chrdy為“H”，PMPVBP為“L”，節點NC為“L”，節點NE為“H”。這時，設定VBP為0V。
4.第3實施例第3實施例也與第2實施例相同，與第1實施例相比，在VBP發生電路(Power-ON)的構成上具有特征。即，第3實施例中，讀/編程電位發生電路及其周邊電路也與圖2相同。
圖10示出VBP發生電路(Power-ON)的電路例。圖11示出圖10的電路的動作波形。
芯片起動信號POR輸入到與非電路NAND 21，熔斷元件鎖存動作結束信號Chrdy經由反相器INV 21輸入到與非電路NAND 21。與非電路NAND 21的輸出信號成為PRCY。
該輸出信號PRCY經由反相器INV 20及延遲電路21后，作為信號NE輸入到N溝道MOS晶體管N25的柵極。對晶體管N25的漏極供給邏輯電源電位。
又，輸出信號PRCY經由延遲電路22后，輸入到N溝道MOS晶體管N21的柵極，并經由延遲電路22及反相器INV 24后，輸入到N溝道MOS晶體管N22的柵極。
對P溝道MOS晶體管P21、P22的源極共同加上VBT。晶體管P21的柵極接到晶體管P22的漏極，晶體管P22的柵極接到晶體管P21的漏極。晶體管N21的源極連接接地點，漏極連接晶體管P21的漏極。晶體管N22的源極連接接地點，漏極連接晶體管P22的漏極。
從晶體管P22、N22的連接點輸出信號NA。信號NA被輸入到P溝道MOS晶體管P23的柵極。對晶體管P23的源極加上VBT。
再有，與非電路NAND21的輸出信號PRCY經由反相器INV22，輸入到或非電路NOR21。對NOR21還輸入編程信號PMPVBP。或非電路NOR21的輸出信號NB輸入到N溝道MOS晶體管N23的柵極。晶體管N23的源極連接接地點，漏極接到晶體管P23的漏極。
從晶體管P23、N23的連接點輸出信號NC。信號NC輸入到N溝道MOS晶體管N26的柵極。晶體管N26的漏極接到晶體管N25的源極，從晶體管N26的源極輸出VBP。
又，編程信號PMPVBP經由延遲電路23后，輸入到N溝道MOS晶體管N27的柵極，并經由延遲電路23及反相器INV23后，輸入到N溝道MOS晶體管N28的柵極。
對P溝道MOS晶體管P25、P26的源極共同加上VBT。晶體管P25的柵極與晶體管P26的漏極相連，晶體管P26的柵極與晶體管P25的漏極相連。晶體管N27的源極連接接地點，漏極接到晶體管P25的漏極。晶體管N28的源極連接接地點，漏極接到晶體管P26的漏極。
從晶體管P25、N27的連接點輸出信號NG。信號NG輸入到P溝道MOS晶體管P24的柵極。從晶體管P26、N28的連接點輸出信號NF。信號NF輸入到N溝道MOS晶體管N24的柵極。
對晶體管P24的源極加上邏輯電源電位，晶體管N24的源極上接有晶體管N26的柵極。
以下說明基本動作。
讀(電源接通)時，在Chrdy＝“L”、PMPVBP＝“L”的狀態下，利用電源接通，芯片起動信號POR變為“H”時，與非電路NAND 21的輸出信號PRCY就為“L”。結果，NE＝“H”，NA＝“L”，NB＝“L”，NC＝“H”，晶體管N25、N26都導通，故作為VBP輸出邏輯電源電位。
然后，當熔斷元件鎖存動作結束信號Chrdy為“H”時，與非電路NAND 21的輸出信號PRCY變為“H”。結果，NE＝“L”，NA＝“H”，NB＝“H”，NC＝“L”，晶體管N25、N26都截止。
本例中，當熔斷元件鎖存動作結束信號Chrdy為“H”時，先是NC為“L”，其后經過一定時間，NE為“L”。之所以這樣錯開晶體管N25、N26截止的時刻，是為了使晶體管N25、N26的連接節點ND3充電到邏輯電源電位。
設定晶體管N25、N26截止時VBP為接地電位(0V)。
編程時，當編程信號PMPVBP為“H”時，NB變為“L”。另一方面，由于NG＝“L”，NF＝“H”，故晶體管P24、N24導通。結果，NC被充電到邏輯電源電位。這樣，在編程信號PMPVBP為“H”期間，NC被固定于邏輯電源電位。這是考慮到編程時從VBP發生電路11A(參看圖2)輸出高電位(例如約8V)VBP的情況，是保護晶體管N26的柵極的意思。
5.第4實施例第4實施例與第3實施例相比，在VBP發生電路(Power-ON)的輸出部的構成上具有特征。即，第4實施例中，將第3實施例的VBP發生電路(Power-ON)的輸出部的N溝道MOS晶體管N25(參看圖10)變為P溝道MOS晶體管P27。
圖12示出VBP發生電路(Power-ON)的電路例。圖12的電路的動作波形與圖11相同。
芯片起動信號POR輸入到與非電路NAND 21，熔斷元件鎖存動作結束信號Chrdy經由反相器INV 21，輸入到與非電路NAND 21。與非電路NAND 21的輸出信號成為PRCY。
該輸出信號PRCY經由延遲電路21后，作為信號NE輸入到P溝道MOS晶體管P27的柵極。對晶體管P27的源極供給邏輯電源電位。
又，輸出信號PRCY經由延遲電路22后，輸入到N溝道MOS晶體管N21的柵極，并經由延遲電路22及反相器INV 24后，輸入到N溝道MOS晶體管N22的柵極。
對P溝道MOS晶體管P21、P22的源極共同加上VBT。晶體管P21的柵極接到晶體管P22的漏極，晶體管P22的柵極接到晶體管P21的漏極。晶體管N21的源極連接接地點，漏極連接晶體管P21的漏極。晶體管N22的源極連接接地點，漏極連接晶體管P22的漏極。
從晶體管P22、N22的連接點輸出信號NA。信號NA被輸入到P溝道MOS晶體管P23的柵極。對晶體管P23的源極加上VBT。
再有，與非電路NAND21的輸出信號PRCY經由反相器INV22，輸入到或非電路NOR21。對NOR21還輸入編程信號PMPVBP。或非電路NOR21的輸出信號NB輸入到N溝道MOS晶體管N23的柵極。晶體管N23的源極連接接地點，漏極接到晶體管P23的漏極。
從晶體管P23、N23的連接點輸出信號NC。信號NC輸入到N溝道MOS晶體管N26的柵極。晶體管N26的漏極接到晶體管P27的漏極，從晶體管N26的源極輸出VBP。
又，編程信號PMPVBP經由延遲電路23后，輸入到N溝道MOS晶體管N27的柵極，并經由延遲電路23及反相器INV23后，輸入到N溝道MOS晶體管N28的柵極。
對P溝道MOS晶體管P25、P26的源極共同加上VBT。晶體管P25的柵極與晶體管P26的漏極相連，晶體管P26的柵極與晶體管P25的漏極相連。晶體管N27的源極連接接地點，漏極接到晶體管P25的漏極。晶體管N28的源極連接接地點，漏極接到晶體管P26的漏極。
從晶體管P25、N27的連接點輸出信號NG。信號NG輸入到P溝道MOS晶體管P24的柵極。從晶體管P26、N28的連接點輸出信號NF。信號NF輸入到N溝道MOS晶體管N24的柵極。
對晶體管P24的源極加上邏輯電源電位，晶體管N24的源極上接有晶體管N26的柵極。
以下說明基本動作。
讀(電源接通)時，在Chrdy＝“L”、PMPVBP＝“L”的狀態下，芯片起動信號POR變為“H”時，與非電路NAND 21的輸出信號PRCY就為“L”。結果，NE＝“L”，NA＝“L”，NB＝“L”，NC＝“H”，晶體管P27、N26都導通，故作為VBP輸出邏輯電源電位。
然后，當熔斷元件鎖存動作結束信號Chrdy為“H”時，與非電路NAND 21的輸出信號PRCY變為“H”。結果，NE＝“H”，NA＝“H”，NB＝“H”，NC＝“L”，晶體管P27、N26都截止。
本例中，當熔斷元件鎖存動作結束信號Chrdy為“H”時，先是NC為“L”，其后經過一定時間，NE為“H”。之所以這樣錯開晶體管P27、N26截止的時刻，是為了使晶體管P27、N26的連接節點ND3充電到邏輯電源電位。
設定晶體管P27、N26截止時VBP為接地電位(0V)。
編程時，當編程信號PMPVBP為“H”時，NB變為“L”。另一方面，由于NG＝“L”，NF＝“H”，故晶體管P24、N24導通。結果，NC被充電到邏輯電源電位。這樣，在編程信號PMPVBP為“H”期間，NC被固定于邏輯電源電位。這是考慮到編程時從VBP發生電路11A(參看圖2)輸出高電位(例如約8V)VBP的情況，是保護晶體管N26的柵極的意思。
6.小結根據本發明的實施例有關的讀/編程電位發生電路，則具備發生在讀(電源接通)時供給程序元件(E-熔斷元件、反熔斷元件等)電位的VBP發生電路(Power-ON)與發生在編程時供給程序元件電位的VBP發生電路(Program)。
VBP發生電路(Power-ON)例如在讀時發生約1.2V或2.5V作為VBP，VBP發生電路(Program)例如在編程時發生約8V作為VBP。此外，在既不是讀又不是編程時，設定VBP為0V。又，設定VBT例如為約3.5V。
這樣，通過使用3個電源(例如1.2V、3.5V、8V)且在讀/編程以外期間設定VBP為0V，可不發生對程序元件總是施加編程電位(8V)那樣的狀態。特別是如圖13所示，通常程序元件12-1、12-2、…12-i被并聯連接于VBP節點與接地點之間。在這種場合也只在必要時使VBP為編程電位(8V)，從而緩和了對程序元件12-1、12-2、…、12-i的過度的電壓狀態。
又，根據本發明的實施例有關的讀/編程電位發生電路，則由于VBP發生電路(Power-ON)與VBP發生電路(Program)互相獨立，故可將這些電路和程序元件配置于任意的地方，不造成布局上的制約。此外，對于VBP發生電路(Program)，例如圖14和圖15所示，也可以在封裝上設置VBP引腳(外部端子)，由具有充分驅動力的專用電源(芯片外部)供給編程電位VBP。這樣，通過使用專用電源，即使增加VBP發生電路的數目，但總體上可縮小布局尺寸。
本發明的實施例有關的讀/編程電位發生電路，對混裝有邏輯電路(ASIC等)與存儲器電路(DRAM、SRAM等)的存儲器混裝邏輯LSI是有效的。例如，在這種混裝LSI中，可將本發明的實施例有關的讀/編程電位發生電路用于存儲器電路(冗余電路)中的不良地址的編程。
又，例如在圖14所示的系統LSI中，本電路(讀/編程電位發生電路)能配置于芯片內的任意位置上。此外，VBP發生電路(Program)表示設于封裝上的VBP引腳，是從芯片外部經由VBP引腳將編程用專用電源引入芯片內部的例子。
又如圖15所示，本發明實施例有關的讀/編程電位發生電路不限于混裝LSI，也可適用于通用LSI(通用存儲器)。即使在通用LSI，由于元件的微細化，晶體管對電壓狀態的可靠性也往往成為問題。這時，本電路(讀/編程電位發生電路)也可配置在芯片內的任意位置。
本發明的實施例有關的讀/編程電位發生電路發生的電位，不限于冗余電路中的不良地址的讀/編程，也可適用于各種數據的編程。本發明實施例對容量小的數據(例如512kB以下)進行編程的場合是特別有效的。
例如本發明實施例有關的讀/編程電位發生電路可適用于芯片ID的編程、保密代碼的編程、以及對移動電話的液晶顯示器的對比度有關的數據進行編程的場合。
對本發明實施例有關的熔斷電路的編程可在組裝工序前或后的任一種狀態中實行。
7.其他這樣，根據本發明實施例有關的讀/編程電位發生電路，則可收到如下的效果。由于各電路互相獨立，有可能將程序元件配置于任意的場所，不構成布局上的制約。而且，通過使用具有充分驅動力的專用電源，即使增加高電位發生電路數目，在整體上也可縮小布局尺寸。電源接通時，將高電位發生電路與程序元件跟其他晶體管元件分離開來，從而可防止因電壓狀態引起的程序元件和其他晶體管元件的損壞。
本發明實施例有關的讀/編程電位發生電路對具備BIST(內裝自測試)功能和BISR(內裝自修復)功能的半導體集成電路特別有效。
附加的優點和修改對本專業的熟練的技術人員來說是顯而易見的。因此，本發明在其更廣泛方面不受限于這里顯示和描述的具體細節和有代表性的實施例。因此在不偏離權利要求及其等效物所限定的一般發明性概念的精神和范圍，可作各種修改。
權利要求
1.一種讀/編程電位發生電路，其特征在于，具備發生對熔斷元件編程所必要的編程電位的第1電位發生電路、發生為了對所述熔斷元件檢查其狀態所必要的讀電位的第2電位發生電路，所述讀電位的值低于所述編程電位的值。
2.如權利要求1所述的讀/編程電位發生電路，其特征在于，利用熔斷或絕緣破壞對所述熔斷元件進行編程。
3.一種半導體裝置，其特征在于，具備權利要求1所述的讀/編程電位發生電路與取入所述編程電位用的外部端子。
4.一種半導體裝置，其特征在于，具備權利要求1所述的讀/編程電位發生電路與由邏輯電源電位驅動的邏輯電路，所述讀電位由所述邏輯電源電位生成。
5.如權利要求1所述的讀/編程電位發生電路，其特征在于，所述編程是在組裝工序前或后的任一種狀態下都可以實行的。
6.如權利要求1所述的讀/編程電位發生電路，其特征在于，所述編程根據CPU提供的命令執行。
7.如權利要求6所述的讀/編程電位發生電路，其特征在于，所述第1電位發生電路利用根據所述命令生成的編程信號進行動作，所述第2電位發生電路利用電源接通進行動作，利用熔斷元件數據鎖存的結束成為非動作狀態。
8.如權利要求7所述的讀/編程電位發生電路，其特征在于，所述第2電位發生電路其輸出部具有晶體管，在利用所述熔斷元件數據鎖存的結束成為非動作狀態之前，對所述晶體管的漏極充電。
9.如權利要求7所述的讀/編程電位發生電路，其特征在于，所述第2電位發生電路其輸出部具有晶體管，一當接到所述編程信號時，就對所述晶體管的柵極充電。
10.如權利要求1所述的讀/編程電位發生電路，其特征在于，所述檢查與電源接通同步地進行。
11.一種熔斷電路，其特征在于，具備權利要求1所述的讀/編程電位發生電路、共同連接到所述第1及第2電位發生電路的節點、一端連接所述節點的熔斷元件、以及連接于所述熔斷元件的另一端的阻擋晶體管。
12.如權利要求11所述的熔斷電路，其特征在于，在不發生所述編程電位且不發生所述讀電位時，設定所述節點為接地電位。
13.如權利要求11所述的熔斷電路，其特征在于，在發生所述編程電位及所述讀電位中的一個電位時，對所述阻擋晶體管的柵極進行充電。
14.如權利要求11所述的熔斷電路，其特征在于，利用所述熔斷元件，對芯片ID、保密代碼、以及移動電話的液晶顯示器的對比度有關的數據中的其中1個數據進行編程。
15.一種讀/編程方法，其特征在于，與電源接通同步地發生讀電位，將所述讀電位加到熔斷元件并檢查其狀態，根據CPU的命令發生高于所述讀電位的編程電位，將所述編程電位加到所述熔斷元件并實行其編程。
16.如權利要求15所述的讀/編程方法，其特征在于，當所述熔斷元件都沒有被加上所述讀電位及所述編程電位時，對所述熔斷元件供給接地電位。
17.如權利要求15所述的讀/編程方法，其特征在于，一當所述熔斷元件的數據鎖存到鎖存電路時，就結束對所述熔斷元件供給所述讀電位。
18.如權利要求15所述的讀/編程方法，其特征在于，所述編程是在組裝工序前或后的任一種狀態下都可以實行的。
全文摘要
電源接通時，利用VBP發生電路(Power－ON)發生讀電位。將該讀電位作為VBP加到程序元件，并檢測程序元件的狀態。讀電位例如由邏輯電源電位生成。編程時，利用VBP發生電路(Program)發生編程電位。編程電位例如從芯片外部供給，作為VBP加到程序元件。在輸出讀/編程電位期間，對阻擋晶體管的柵極供給VBT例如電源電位。
文檔編號G11C5/14GK1577800SQ200410069980
公開日2005年2月9日 申請日期2004年7月16日 優先權日2003年7月17日
發明者今井公正 申請人:株式會社東芝