專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及一種具有多個分別包括多個存儲單元的存儲器宏的半導體裝置。
背景技術：
半導體裝置的高性能化、多功能化在不停發展，到如今，將多個具有特定功能的各種功能塊置于單一芯片上，以一個芯片實現尖端功能的系統LSI的開發正迅猛發展。
圖12表示以往的半導體裝置結構中一例的框圖。圖12的半導體裝置900是系統LSI，并具備存儲器宏911、912、913、914和存儲器宏控制電路930。
存儲器宏控制電路930是從半導體裝置900的外部輸入控制信號ZI。存儲器宏控制電路930，通過將同一信號傳達到多個存儲器宏的全部的全宏公用信號總線，向存儲器宏911～914輸出全宏公用信號ZA。另外，存儲器宏控制電路930分別對應于存儲器宏911～914，輸出激活對應的存儲器宏911～914的激活宏選擇信號ZB1、ZB2、ZB3、ZB4。
全宏公用信號ZA包含用于選擇各存儲器宏內的特定存儲單元的地址信號、寫入，讀取動作控制信號、寫入數據等。而且，半導體裝置900還搭載有傳輸從存儲器宏讀取的數據的讀取數據總線、和其他各種功能塊，但在圖12中省略了它們。
下面，對具有這種結構的以往的半導體裝置900的動作進行說明。存儲器宏控制電路930由控制信號ZI所控制，并為了激活多個存儲器宏911～914中特定的一個存儲器宏，生成全宏公用信號ZA的各信號和激活宏選擇信號ZB1～ZB4。
相同的全宏公用信號通過全宏公用信號總線傳送到全存儲器宏。與此同時，例如，存儲器宏911被激活的時候，激活宏選擇信號ZB1～ZB4之中，只有激活宏選擇信號ZB1成為“H”，而激活宏選擇信號ZB2～ZB4則成為“L”(“H”、“L”表示邏輯狀態)。
只有在輸入的激活宏選擇信號為“H”時，各存儲器宏才能接收全宏公用信號。此時，只有存儲器宏911接受全宏公用信號，并進行動作，對于其他存儲器宏912～914，即使輸入了全宏公用信號，也不動作。激活其他存儲器宏的時候，同樣也是只有一個存儲器宏動作。
如上所述，在半導體裝置900中，不同時激活多個存儲器宏，而始終只激活一個存儲器宏。
然而，對于搭載有多個存儲器宏的半導體裝置，當構成始終只激活一個存儲器宏時，為了激活所有的存儲器宏，需要依次對存儲器宏進行逐一激活。因此，隨著搭載在半導體裝置的存儲器宏的數量增多，出現了為消除初期劣化的老化工序所需的時間、合格品篩選工序所需的時間、可靠性評價所需的時間等檢查等時間延長的問題。
發明內容
本發明的目的在于對于具備多個存儲器宏的半導體裝置，可以削減檢查等需要的時間。
為了解決上述課題，本發明之一，提供一種半導體裝置，包括多個存儲器宏，其分別具有多個存儲單元，根據相應的激活宏選擇信號激活，且在與相應的激活模式控制信號所對應的激活模式下動作；和控制部，在上述多個存儲器宏中，為同時激活任意多個存儲器宏，而根據輸入的動作模式控制信號，生成分別對應于上述多個存儲器宏的激活宏選擇信號以及激活模式控制信號，并進行輸出。
根據該發明，由于能同時激活特定的多個存儲器宏，因此，可減少老化工序所需要的時間、合格品篩選工序所需要的時間、可靠性評價所需要的時間等，檢查等所需要的時間。
本發明之二，是在本發明之一所述的半導體裝置中，上述控制部，根據上述動作模式控制信號，作為第一動作模式，決定該半導體裝置的檢查模式。
根據該發明，可根據動作模式控制信號，決定該半導體裝置的檢查模式。在這里，所謂檢查模式表示在被激活的存儲器宏中，只有一個存儲器宏進行輸出的模式，或是有多個存儲器宏進行輸出的模式中的任何一個。
本發明之三，是在本發明之一所述的半導體裝置中，上述控制部，根據上述動作模式控制信號，在上述多個存儲器宏中，作為第二動作模式，決定與同時被激活的存儲器宏的數量對應的動作模式。
根據該發明，根據動作模式控制信號，可以選擇性地決定同時激活的存儲器宏的數量。
本發明之四，是在本發明之一所述的半導體裝置中，上述控制部，當上述同時被激活的存儲器宏在同一激活模式下被激活時，在構成用于選擇存儲器宏的存儲器宏選擇地址信號的信號中，根據從最上位的信號依次被選擇的、且與上述同時被激活的存儲器宏的數量對應的數量的信號以外，選擇上述同時被激活的存儲器宏。
根據該發明，不需要考慮構成存儲器宏選擇地址信號的信號的一部分。
本發明之五，是在本發明之一所述的半導體裝置中，作為上述動作模式控制信號，向上述控制部輸入表示檢查模式的第一動作模式控制信號、和表示應同時被激活的存儲器宏的數量的第二動作模式控制信號。上述控制部，根據上述第一動作模式控制信號，作為第一動作模式，決定該半導體裝置的檢查模式；根據上述第二動作模式控制信號，作為第二動作模式，決定對應于上述多個存儲器宏中同時被激活的存儲器宏的數量的動作模式；并且通過對上述第一及第二動作模式的組合，決定作為該半導體裝置整體的動作模式。
根據該發明，由于能獨立設定第一和第二動作模式控制信號，因此，作為半導體裝置整體，可以設定多種動作模式。
本發明之六，是在本發明之五所述的半導體裝置中，在上述第一和第二動作模式控制信號表示的邏輯組合中，多個組合作為上述半導體裝置整體的動作模式，對應于規定的標準動作模式。
根據該發明，在不需要使用第一及第二動作模式控制信號的邏輯組合的一部分時，可以對這些組合分配標準動作模式。由于可以對第一及第二動作模式控制信號的全部邏輯組合，分配動作模式，因此，可防止半導體裝置不動作或半導體裝置在不明的動作模式下進行動作的情況的發生。
本發明之七，是在本發明之六所述的半導體裝置中，上述標準動作模式是該半導體裝置的通常使用時的動作模式。
根據該發明，由于可以將僅激活一個存儲器宏的通常使用時的動作模式，作為標準動作模式使用，因此，半導體裝置可進行通常的讀取等動作。
本發明之八，是在本發明之五所述的半導體裝置中，還包括輸出數據傳輸部，其基于從上述多個存儲器宏中的任何一個讀取的數據，求得對應于上述第一動作模式的輸出數據，并進行輸出。
根據該發明，使用1個系統的輸出數據傳輸部，并根據作為半導體裝置整體的動作模式，可以傳輸意思、內容不同的數據。
本發明之九，是在本發明之八所述的半導體裝置中，上述輸出數據傳輸部，根據上述第一動作模式，同時基于表示從上述多個存儲器宏中的任何多個存儲器宏讀取的數據是否全部一致的數據、或者從上述多個存儲器宏中的一個存儲器宏讀取的數據，求得上述輸出數據。
根據該發明，由于無需按半導體裝置的動作模式區分輸出數據類的總線布線，且能在半導體裝置的全部動作模式下，使用同相同的輸出數據傳輸部，因此，可以簡化電路并縮小芯片面積。
本發明之十，是在本發明之九所述的半導體裝置中，上述數據傳輸部具備多級對分別輸入的數據判斷是否一致的一致判斷電路。
根據該發明，可以分段減少輸出數據總線的數量，可以簡化電路且縮小芯片面積。
本發明之十一，是在本發明之十所述的半導體裝置中，上述輸出數據傳輸部，作為上述一致判斷電路，具備多個第1一致判斷電路和多個第2一致判斷電路，并且還具備多個第一邏輯與電路和第二邏輯與電路；上述第1一致判斷電路分別判斷在上述多個存儲器宏中相應的多個存儲器宏輸出的數據是否一致，并輸出其結果；上述第一邏輯與電路分別將在上述多個第1一致判斷電路中相應的多個第1一致判斷電路的輸出進行邏輯與，并輸出；上述第2一致判斷電路分別判斷在上述多個第一邏輯與電路中相應的多個第一邏輯與電路的輸出是否一致，并輸出其結果；上述第二邏輯與電路將上述多個第2一致判斷電路的輸出進行邏輯與，并作為上述輸出數據輸出。
根據該發明，可以進一步減少輸出數據總線的數量，從而可以簡化電路且縮小芯片面積。
本發明之十二，是在本發明之十一所述的半導體裝置中，上述第1一致判斷電路，根據各存儲器宏對應的激活模式控制信號，采用上述多個存儲器宏中對應于該第1一致判斷電路的存儲器宏的各自輸出。
根據該發明，可根據激活模式控制信號，選擇第1一致判斷電路的輸出。
本發明之十三，是在本發明之九所述的半導體裝置中，上述輸出數據傳輸部，基于從上述多個存儲器宏中根據分別對應的上述激活模式控制信號所選擇的存儲器宏中讀取的數據，求得上述輸出數據。
根據該發明，可以從根據激活模式控制信號被選擇的存儲器宏，讀取數據，并進行輸出。
本發明之十四，是在本發明之九所述的半導體裝置中，上述輸出數據傳輸部具備數據輸出電路，其判斷3個以上的信號的邏輯狀態是否一致，并輸出其結果；上述數據輸出電路具有多個2輸入一致判斷電路，其分別判斷兩個信號的邏輯狀態是否一致，并輸出其結果；向上述多個2輸入一致判斷電路中的兩個，輸入相同邏輯狀態的信號。
根據該發明，即使是從奇數個存儲器宏將數據輸入到輸出數據傳輸部時，使用2輸入一致判斷電路，可以容易判斷從分別的存儲器宏讀取的數據是否一致。
本發明之十五，是在本發明之十四所述的半導體裝置中，上述2輸入一致判斷電路是異或電路。
根據本發明，由于可以將特定的多個存儲器宏同時激活，因此，可減少老化工序所需要的時間、合格品篩選工序所需要的時間、可靠性評價所需要的時間等的檢查等所需要的時間。從而，特別是可以大幅度減少對具有大容量存儲器的LSI進行檢查等所需要的時間。
圖1表示有關本發明實施方式的半導體裝置的結構例框圖。
圖2表示圖1的第一存儲器宏控制電路的第一部分的結構例電路圖。
圖3表示圖1的第一存儲器宏控制電路的第二部分的結構例電路圖。
圖4表示圖1的第一存儲器宏控制電路的第三部分的結構例電路圖。
圖5表示圖1的第二存儲器宏控制電路的結構例電路圖。
圖6表示激活宏數指定信號MC0～MC2和同時被激活的存儲器宏數的關系。
圖7表示圖2的電路動作的邏輯圖表。
圖8表示圖1的第一存儲器宏控制電路的通常檢查模式時的邏輯圖表。
圖9表示對應于各存儲器宏的正規激活宏選擇信號以及同時激活宏選擇信號。
圖10表示圖1的第一存儲器宏控制電路的簡易檢查模式時的邏輯圖表。
圖11表示圖1的輸出數據傳輸部的結構例電路圖。
圖12表示以往的半導體裝置的結構例框圖。
圖中10～21-存儲器宏，30-控制部，32-第一存儲器宏控制電路，34～39-第二存儲器宏控制電路，42-第二數據輸出電路，42A，42B-EXOR門(第2一致判斷電路)，42C-NAND門(第二邏輯與電路)，44～49-第一數據輸出電路，44C-EXOR門(第1一致判斷電路)，51～53-AND門(第一邏輯與電路)，100-半導體裝置。
具體實施例方式
下面，參照附圖對本發明的實施方式進行說明。
圖1表示有關本發明實施方式的半導體裝置的結構例框圖。圖1的半導體裝置100具備存儲器宏10，11，12，13，14，15，16，17，18，19，20，21；控制部30；第一數據輸出電路44，45，46，47，48，49；第二數據輸出電路42；和AND門(第一邏輯與電路)51，52，53。控制部30具備第一存儲器宏控制電路32；和第二存儲器宏控制電路34，35，36，37，38，39。半導體裝置100是系統LSI，還具備其他這樣的各種功能塊，但這里省略其說明。
數據輸出電路(DO電路)42，44～49、AND門51～53構成輸出數據傳輸部。存儲器宏10～21中均包括多個存儲單元，且具有同樣的結構。
存儲器宏控制電路32從半導體裝置100的外部輸入第一動作模式控制信號I1、第二動作模式控制信號I2、以及輸入信號I3。第一動作模式控制信號I1中包含檢查模式指定信號CMPT和檢查模式固定信號BISTMODE。第二動作模式控制信號I2中包含激活宏數指定信號MC0、MC1、MC2。輸入信號I3中包含地址信號、寫入數據等。地址信號中，例如，上位4比特用于選擇存儲器宏的存儲器宏選擇地址信號I3A，而其他比特用于選擇存儲器宏內的特定存儲單元的地址信號I3B。
存儲器宏控制電路32，通過全宏公用信號總線，將全宏公用信號SA向存儲器宏10～21輸出。全宏公用信號SA中包含地址信號I3B、寫入數據等。
存儲器宏控制電路32，基于第一動作模式控制信號I1、第二動作模式控制信號I2、以及存儲器宏選擇地址信號I3A，生成宏選擇信號SB，并輸出到存儲器宏控制電路34～39。存儲器宏控制電路34～39中，從半導體裝置100的外部，輸入控制信號SC。
存儲器宏控制電路34控制存儲器宏10和12，存儲器宏控制電路35控制存儲器宏11和13，存儲器宏控制電路36控制存儲器宏14和16，存儲器宏控制電路37控制存儲器宏15和17，存儲器宏控制電路38控制存儲器宏18和20，存儲器宏控制電路39控制存儲器宏19和21。
數據輸出電路44對應于存儲器宏10及11，數據輸出電路45對應于存儲器宏12及13，數據輸出電路46對應于存儲器宏14及15，數據輸出電路47對應于存儲器宏16及17，數據輸出電路48對應于存儲器宏18及19，數據輸出電路49對應于存儲器宏20及21。
激活宏選擇信號B0～B11分別對應存儲器宏10～21，并激活對應的存儲器宏。激活模式控制信號C0～C11分別對應于存儲器宏10～21，并控制對應的存儲器宏的激活模式。激活模式控制信號C0～C11均由寫入讀取動作控制信號、讀取數據輸出控制信號等構成。
存儲器宏的激活模式是正規激活模式或是無效激活模式中的任何一個。存儲器宏10～21是，在用正規激活模式進行動作之際，進行通常的讀取，寫入動作，并將讀取的數據輸出到存儲器宏之外。存儲器宏10～21是，在用無效激活模式進行動作之際，接收輸入的地址信號，并在存儲器宏內部進行讀取動作，但不將讀取的數據輸出到存儲器宏之外。
存儲器宏10是，當激活宏選擇信號B0表示應激活時，在對應于激活模式控制信號C0的激活模式，進行寫入、讀取動作。存儲器宏10向對應的數據輸出電路44輸出讀取的數據。存儲器宏10對在全宏公用信號SA中包含的地址信號表示的地址，寫入全宏公用信號SA中包含的寫入數據，或是從該地址進行讀取。
對于存儲器宏11～21，由于可以用幾乎與存儲器宏10一樣的方法進行說明，因此這里省略對其說明。
存儲器宏控制電路34根據宏選擇信號SB以及控制信號SC，生成激活宏選擇信號B0、B2，以及激活模式控制信號C0、C2，并將激活宏選擇信號B0和激活模式控制信號C0輸出到存儲器宏10，而將激活宏選擇信號B2和激活模式控制信號C2輸出到存儲器宏12。
存儲器宏控制電路35根據宏選擇信號SB以及控制信號SC，生成激活宏選擇信號B1、B3，以及激活模式控制信號C1、C3，并將激活宏選擇信號B1和激活模式控制信號C1輸出到存儲器宏11，而將激活宏選擇信號B3和激活模式控制信號C3輸出到存儲器宏13。
關于存儲器宏控制電路36～39，由于可以用幾乎與存儲器宏控制電路34、35一樣的方法進行說明，因此這里省略對其說明。
作為圖1的半導體裝置100整體(芯片整體)的動作模式，可以采用第一動作模式和第二動作模式的組合表示。在檢查模式固定信號BISTMODE為“H”時，控制部30將半導體裝置100的檢查模式置為通常檢查模式，并以此作為第一動作模式。
檢查模式指定信號CMPT只有在檢查模式固定信號BISTMODE為“L”時才有效。檢查模式固定信號BISTMODE為“L”且檢查模式指定信號CMPT為“L”的時候，控制部30將第一動作模式決定為通常檢查模式。在這樣的情況下，存儲器宏控制電路32生成宏選擇信號SB，以便在同時被激活的多個存儲器宏中，僅有一個存儲器宏在正規激活模式下動作，而其他存儲器宏則在無效激活模式下動作。作為輸出數據DOUT，輸出從在正規激活模式下動作的存儲器宏中實際讀取的數據。
檢查模式固定信號BISTMODE為“L”且檢查模式指定信號CMPT為“H”時，控制部30將第一動作模式決定為簡易檢查模式(除只有一個存儲器宏被激活的情況以外)。在這樣的情況下，存儲器宏控制電路32生成宏選擇信號SB，以便同時被激活的全部的存儲器宏都在正規激活模式下動作。作為輸出數據DOUT，輸出從存儲器宏讀取的數據的簡易良否判斷數據。
輸出數據傳輸部根據第一動作模式，并基于表示存儲器宏10～21中的任何多個存儲器宏中讀取的數據是否全部一致的數據，或者從存儲器宏10～21中的一個存儲器宏讀取的數據，求得輸出數據DOUT，并輸出。
即，數據輸出電路44按照激活模式控制信號C0，C1，在簡易檢查模式中，將對應的存儲器宏10和11的輸出是否一致的信號輸出到AND門51；而在通常檢查模式中，將根據存儲器宏10或是11的任何一方輸出的信號，輸出到AND門51。
同樣，數據輸出電路45～49根據對應的激活模式控制信號，并將基于對應的存儲器宏的輸出所求得的信號，輸出到對應的AND門。
AND門51將數據輸出電路44和45的輸出進行邏輯與，并輸出到數據輸出電路42。AND門52將數據輸出電路46和47的輸出進行邏輯與，并輸出到數據輸出電路42。AND門53將數據輸出電路48和49的輸出進行邏輯與，并輸出到數據輸出電路42。數據輸出電路42判斷AND門51～53的輸出是否一致，并將其結果作為輸出數據DOUT進行輸出。
接著，對圖1的存儲器宏控制電路32進行說明。圖2、圖3，以及圖4分別表示圖1的第一存儲器宏控制電路32的第一、第二、第三部分的結構例電路圖。
圖2的電路基于激活宏數指定信號MC0～MC2，生成信號G1A，并將此作為信號G1B使用。而且，圖2的電路基于檢查模式指定信號CMPT、檢查模式固定信號BISTMODE、以及信號G1B，生成信號G2。
圖3的電路基于包含在輸入信號I3中的存儲器宏選擇地址信號I3A和信號G2，生成信號G3。存儲器宏選擇地址信號I3A包含信號AD14、AD15、AD16、AD17。信號AD14、AD15、AD16、AD17表示通常動作時為選擇存儲器宏的地址各比特，而其順序是從表示下位比特信號到表示上位比特信號的順序。圖4的電路基于信號G3，生成宏選擇信號SB，并輸出。
圖5表示圖1的第二存儲器宏控制電路34的結構例電路圖。存儲器宏控制電路35～39，除了分別輸入輸出對應的信號這一點之外，都具有與存儲器宏控制電路34同樣的結構。
圖6表示激活宏數指定信號MC0～MC2和同時被激活的存儲器宏數(同時激活宏數)之間的關系。如圖6所示，在半導體裝置100中，可以將同時激活宏數設定為1，2，3，4，6，12中的任一個。
存儲器宏控制電路32生成宏選擇信號SB，以便同時激活與激活宏數指定信號MC0～MC2(即，第二動作模式控制信號I2)對應的數的存儲器宏。即，控制部30作為第二動作模式決定對應于同時被激活的存儲器宏數的動作模式。
圖7是圖2的電路動作的邏輯圖表。圖7表示相對于輸入到存儲器宏控制電路32的第一及第二動作模式控制信號I1、I2(檢查模式固定信號BISTMODE、檢查模式指定信號CMPT、激活宏數指定信號MC0、MC1、MC2)的全部邏輯組合(總共32種組合)，包含在由圖2的電路生成的信號G2中的各信號的邏輯狀態。
圖7的最上部表示附加于第一以及第二動作模式控制信號I1、I2的每個組合的組合序號TM(0～31)。控制部30根據這些每個組合，決定作為半導體裝置100整體的動作模式。更具體地說，圖2的電路，輸出使半導體裝置100根據動作模式A，B，C，D，E，F，G，H，I，J，K中任何一個動作的信號G2。
這樣，作為半導體裝置100整體的動作模式，可以設定11個的動作模式A～K。動作模式A作為標準動作模式，是半導體裝置100的通常使用時的動作模式。通常使用時的動作模式中，只有一個存儲器宏被激活。在圖7中，包含在第一及第二動作模式控制信號I1，I2的5個信號的32種組合中，12種組合的情況下，作為半導體裝置100整體的動作模式，可設定為動作模式A。
圖8表示圖1的第一存儲器宏控制電路32的通常檢查模式時的邏輯圖表。圖8的邏輯圖表與圖7的邏輯圖表中的組合序號TM為0～5的情況對應。圖8中，檢查模式指定信號CMPT被固定為“L”。而且，檢查模式固定信號BISTMODE被固定為“L”。
圖8表示相對于檢查模式指定信號CMPT、第二動作模式控制信號I2，以及存儲器宏選擇地址信號I3A的邏輯組合，宏選擇信號SB以及存儲器宏(MM)10～21的狀態。下面的圖中，黑長方形表示在正規激活模式下動作的存儲器宏、白長方形表示在無效激活模式下動作的存儲器宏、“-”表示非激活的存儲器宏。
宏選擇信號SB包含用于選擇在正規激活模式下動作的存儲器宏(正規激活存儲器宏)的正規激活宏選擇信號SBA、用于選擇不區別正規激活模式和無效激活模式而同時被激活的存儲器宏(同時激活存儲器宏)的同時激活宏選擇信號SBB。由同時激活宏選擇信號SBB被選擇并且沒有由正規激活宏選擇信號SBA被選擇的存儲器宏，在無效激活模式下動作。
圖9表示對應于各存儲器宏的正規激活宏選擇信號SBA以及同時激活宏選擇信號SBB。圖9中表示，例如，存儲器宏12在信號BSEL0和MSEL2為“H”時，作為正規激活存儲器宏被選擇；而在信號M_BSEL0和M_MSEL2為“H”時，則作為同時激活存儲器宏被選擇。
圖8中，對于每個組合序號TM，都記載了作為半導體裝置100整體的動作模式、第一動作模式，以及第二動作模式。第一動作模式在組合序號TM為0～5中任何一個的情況下，也是通常檢查模式。另外，第二動作模式，在組合序號TM為0，1，2，3，4，5的情況下，分別是激活單一宏模式、同時激活2個宏模式、同時激活3個宏模式、同時激活4個宏模式、同時激活6個宏模式、同時激活12個宏模式。控制部30根據第一動作模式和第二動作模式的組合，決定半導體裝置100整體的動作模式。半導體裝置100整體的動作模式在組合序號TM為0，1，2，3，4，5的情況下，分別是動作模式A，B，C，D，E，F。
例如，組合序號TM為2時，第一動作模式為通常檢查模式、第二動作模式為同時激活3個宏模式、而半導體裝置100整體的動作模式為動作模式C。在這種情況下，在存儲器宏選擇地址信號I3A中包含的信號AD14～AD17的信號全部為“L”時，正規激活宏選擇信號SBA包含的信號中，成為“H”的信號是信號BSEL0和MSEL0。此時，根據圖9，存儲器宏10成為正規激活存儲器宏。
另外，同時激活宏選擇信號SBB包含的信號中，成為“H”的信號是信號M_BSEL0、M_BSEL1、M_BSEL2和M_MSEL0。此時，根據圖9，10、14、18三個存儲器宏成為同時激活存儲器宏。由于作為同時激活存儲器宏被選擇，且沒有作為正規激活存儲器宏被選擇的存儲器宏是無效激活存儲器宏，此時，存儲器宏14、18成為無效激活存儲器宏。
圖10表示圖1的第一存儲器宏控制電路32的簡易檢查模式時的邏輯圖表。圖10的邏輯圖表與圖7的邏輯圖表中的組合序號TM為8～13的情況對應。圖10中，檢查模式指定信號CMPT被固定為“H”。而且，檢查模式固定信號BISTMODE被固定為“L”。圖10，與圖8一樣，表示相對于檢查模式指定信號CMPT、第二動作模式控制信號I2，以及存儲器宏選擇地址信號I3A的邏輯組合，宏選擇信號SB以及存儲器宏10～21的狀態。
圖10中，對每個組合序號TM，都記載了作為半導體裝置100整體的動作模式、第一動作模式，以及第二動作模式。第一動作模式在組合序號TM為8的情況下是通常檢查模式，而在組合序號TM為9～13的情況下是簡易檢查模式。另外，第二動作模式，在組合序號TM為8，9，10，11，12，13的情況下，分別是激活單一宏模式、同時激活2個宏模式、同時激活3個宏模式、同時激活4個宏模式、同時激活6個宏模式、同時激活12個宏模式。控制部30根據第一動作模式和第二動作模式的組合，決定半導體裝置100整體的動作模式。半導體裝置100整體的動作模式在組合序號TM為8，9，10，11，12，13的情況下，分別是動作模式A，G，H，I，J，K。
例如，組合序號TM為11時，第一動作模式為簡易檢查模式、第二動作模式為同時激活4個宏模式、而作為半導體裝置100整體的動作模式為動作模式I。在這種情況下，包含在存儲器宏選擇地址信號I3A的信號AD14、AD15的信號都為“L”時，正規激活宏選擇信號SBA包含的信號中，成為“H”的信號是信號BSEL0和MSEL0、MSEL1、MSEL2以及MSEL3。此時，根據圖9，存儲器宏10、11、12、13成為正規激活存儲器宏。信號AD16，AD17為任何電平時都相同。
另外，同時激活宏選擇信號SBB包含的信號中，成為“H”的信號是信號M_BSEL0、M_MSEL0、M_MSEL1、M_MSEL2和M_MSEL3。此時，根據圖9，四個存儲器宏10、11、12、13成為同時激活存儲器宏。此時，不存在無效激活存儲器宏，且全部的同時激活存儲器宏都成為正規激活存儲器宏。
在多個存儲器宏同時成為正規激活存儲器宏的簡易檢查模式下，控制部30不使用構成存儲器宏選擇地址信號I3A的信號AD14～AD17中的一部分(換言之，使其無效)，而生成宏選擇信號SB，并據此選擇存儲器宏，且控制其動作模式。
即，控制部30，在作為同時激活2個宏模式的動作模式G下不使用信號AD17；在作為同時激活3個宏模式的動作模式H、和作為同時激活4個宏模式的動作模式I下不使用信號AD17和AD16；在作為同時激活模式6個宏的動作模式J下不使用信號AD17、AD16和AD15；在作為同時激活12個宏模式的動作模式K下不使用信號AD17、AD16、AD15和AD14的全部。
這樣，隨著同時被激活的存儲器宏的數量增多，不使用的信號也會增多。控制部30，從存儲器宏選擇地址信號I3A的最上位信號開始依次選擇信號，并基于沒被選擇的信號，生成宏選擇信號SB，并根此選擇被激活的存儲器宏。
圖11表示圖1的輸出數據傳輸部的結構例電路圖。第一數據輸出電路44具備NMOS晶體管44A、44B；和作為第1一致判斷電路的、且輸出被反相的EXOR門(異或電路)44C。第二數據輸出電路42具備作為第2一致判斷電路的、且輸出被反相的EXOR門42A、42B；和作為第二邏輯與電路的NAND門42C。
輸出數據傳輸部選擇對應的激活模式控制信號為“L”的存儲器宏，并基于從被選擇的存儲器宏中讀取的數據，求得輸出數據DOUT。
即，存儲器宏10在正規激活模式下動作時，由于對應的激活模式控制信號C0為“L”，因此，從存儲器宏10讀取的數據將作為輸出D0，傳輸到EXOR門44C。另一方面，存儲器宏10在無效激活模式下動作時，或是在非激活時，由于激活模式控制信號C0為“H”，因此，NMOS晶體管44A將存儲器宏10的輸出D0置為“L”。即，從存儲器宏10讀取的數據，不被EXOR門44C使用。關于其他的存儲器宏11～21，也是一樣的。
從而，數據輸出電路44在存儲器宏10、11中任何一個在正規激活模式下都不動作時，將輸出“H”傳輸給AND門51；在存儲器宏10、11中的只有一方在正規激活模式下動作時將在正規激活模式下動作的存儲器宏的輸出反相后傳輸給AND門51；而在存儲器宏10、11的雙方都在正規激活模式下動作時，如果存儲器宏10、11分別的輸出D0、D1一致則將輸出“H”，如果不一致則將輸出“L”，傳輸給AND門51。
數據輸出電路45～49也和數據輸出電路44同樣構成，并根據對應的激活模式控制信號以及存儲器宏的輸出，進行同樣的動作，并將輸出傳輸給AND門51～53。
數據輸出電路42判斷AND門51～53輸出的三個信號的邏輯狀態是否一致，并輸出其結果。即，AND門51、53的輸出分別傳輸給EXOR門42A、42B，而AND門52的輸出傳輸給EXOR門42A、42B。NAND門42C將EXOR門42A、42B的輸出進行邏輯與，并作為輸出數據DOUT輸出。
這樣，在通常檢查模式中，由于圖1的輸出數據傳輸部，基于從在正規激活模式下動作的一個存儲器宏中讀取的數據，求得DOUT，并進行輸出，因此，可以對每個存儲器宏是否合格，進行判斷。
另外，簡易檢查模式情況下，由于輸出數據傳輸部能將從在正規激活模式下動作的多個存儲器宏中讀取的數據是否全部一致的數據作為輸出數據DOUT求得，并進行輸出，因此，可以判斷在正規激活模式下動作的存儲器宏是否全部都正常。
如上所述，由于通過圖1的半導體裝置，可以對被選擇的多個存儲器宏同時進行激活，并能進行老化、合格品篩選等工序，因此，與對每個存儲器宏依次逐一激活的情況相比，能縮短用于檢查等所需要的時間。
(產業上利用的可能性)有關本發明的半導體裝置，由于可以謀求減少檢查等所需要的時間，因此，作為具備多個分別包括多個存儲單元的存儲器宏的半導體裝置等，是有用的。
權利要求
1.一種半導體裝置，其特征在于，包括多個存儲器宏，其分別具有多個存儲單元，根據相應的激活宏選擇信號激活，且在與相應的激活模式控制信號所對應的激活模式下動作；和控制部，在所述多個存儲器宏中，為同時激活任意多個存儲器宏，而根據輸入的動作模式控制信號，生成分別對應于所述多個存儲器宏的激活宏選擇信號以及激活模式控制信號，并進行輸出。
2.根據權利要求1所述的半導體裝置，其特征在于，所述控制部，根據所述動作模式控制信號，作為第一動作模式，決定該半導體裝置的檢查模式。
3.根據權利要求1所述的半導體裝置，其特征在于，所述控制部，根據所述動作模式控制信號，在所述多個存儲器宏中，作為第二動作模式，決定與同時被激活的存儲器宏的數量對應的動作模式。
4.根據權利要求1所述的半導體裝置，其特征在于，所述控制部，當所述同時被激活的存儲器宏在同一激活模式下被激活時，在構成用于選擇存儲器宏的存儲器宏選擇地址信號的信號中，根據從最上位的信號依次被選擇的、且與所述同時被激活的存儲器宏的數量對應的數量的信號以外，選擇所述同時被激活的存儲器宏。
5.根據權利要求1所述的半導體裝置，其特征在于，作為所述動作模式控制信號，向所述控制部輸入表示檢查模式的第一動作模式控制信號、和表示應同時被激活的存儲器宏的數量的第二動作模式控制信號；所述控制部，根據所述第一動作模式控制信號，作為第一動作模式，決定該半導體裝置的檢查模式；根據所述第二動作模式控制信號，作為第二動作模式，決定對應于所述多個存儲器宏中同時被激活的存儲器宏的數量的動作模式；并且通過對所述第一及第二動作模式的組合，決定作為該半導體裝置整體的動作模式。
6.根據權利要求5所述的半導體裝置，其特征在于，在所述第一和第二動作模式控制信號表示的邏輯組合中，多個組合作為所述半導體裝置整體的動作模式，對應于規定的標準動作模式。
7.根據權利要求6所述的半導體裝置，其特征在于，所述標準動作模式是該半導體裝置的通常使用時的動作模式。
8.根據權利要求5所述的半導體裝置，其特征在于，還包括輸出數據傳輸部，其基于從所述多個存儲器宏中的任何一個讀取的數據，求得對應于所述第一動作模式的輸出數據，并進行輸出。
9.根據權利要求8所述的半導體裝置，其特征在于，所述輸出數據傳輸部，根據所述第一動作模式，同時基于表示從所述多個存儲器宏中的任何多個存儲器宏讀取的數據是否全部一致的數據、或者從所述多個存儲器宏中的一個存儲器宏讀取的數據，求得所述輸出數據。
10.根據權利要求9所述的半導體裝置，其特征在于，所述數據傳輸部具備多級對分別輸入的數據判斷是否一致的一致判斷電路。
11.根據權利要求10所述的半導體裝置，其特征在于，所述輸出數據傳輸部，作為所述一致判斷電路，具備多個第1一致判斷電路和多個第2一致判斷電路，并且還具備多個第一邏輯與電路和第二邏輯與電路；所述第1一致判斷電路分別判斷在所述多個存儲器宏中相應的多個存儲器宏輸出的數據是否一致，并輸出其結果；所述第一邏輯與電路分別將在所述多個第1一致判斷電路中相應的多個第1一致判斷電路的輸出進行邏輯與，并輸出；所述第2一致判斷電路分別判斷在所述多個第一邏輯與電路中相應的多個第一邏輯與電路的輸出是否一致，并輸出其結果；所述第二邏輯與電路將所述多個第2一致判斷電路的輸出進行邏輯與，并作為所述輸出數據輸出。
12.根據權利要求11所述的半導體裝置，其特征在于，所述第1一致判斷電路，根據各存儲器宏對應的激活模式控制信號，采用所述多個存儲器宏中對應于該第1一致判斷電路的存儲器宏的各自輸出。
13.根據權利要求9所述的半導體裝置，其特征在于，所述輸出數據傳輸部，基于從所述多個存儲器宏中根據分別對應的所述激活模式控制信號所選擇的存儲器宏中讀取的數據，求得所述輸出數據。
14.根據權利要求9所述的半導體裝置，其特征在于，所述輸出數據傳輸部具備數據輸出電路，其判斷3個以上的信號的邏輯狀態是否一致，并輸出其結果；所述數據輸出電路具有多個2輸入一致判斷電路，其分別判斷兩個信號的邏輯狀態是否一致，并輸出其結果；向所述多個2輸入一致判斷電路中的兩個，輸入相同邏輯狀態的信號。
15.根據權利要求14所述的半導體裝置，其特征在于，所述2輸入一致判斷電路是異或電路。
全文摘要
本發明提供一種半導體裝置，具備多個存儲器宏，其分別具有多個存儲單元，并根據對應的激活宏選擇信號激活，且在與激活模式控制信號對應的激活模式下動作；和控制部，其在所述多個存儲器宏中，為同時激活任意多個存儲器宏，而根據輸入的動作模式控制信號，生成分別對應于所述多個存儲器宏的激活宏選擇信號以及激活模式控制信號，并進行輸出。這樣，可以削減檢查等所需要的時間。
文檔編號G11C29/34GK1577634SQ20041006989
公開日2005年2月9日 申請日期2004年7月15日 優先權日2003年7月15日
發明者元持健治 申請人:松下電器產業株式會社