專利名稱：低位線擺幅的低功耗靜態隨機存儲器的制作方法
技術領域：
本發明是一種高性能存儲器的設計，屬于集成電路制造的技術領域。
背景技術：
隨著集成電路設計工藝水平的不斷提高以及電子市場的強烈需求，高性能系統級芯片(SoC)應運而生。為了提高性能，通常SoC中內嵌了大量存儲器，其面積高達整個SoC芯片面積的50％-60％，存儲器功耗占整個SoC芯片功耗的25％-40％。針對嵌入式處理器而言，通常內嵌Cache和片上RAM，而這些都是由SRAM(靜態隨機存儲器)組成。因此SRAM功耗問題越來越引起人們的關注。
SRAM的功耗主要由三個部分組成。一是動態功耗，即電容充放電所消耗的功耗。二是短路功耗，即電源和地導通時所消耗的功耗。三是MOS管泄漏電流所引起的靜態功耗。在三種功耗中動態功耗所占比重最大，而SRAM中位線連接許多存儲體單元，其電容負載很大，位線充放電所引起的動態功耗很大，占到總體動態功耗的80％，所以優化位線動態功耗對整個SRAM功耗影響很大。位線動態功耗可以用式(1)表示 f和 分別是位線的轉換頻率和電容負載， 是位線電壓擺幅， 是電源電壓。由上式可以看出在轉換頻率和電源電壓固定的條件下，位線功耗的優化有兩種方法一是降低位線電容，這種方法基本思想是對存儲體陣列進行分割，減少位線上的存儲單元數目，從而減少電容負載。二是減少位線電壓擺幅。由于SRAM進行寫操作時Vswing達到VDD，而讀操作時Vswing很小，所以Vswing研究主要集中在寫操作周期。例如VDD/2位線擺幅，電流模式寫操作，類似靈敏放大器的存儲體單元設計。
但以上這些方法都是針對進行寫操作的存儲單元位線擺幅進行改進，而沒有考慮被字線選中，卻不進行寫操作的存儲單元位線擺幅。這些存儲單元位線擺幅所消耗的位線動態功耗也是很大的。
發明內容
技術問題為了減少上述不必要的位線動態功耗，本發明設計了一種低位線擺幅的低功耗靜態隨機存儲器，相比較位線Vswing達到VDD的常規(FVBS)SRAM，在時間，面積等性能指標變化很小的條件下，在寫操作周期可以使未選中存儲單元位線Vswing降低50％，有效地降低了動態功耗。
技術方案本發明的低位線擺幅的低功耗靜態隨機存儲器(LVBS SRAM)包括基于電荷共享的預充電電路、存儲體單元、行解碼器、列解碼器、選擇器、讀寫控制電路、靈敏放大器、輸入處理電路；其中，基于電荷共享的預充電電路的“位線”端分別接選擇器的“雙向端口”，行解碼器與“字線”相接，在每對兩相鄰的“位線”上分別接有一個存儲體單元，存儲體單元的“字線”端接在“字線”上；列解碼器輸出端分別接選擇器的“使能信號”端讀寫控制電路的輸入端接讀寫信號，輸出端中的“放大器使能信號”接靈敏放大器，輸出端中的“寫使能信號”接輸入處理電路；輸入處理電路、的輸出端分別接靈敏放大器以及選擇器的輸入端。基于電荷共享的預充電電路中，電荷共享電路的“時鐘”端接反相器“U2”的輸出端，電荷共享電路的“數據”端接反相器“U3”的輸出端，電荷共享電路的“輸出1、輸出2”端分別接位線預充電電路“U6、U7”的“電壓1、電壓2”端；D觸發器“U1”的輸出端接反相器“U4”的輸入端，反相器“U4”的輸出端分別接位線預充電電路“U6、U7”的“預充電信號2”端；反相器“U5”的輸出端分別接預充電電路“U6、U7”的“預充電信號1”端。電荷共享電路“U0”由兩路電荷共享驅動電路組成，每一路電荷共享驅動電路中，D觸發器“U00”的兩個輸入端接“數據、時鐘”信號輸入，D觸發器“U0”的輸出端接兩輸入異或門“U01”，兩輸入異或門“U01”的輸出端接兩輸入與非門“U02”，兩輸入與非門“U02”的輸出端接反相器“U09”，反相器“U09”的兩端分別接傳輸門“U10”的兩端；兩輸入與非門“U03”、兩輸入或非門“U04”的輸入端接“數據、時鐘”信號輸入，兩輸入與非門“U03”的輸出端接PMOS晶體管“U05”的柵極，兩輸入或非門“U04”的輸出端接NMOS晶體管“U06”的柵極。
預充電電路設計在SRAM預充電電路中采用了電荷共享方法，電荷共享電路如圖2所示由電荷共享電路可知，當時鐘信號為‘0’時，連接輸出1、輸出2的傳輸門關閉，無論數據信號的取值，電荷共享驅動電路中兩個MOS管U05、U06只能有一個被打開。所以輸出1、輸出2只有一個輸出為VDD，另一個輸出為GND。當數據信號在時鐘信號變為‘1’后改變，U05、U06同時關閉，異或門U01輸出為‘1’，傳輸門U10、U11打開。只要輸出負載電容相等，根據電荷守恒原理，輸出1、輸出2的電壓均變為VDD/2。
根據電荷共享電路，設計出SRAM低電壓預充電電路。
SRAM低電壓預充電電路中電荷共享電路的輸出1和輸出2分別連接64個位線預充電電路，位線預充電電路由三個NMOS管組成，輸出1和輸出2分別是通過N1、N3與位線相連，時鐘信號初始化為‘0’，預充電信號透明傳輸的經過U1，這樣預充電信號1和預充電信號2信號均為預充電信號取反。當進行讀寫操作時預充電信號為‘1’，輸出1和輸出2輸出為VDD和GND。當讀寫操作完成，時鐘信號和預充電信號依次改變為‘1’和‘0’。這樣預充電信號1信號改變為‘1’，預充電信號2信號由于U1的鎖存作用仍然保持為‘0’，此時MOS管N1、N3仍然關斷而MOS管N2導通。由于位線預充電電路中位線1和位線2連接晶體管數目相同并且長度一樣，因此電容負載相同，電荷共享從而使兩條位線電壓相等。同時電荷共享電路中連接兩條輸出端口的傳輸門打開，由于輸出電容負載相同，所以輸出1和輸出2均為VDD/2。達到電壓穩定后時鐘信號改變為‘0’，這樣預充電信號透明傳輸的經過U1，MOS管N1、N3打開。由于輸出1和輸出2上的電容負載改變，使得電荷重新分配，最終達到穩定后位線1和位線2上電壓均低于VDD/2。從而實現了低電壓位線。
1.位線功耗分析在SRAM存儲體結構中，當進行讀寫操作時行譯碼器輸出使字線使能，選擇一行存儲體單元。列解碼器作為2n選一Mux的控制信號，同時選擇2n位數據進入相應存儲體單元。由圖4分析可知，當字線為‘1’后，在每2n個存儲體單元中只有一個被選中進行操作，其余2n-1個存儲體單元位線電壓雖然也有擺幅，但不參與寫操作。這種情況下位線功耗為
對于FVBS SRAM以及LVBS SRAM，在字線信號為‘1’之前使參與寫操作的存儲體單元的兩條位線電壓變化為VDD和GND。這樣使得兩種SRAM中參與寫操作的存儲體單元的位線擺幅均達到了VDD。當字線信號為‘1’時，兩種SRAM中參與寫操作的存儲體單元位線電壓相同，因此寫操作的訪問時間也相同。圖5顯示當字線信號為‘1’時，未選中存儲體單元分別在FVBS SRAM與LVBS SRAM中的位線電壓擺幅。
由式(2)以及圖6可以近似得出兩種結構SRAM位線功耗分別為 因此在進行寫操作時，在轉換頻率、電容負載相同的條件下，n越大，LVBS SRAM降低位線功耗越多。當n很大時，可以降低將近50％位線功耗。
2、SNM(靜態噪聲容限)分析當字線為‘1’，位線和內部存儲體節點相連，可能造成內部節點電壓改變從而引起存儲體單元狀態改變。SRAM存儲體的SNM被定義成在可以引起狀態翻轉的最小干擾電壓Vn。
當字線為‘1’，由于FVBS SRAM位線預充電到VDD，存儲體單元‘0’節點電壓可能會升高，引起狀態翻轉。LVBS SRAM位線電壓低于VDD，存儲體單元‘1’節點電壓可能會降低，引起狀態翻轉。假設位線電壓為極值電壓‘0’，根據以上敘述得到帶有Vn的SRAM存儲體電路圖7。
經過計算得出FVBS SRAM的SNM為0.9V，LVBS SRAM結構SNM為0.7V。雖然SNM有所減少，但LVBS SRAM存儲體節點電壓擺幅最大為0.4V，在SNM允許的范圍內，因此存儲體單元處于穩定狀態。
有益效果；對于低功耗SRAM研究，國外都是針對進行寫操作的存儲單元位線擺幅進行改進，而沒有考慮被字線選中，卻不進行寫操作的存儲單元位線擺幅。本發明設計了一種具有低位線擺幅(LVBS)SRAM結構，相比較位線Vswing達到VDD的常規(FVBS)SRAM，在時間，面積等性能指標變化很小的條件下，在寫操作周期可以使未選中存儲單元位線Vswing降低1/2，有效降低了動態功耗。
圖1為電荷共享電路的結構示意圖。其中有D觸發器U00、兩輸入異或門U01、兩輸入與非門U02，U03、兩輸入或非門U04、PMOS晶體管U05NMOS晶體管U06、反相器U07，U08，U09，U12、傳輸門U10，U11。
圖2為SRAM低電壓預充電電路示意圖。其中有電荷共享電路U0、D觸發器U1、反相器U2，U3，U4，U5、位線預充電電路U6，U7。
圖3為SRAM低電壓預充電電路信號波形圖。
圖4為SRAM存儲體結構示意圖。其中有基于電荷共享的預充電電路1，存儲體單元2，行解碼器3，列解碼器4，選擇器5，讀寫控制電路6，靈敏放大器7，輸入處理電路8。
圖5是兩種SRAM未選中存儲體單元的位線電壓擺幅示意圖，其中(a)FVBS SRAM電壓擺幅；(b)LVBS SRAM電壓擺幅。
圖6為位線電壓擺幅示意圖。
圖7是帶有Vn的SRAM存儲體電路示意圖。其中(a)FVBS SRAM；(b)LVBS SRAM。
具體實施例方式
本發明的低位線擺幅的低功耗靜態隨機存儲器包括基于電荷共享的預充電電路1、存儲體單元2、行解碼器3、列解碼器4、選擇器5、讀寫控制電路6、靈敏放大器7、輸入處理電路8；其中，基于電荷共享的預充電電路1的“位線”端分別接選擇器5的“雙向端口”，行解碼器3與“字線”相接，在每對兩相鄰的“位線”上分別接有一個存儲體單元2，存儲體單元2的“字線”端接在“字線”上；列解碼器4輸出端分別接選擇器5的“使能信號”端；讀寫控制電路6的輸入端接讀寫信號，輸出端中的“放大器使能信號”接靈敏放大器7，輸出端中的“寫使能信號”接輸入處理電路8；輸入處理電路8、的輸出端分別接靈敏放大器7以及選擇器5的輸入端。基于電荷共享的預充電電路1中，電荷共享電路U0的“時鐘”端接反相器“U2”的輸出端，電荷共享電路U0)的“數據”端接反相器“U3”的輸出端，電荷共享電路U0的“輸出1、輸出2”端分別接位線預充電電路U6、U7的“電壓1、電壓2”端；D觸發器U1的輸出端接反相器U4的輸入端，反相器U4的輸出端分別接位線預充電電路U6、U7的“預充電信號2”端；反相器U5的輸出端分別接預充電電路U6、U7的“預充電信號1”端。
電荷共享電路U0由兩路電荷共享驅動電路組成，每一路電荷共享驅動電路中，D觸發器U00的兩個輸入端接“數據、時鐘”信號輸入，D觸發器U0的輸出端接兩輸入異或門U01，兩輸入異或門U01的輸出端接兩輸入與非門U02，兩輸入與非門U02的輸出端接反相器U09，反相器U09的兩端分別接傳輸門U10的兩端；兩輸入與非門U03、兩輸入或非門U04的輸入端接“數據、時鐘”信號輸入，兩輸入與非門U03的輸出端接PMOS晶體管U05的柵極，兩輸入或非門U04的輸出端接NMOS晶體管U06的柵極。
比較采用全定制方法設計容量為4K字節的FVBS SRAM與LVBS SRAM。兩種結構均采用如圖3所示的存儲體結構。其中三條地址線作為列解碼器輸入。根據式(4)和式(5)可以推導出FVBS SRAM與LVBS SRAM位線功耗分別為
從式(6)、式(7)推算出進行寫操作時，LVBS SRAM可以節約44％的位線功耗。由于位線功耗占整個動態功耗的80％左右，因此動態功耗可以節約35％左右。
假定工作頻率為50MHz，采用Synopsys nanosim和Charter公司0.25uM模型進行仿真，實驗結果如表一所示。
表一兩種結構SRAM性能比較
從實驗結果可以看出兩種結構SRAM訪問時間基本相同，這與文中第三部分中有關訪問時間的分析一致。當SRAM進行寫操作時LVBS SRAM動態功耗比FVBS SRAM動態功耗減少37％，總功耗減少33％。當SRAM進行讀寫操作時，LVBS SRAM動態功耗比FVBS SRAM動態功耗減少3％，總功耗減少28％。考慮到預充電電路中增加了一些額外的電路負載，消耗了一些功耗。實驗結果與理論推導相符合。
權利要求
1.一種低位線擺幅的低功耗靜態隨機存儲器，其特征在于該存儲器包括基于電荷共享的預充電電路(1)、存儲體單元(2)、行解碼器(3)、列解碼器(4)、選擇器(5)、讀寫控制電路(6)、靈敏放大器(7)、輸入處理電路(8)；其中，基于電荷共享的預充電電路(1)的“位線”端分別接選擇器(5)的“雙向端口”，行解碼器(3)與“字線”相接，在每對兩相鄰的“位線”上分別接有一個存儲體單元(2)，存儲體單元(2)的“字線”端接在“字線”上列解碼器(4)輸出端分別接選擇器(5)的“使能信號”端；讀寫控制電路(6)的輸入端接讀寫信號，輸出端中的“放大器使能信號”接靈敏放大器(7)，輸出端中的“寫使能信號”接輸入處理電路(8)；輸入處理電路(8)、的輸出端分別接靈敏放大器(7)以及選擇器(5)的輸入端。
2.根據權利要求1所述的低位線擺幅的低功耗靜態隨機存儲器，其特征在于基于電荷共享的預充電電路(1)中，電荷共享電路(U0)的“時鐘”端接反相器“U2”的輸出端，電荷共享電路(U0)的“數據”端接反相器“U3”的輸出端，電荷共享電路(U0)的“輸出1、輸出2”端分別接位線預充電電路(U6、U7)的“電壓1、電壓2”端D觸發器(U1)的輸出端接反相器(U4)的輸入端，反相器(U4)的輸出端分別接位線預充電電路(U6、U7)的“預充電信號2”端；反相器(U5)的輸出端分別接預充電電路(U6、U7)的“預充電信號1”端。
3.根據權利要求1所述的低位線擺幅的低功耗靜態隨機存儲器，其特征在于電荷共享電路(U0)由兩路電荷共享驅動電路組成，每一路電荷共享驅動電路中，D觸發器(U00)的兩個輸入端接“數據、時鐘”信號輸入，D觸發器(U0)的輸出端接兩輸入異或門(U01)，兩輸入異或門(U01)的輸出端接兩輸入與非門(U02)，兩輸入與非門(U02)的輸出端接反相器(U09)，反相器(U09)的兩端分別接傳輸門(U10)的兩端；兩輸入與非門(U03)、兩輸入或非門(U04)的輸入端接“數據、時鐘”信號輸入，兩輸入與非門(U03)的輸出端接PMOS晶體管(U05)的柵極，兩輸入或非門(U04)的輸出端接NMOS晶體管(U06)的柵極。
全文摘要
低位線擺幅的低功耗靜態隨機存儲器是一種高性能存儲器的設計，該存儲器包括基于電荷共享的預充電電路、存儲體單元、行解碼器、列解碼器、選擇器、讀寫控制電路、靈敏放大器、輸入處理電路；其中，基于電荷共享的預充電電路的“位線”端分別接選擇器的“雙向端口”，行解碼器與“字線”相接，在每對兩相鄰的“位線”上分別接有一個存儲體單元，存儲體單元的“字線”端接在“字線”上；列解碼器輸出端分別接選擇器的“使能信號”端；讀寫控制電路的輸入端接讀寫信號，輸出端中的“放大器使能信號”接靈敏放大器，輸出端中的“寫使能信號”接輸入處理電路；輸入處理電路的輸出端分別接靈敏放大器以及選擇器的輸入端。
文檔編號G11C11/413GK1606096SQ20041006523
公開日2005年4月13日 申請日期2004年11月3日 優先權日2004年11月3日
發明者楊軍, 顧明, 凌明, 時龍興 申請人:東南大學